KR20030078636A - Method of deciding process parameter for semiconductor device and method of manufacturing semiconductor device - Google Patents
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Abstract
반도체 장치의 시험제작·개발 단계에서 복수의 프로세스 파라미터 적정(適正)값을 설정하는 데 필요한 반도체 웨이퍼의 갯수를 감소시킴으로써 반도체 장치의 개발 비용 증가를 억제할 수 있는 기술을 제공한다.The present invention provides a technique capable of suppressing an increase in the development cost of a semiconductor device by reducing the number of semiconductor wafers required for setting a plurality of process parameter titration values in a test production and development stage of the semiconductor device.
이를 위하여 반도체 소자의 디바이스 특성에 영향을 주는 복수의 프로세스 파라미터를 선택하고, 각각의 프로세스 파라미터값을 한 장의 반도체 웨이퍼에서 몇 가지 변화시키면서 복수의 시험용 반도체 소자를 형성하고, 상기 복수의 시험용 반도체 소자의 디바이스 특성과 상기 복수의 프로세스 파라미터의 관계를 해석(解析)함으로써 각각의 프로세스 파라미터 적정값을 결정한다.To this end, a plurality of process parameters that affect the device characteristics of the semiconductor element are selected, and a plurality of test semiconductor elements are formed while the respective process parameter values are changed a few on a single semiconductor wafer, and the plurality of test semiconductor elements are An appropriate value of each process parameter is determined by analyzing the relationship between the device characteristics and the plurality of process parameters.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 반도체 장치의 시험제작·개발 단계에서 각 제조 공정의 프로세스 파라미터 적정값을 결정하는 방법에 적용하는데 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technique of a semiconductor device, and more particularly, to a technique effective for applying to a method for determining a process parameter proper value of each manufacturing process in a test production and development stage of a semiconductor device.
반도체 장치의 고집적화, 고성능화에 따라 반도체 소자의 미세화 및 그 구조의 복잡화가 진전되고 있다. 이 때문에, 반도체 장치의 시험제작·개발에 소요되는 기간 및 비용은 반도체 장치의 최소 가공 치수 또는 기억 용량 등에서 언급되는 소위 세대가 진행됨에 따라 현저히 증가하고, 반도체 장치의 시험제작·개발 단계에서 제조 기간 단축과 비용 절감이 큰 과제가 되어 있다.BACKGROUND ART With the increasing integration and high performance of semiconductor devices, the miniaturization of semiconductor devices and the complexity of their structures have been advanced. For this reason, the time and cost required for the test fabrication and development of semiconductor devices significantly increase as the so-called generation mentioned in the minimum processing dimensions or memory capacity of semiconductor devices progresses, and the manufacturing period in the test fabrication and development stages of semiconductor devices. Reduction and cost reduction are major challenges.
그런데, 반도체 장치의 각 제조 공정에서의 프로세스 파라미터 적정값은 반도체 장치의 시험제작·개발 단계에서 주로 반도체 소자의 전기적 특성, 예를 들어 디바이스 특성 또는 배선 저항 등을 평가함으로써 결정된다. 그러나 일반적으로 반도체 소자의 전기적 특성은 복수의 프로세스 파라미터의 조합에 의하여 결정되므로, 반도체 소자의 전기적 특성과 이에 영향을 주는 복수의 프로세스 파라미터의 관계를 밝힐 필요가 있다.By the way, the process parameter appropriate value in each manufacturing process of a semiconductor device is mainly determined by evaluating the electrical characteristics of a semiconductor element, for example, a device characteristic, wiring resistance, etc. at the test manufacture and development stage of a semiconductor device. However, in general, since the electrical properties of the semiconductor device are determined by the combination of a plurality of process parameters, it is necessary to disclose the relationship between the electrical properties of the semiconductor device and the plurality of process parameters affecting the semiconductor device.
상기 관계를 구할 때는, 예를 들어 반도체 웨이퍼에 시험용 소자군(이하, TEG(Test Element Group)라 함)을 제작하고, 이 TEG를 이용하여 반도체 소자의 전기적 특성과 복수의 프로세스 파라미터의 관계를 평가한다. 이 때, 보통 한 장의 반도체 웨이퍼에 대하여 설정되는 프로세스 파라미터값은 1개로서, 각각 1개의 프로세스 파라미터 값이 설정된 반도체 웨이퍼에 반도체 소자를 형성하고, 그 전기적 특성을 반도체 웨이퍼마다 평가함으로써 복수의 프로세스 파라미터 적정값을 획득한다. 그러나 이 방법에 따르면 복수의 프로세스 파라미터값을 조합시킴에 필요한 갯수의 반도체 웨이퍼를 준비하여야 하며, TEG를 시험제작하는데 많은 반도체 웨이퍼가 필요하게 됨으로, 개발 비용 증가를 초래한다.In order to obtain the above relationship, for example, a test element group (hereinafter referred to as TEG (Test Element Group)) is produced on a semiconductor wafer, and the relationship between the electrical characteristics of the semiconductor element and the plurality of process parameters is evaluated using this TEG. do. At this time, a process parameter value that is usually set for one semiconductor wafer is one, and a plurality of process parameters are formed by forming a semiconductor element on a semiconductor wafer on which one process parameter value is set and evaluating the electrical characteristics for each semiconductor wafer. Obtain the appropriate value. However, this method requires the preparation of as many semiconductor wafers as necessary to combine a plurality of process parameter values, and requires a large number of semiconductor wafers to test and manufacture a TEG, which leads to an increase in development costs.
예를 들면 반도체 웨이퍼 표면에 절연막을 성막(成膜)할 때에는, 예를 들어 배치(batch)식 열산화 장치에 반도체 웨이퍼를 설치하여 열산화 처리를 함으로써 한 장의 반도체 웨이퍼 전면에 대략 동일한 두께의 절연막을 형성한다. 따라서 절연막 두께를, 예를 들어 세 가지 변하고 싶은 경우에는 절연막 두께마다 한 장의 반도체 웨이퍼가 필요하게 되므로 세 장의 반도체 웨이퍼를 준비하여야 한다.For example, when forming an insulating film on the surface of a semiconductor wafer, for example, by installing a semiconductor wafer in a batch type thermal oxidation apparatus and performing thermal oxidation treatment, an insulating film having approximately the same thickness on the entire surface of one semiconductor wafer is formed. To form. Therefore, if three thicknesses of the insulating film thickness are desired, for example, one semiconductor wafer is required for each insulating film thickness, so three semiconductor wafers must be prepared.
그래서, 예를 들어 이온 주입 공정 또는 리소그래피 공정에서는 한 장의 반도체 웨이퍼를 복수 영역으로 분할하여, 각 영역마다 다른 조건으로 TEG를 제조하는 방법이 채택되고 있다.Thus, for example, in an ion implantation process or a lithography process, a method of dividing a single semiconductor wafer into a plurality of regions and manufacturing a TEG under different conditions for each region is adopted.
예를 들면 일본 특개(特開) 2000-150407호 공보에는 반도체 기판 표면을 복수의 영역으로 분할하여, 각 영역의 반도체 기판내에 영역마다 다른 도즈(dose)량의 이온빔을 주사(走査) 속도를 변화시키면서 연속적으로 조사하는 방법이 개시되어 있다.For example, Japanese Unexamined Patent Application Publication No. 2000-150407 divides the surface of a semiconductor substrate into a plurality of regions, and changes the scanning speed of different doses of ion beams in each region in the semiconductor substrate. The method of continuously irradiating while disclosing is disclosed.
또한 특개 2001-189281호 공보에는 반도체 웨이퍼에 조사하는 이온빔의 일부를 차폐하기 위한 차폐판을 설치함으로써 동일 이온 주입 공정에서 주입 사양(使樣)이 다른 복수의 불순물 농도 분포를 형성하는 방법이 기재되어 있다.Further, Japanese Patent Application Laid-Open No. 2001-189281 describes a method of forming a plurality of impurity concentration distributions having different implant specifications in the same ion implantation process by providing a shielding plate for shielding a part of an ion beam irradiated onto a semiconductor wafer. have.
그러나 본 발명자들이 검토한 바에 의하면, 한 장의 반도체 웨이퍼에 다른 값의 프로세스 파라미터를 구현할 수 있는 공정은 이온 주입 공정과 리소그래피 공정이고, 나머지 제조 공정에서는 여전히 복수의 반도체 웨이퍼를 사용하여 프로세스 파라미터를 평가하고 있다. 특히 배치식 제조 장치를 사용하는 제조 공정의 프로세스 파라미터는 한 장의 반도체 웨이퍼로 평가할 수가 없다. 이 때문에 여전히 TEG의 시험제작시 많은 반도체 웨이퍼가 사용되고 있어, 개발 비용 증가라는 과제가 남아 있는 것이 밝혀졌다.However, according to the present inventors, the process of implementing different values of process parameters in one semiconductor wafer is an ion implantation process and a lithography process, and in the remaining manufacturing process, the process parameters are still evaluated using a plurality of semiconductor wafers. have. In particular, the process parameters of a manufacturing process using a batch manufacturing apparatus cannot be evaluated with a single semiconductor wafer. For this reason, many semiconductor wafers are still used in the test production of TEG, and it has been found that the problem of increasing development cost remains.
특히 지름이 상대적으로 큰 반도체 웨이퍼, 예를 들어 지름 300mm의 반도체 웨이퍼를 사용하는 제조 라인에서는 지름이 작은 반도체 웨이퍼에 비하여 비용이 높아지므로 반도체 장치의 시험제작·개발시 비용 증가가 커다란 문제가 된다.In particular, in a manufacturing line using a semiconductor wafer having a relatively large diameter, for example, a semiconductor wafer having a diameter of 300 mm, the cost is higher than that of a small diameter semiconductor wafer, and thus, the cost increase in the test production and development of the semiconductor device is a big problem.
본 발명의 목적은 반도체 장치의 시험제작·개발 단계에서 복수의 프로세스 파라미터 적정값을 설정하는데 필요한 반도체 웨이퍼의 갯수를 감소시킴으로써 반도체 장치의 개발 비용 증가를 억제할 수 있는 기술을 제공하는 데 있다.An object of the present invention is to provide a technique capable of suppressing an increase in the development cost of a semiconductor device by reducing the number of semiconductor wafers required to set a plurality of process parameter appropriate values in the test production and development stage of the semiconductor device.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
도 1은 본 발명의 한 실시 형태인 반도체 소자의 디바이스 특성에 영향을 주는 복수의 프로세스 파라미터 적정값을 구하기 위한 방법의 일례를 나타낸 공정도이다.1 is a flowchart showing an example of a method for obtaining a plurality of process parameter titres that affect device characteristics of a semiconductor device according to one embodiment of the present invention.
도 2는 본 발명의 한 실시 형태인 프로세스 파라미터의 반도체 웨이퍼 면내 분포의 일례를 나타내는 개략도이다.2 is a schematic diagram showing an example of in-plane distribution of a semiconductor wafer of process parameters according to one embodiment of the present invention.
도 3은 본 발명의 한 실시 형태인 매엽식 열산화 장치를 사용하여 반도체 웨이퍼 위에 성막(成膜)한 절연막의 두께의 면내 분포의 일례를 나타낸 그래프도이다.FIG. 3 is a graph showing an example of in-plane distribution of the thickness of an insulating film formed on a semiconductor wafer by using a sheet type thermal oxidation device according to one embodiment of the present invention.
도 4는 본 발명의 한 실시 형태인 프로세스 파라미터의 반도체 웨이퍼 면내 분포의 일례를 나타낸 개략도이다.4 is a schematic view showing an example of in-plane distribution of a semiconductor wafer of process parameters according to one embodiment of the present invention.
도 5는 본 발명의 한 실시 형태인 프로세스 파라미터의 반도체 웨이퍼 면내 분포의 일례를 나타낸 개략도이다.5 is a schematic view showing an example of in-plane distribution of semiconductor wafers of process parameters according to one embodiment of the present invention.
도 6은 본 발명의 한 실시 형태인 복수의 프로세스 파라미터의 반도체 웨이퍼 면내 분포의 일례를 나타내는 개략도이다.6 is a schematic view showing an example of in-plane distribution of semiconductor wafers of a plurality of process parameters according to one embodiment of the present invention.
도 7은 본 발명의 한 실시 형태인 시험용 소자의 근처에 배치된 프로세스 파라미터 측정용 소자의 배치도이다.7 is a layout view of an element for measuring process parameters disposed near a test element, which is an embodiment of the present invention.
도 8은 본 발명의 한 실시 형태인 MISFET의 디바이스 특성과 프로세스 파라미터의 관계의 일례를 나타낸 그래프도이다.8 is a graph showing an example of the relationship between device characteristics and process parameters of an MISFET according to one embodiment of the present invention.
도 9는 본 발명의 한 실시 형태인 CMOS 디바이스의 제조 공정도이다.9 is a manufacturing process chart of the CMOS device of one embodiment of the present invention.
도 10은 본 발명의 한 실시 형태인 CMOS 디바이스의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.10 is a cross sectional view of principal parts of a semiconductor substrate, illustrating a method for manufacturing a CMOS device according to one embodiment of the present invention.
도 11은 본 발명의 한 실시 형태인 CMOS 디바이스의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.11 is an essential part cross sectional view of a semiconductor substrate illustrating a method for manufacturing a CMOS device of one embodiment of the present invention.
도 12는 본 발명의 한 실시 형태인 CMOS 디바이스의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.12 is an essential part cross-sectional view of a semiconductor substrate illustrating a method of manufacturing a CMOS device according to one embodiment of the present invention.
도 13은 본 발명의 한 실시 형태인 CMOS 디바이스의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.13 is a cross sectional view of principal parts of a semiconductor substrate, illustrating a method for manufacturing a CMOS device according to one embodiment of the present invention.
도 14는 본 발명의 다른 실시 형태인 배선의 제조 공정도이다.It is a manufacturing process drawing of the wiring which is another embodiment of this invention.
도 15는 본 발명의 다른 실시 형태인 배선의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.15 is a cross-sectional view of an essential part of a semiconductor substrate, illustrating a method for manufacturing wiring according to another embodiment of the present invention.
도 16은 본 발명의 다른 실시 형태인 배선의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.It is a principal part cross section of the semiconductor substrate which shows the manufacturing method of the wiring which is another embodiment of this invention.
도 17은 본 발명의 다른 실시 형태인 배선의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.17 is a cross sectional view of principal parts of a semiconductor substrate, illustrating a method for manufacturing wiring according to another embodiment of the present invention.
도 18은 본 발명의 다른 실시 형태인 배선의 제조 방법을 나타낸 반도체 기판의 주요부 단면도이다.18 is an essential part cross sectional view of a semiconductor substrate showing a method for manufacturing a wiring according to another embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 반도체 기판1: semiconductor substrate
2 : 소자 분리부2: element isolation unit
3 : p웰3: p well
4 : n웰4: n well
5 : 게이트 절연막5: gate insulating film
6 : 게이트 전극6: gate electrode
6a : 실리콘 다결정막6a: silicon polycrystalline film
7 : 캡 절연막7: cap insulation film
7a : 실시콘 산화막7a: conductcon oxide film
8 : 포토레지스트 패턴8: photoresist pattern
9 : n형 반도체 영역9: n-type semiconductor region
9a : n형 확장 영역9a: n-type extended area
9b : n형 확산 영역9b: n-type diffusion region
10 : p형 반도체 영역10: p-type semiconductor region
10a : p형 확장 영역10a: p-type extended area
10b : p형 확산 영역10b: p type diffusion region
11 : 사이드월 스페이서11: Sidewall spacer
12 : 실시콘 산화막12: conducting oxide film
13 : 접속 구멍13: connection hole
14 : 플러그14: plug
15 : 배선15: wiring
16 : 포토레지스트 패턴16: photoresist pattern
17 : 포토레지스트 패턴17: photoresist pattern
18 : 층간 절연막18: interlayer insulation film
19 : 접속 구멍19: connection hole
20 : 플러그20: plug
21 : 스토퍼 절연막21: stopper insulating film
22 : 절연막22: insulating film
23 : 포토레지스트 패턴23 photoresist pattern
24 : 배선홈24: wiring groove
25 : 배선25: wiring
SW : 반도체 웨이퍼SW: Semiconductor Wafer
SC : 반도체 칩SC: Semiconductor Chip
T1 : 시험용 소자T1: Test element
T2 : 프로세스 파라미터 측정용 소자T2: element for measuring process parameters
Qn : n채널 MISFETQn: n-channel MISFET
Qp : p채널 MISFETQp: p-channel MISFET
A : 영역A: area
본원에 있어서 개시되는 발명들 중 대표적인 것의 개요를 간단히 설명하면다음과 같다.An outline of a representative of the inventions disclosed herein is briefly described as follows.
본 발명에 따른 반도체 장치의 프로세스 파라미터 결정 방법은 실제 디바이스를 구성하는 반도체 소자의 전기적 특성에 영향을 주는 복수의 프로세스 파라미터를 선택하고, 한 장의 반도체 웨이퍼에서 복수의 프로세스 파라미터값을 몇 가지 변화시키면서 복수의 시험용 반도체 소자를 형성하는 공정과, 상기 복수의 시험용 반도체 소자의 전기적 특성 및 상기 복수의 프로세스 파라미터값을 측정하고, 상기 복수의 시험용 반도체 소자의 전기적 특성과 상기 복수의 프로세스 파라미터값의 관계를 해석하는 공정과, 상기 해석 결과를 토대로 상기 복수의 프로세스 파라미터의 각각의 적정값을 결정하는 공정을 가지는 것이다.The process parameter determination method of the semiconductor device according to the present invention selects a plurality of process parameters that affect the electrical characteristics of the semiconductor elements constituting the actual device, and changes the plurality of process parameter values on a single semiconductor wafer with a few changes. Forming a test semiconductor element for the test, measuring electrical characteristics of the plurality of test semiconductor elements and the plurality of process parameter values, and analyzing the relationship between the electrical characteristics of the plurality of test semiconductor elements and the plurality of process parameter values And a step of determining appropriate values of the plurality of process parameters on the basis of the analysis result.
본 발명에 따른 반도체 장치의 제조 방법은 실제 디바이스를 구성하는 반도체 소자의 전기적 특성에 영향을 주는 복수의 프로세스 파라미터를 선태하고, 한 장의 반도체 웨이퍼에서 복수의 프로세스 파라미터값을 몇 가지 변화시키면서 복수의 시험용 반도체 소자를 형성하는 공정과, 상기 복수의 시험용 반도체 소자의 전기적 특성 및 상기 복수의 프로세스 파라미터값을 측정하고, 상기 복수의 시험용 반도체 소자의 전기적 특성과 상기 복수의 프로세스 파라미터값의 관계를 해석하는 공정과, 상기 해석 결과를 토대로 상기 복수의 프로세스 파라미터의 각각의 적정값을 결정하는 공정과, 상기 복수의 프로세스 파라미터 적정값을 기초로 하여, 상기 실제 디바이스를 구성하는 반도체 소자의 제조시 사용되는 각 제조 장치의 제조 조건을 설정하는 공정을 가지는 것이다.The method for manufacturing a semiconductor device according to the present invention selects a plurality of process parameters that affect the electrical characteristics of a semiconductor element constituting an actual device, and uses a plurality of test parameters while changing a plurality of process parameter values on a single semiconductor wafer. Forming a semiconductor element, measuring electrical characteristics of the plurality of test semiconductor elements and the plurality of process parameter values, and analyzing the relationship between the electrical characteristics of the plurality of test semiconductor elements and the plurality of process parameter values And a step of determining appropriate values of the plurality of process parameters on the basis of the analysis results, and manufacturing each of the semiconductor devices constituting the actual device based on the appropriate values of the plurality of process parameters. Ball to set the manufacturing conditions of the device It will have a.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한 실시 형태를 설명하기 위한 전체 도면 중, 동일한 기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described in detail based on drawing. In addition, in the whole figure for demonstrating embodiment, the thing which has the same function attaches | subjects the same code | symbol, and the repeated description is abbreviate | omitted.
(실시 형태 1)(Embodiment 1)
본 발명의 실시 형태 1에서는 시험제작·개발 단계에서 반도체 소자의 디바이스 특성에 영향을 주는 복수의 프로세스 파라미터 적정값을 구하는 방법의 일례를 도 1 ~ 도 8 및 표 1을 이용하여 설명한다.In Embodiment 1 of this invention, an example of the method of obtaining the several process parameter appropriate value which affects the device characteristic of a semiconductor element in a test production and development stage is demonstrated using FIG. 1 thru | or FIG.
도 1은 반도체 소자의 디바이스 특성에 영향을 주는 복수의 프로세스 파라미터 적정값을 구하는 방법의 일례를 나타낸 공정도이고, 도 2, 도 4 및 도 5는 1개의 프로세스 파라미터의 반도체 웨이퍼 면내 분포의 일례를 나타낸 개략도이고, 도 3은 매엽(枚葉)식 열산화 장치를 사용하여 반도체 웨이퍼에 성막한 절연막의 두께의 반도체 웨이퍼 면내 분포의 일례를 나타낸 그래프도이고, 도 6은 복수의 프로세스 파라미터의 반도체 웨이퍼 면내 분포의 일례를 나타낸 개략도이고, 도 7은 시험용 소자 근처에 배치된 프로세스 파라미터 측정용 소자의 일례를 나타낸 배치도이고, 도 8은 반도체 소자의 디바이스 특성과 프로세스 파라미터의 관계의 일례를 나타낸 그래프도이다. 또한 본 실시 형태 1을 적용하는 반도체 소자의 일예로서 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 기재한다.1 is a process chart showing an example of a method for obtaining a plurality of process parameter titres that affect device characteristics of a semiconductor device, and FIGS. 2, 4 and 5 show an example of in-plane distribution of a semiconductor wafer of one process parameter. 3 is a graph showing an example of semiconductor wafer in-plane distribution of the thickness of an insulating film formed on a semiconductor wafer by using a sheet type thermal oxidation apparatus, and FIG. 6 is an in-plane semiconductor wafer of a plurality of process parameters. 7 is a schematic diagram showing an example of distribution, FIG. 7 is a layout diagram showing an example of a process parameter measuring element arranged near a test element, and FIG. 8 is a graph showing an example of the relationship between device characteristics and process parameters of a semiconductor element. In addition, as an example of a semiconductor device to which the first embodiment is applied, a metal insulator semiconductor field effect transistor (MISFET) is described.
우선, 한 장의 반도체 웨이퍼(SW)에 복수의 시험용 반도체 소자를 형성한다(도 1 중의 공정 100).First, a plurality of test semiconductor elements are formed on one semiconductor wafer SW (step 100 in FIG. 1).
이 때 반도체 소자의 디바이스 특성에 영향을 주는 복수의 프로세스 파라미터를 선택하고, 각각의 프로세스 파라미터값을 한 장의 반도체 웨이퍼(SW)에서 몇가지 변화시키면서 반도체 소자를 형성한다. 따라서 적어도 프로세스 파라미터 적정값을 구하는 공정에서는 매엽식 장치를 사용하는 것이 전제이다. 또한 후술하는 바와 같이 반도체 소자의 디바이스 특성과 프로세스 파라미터의 관계를 해석하는 공정에서 각각의 프로세스 파라미터의 영향을 개별적으로 평가하기 위해서는 통계적 실험 계획법에 따라 프로세스 파라미터값을 변화시키는 것이 바람직하다.At this time, a plurality of process parameters that affect the device characteristics of the semiconductor element are selected, and the semiconductor element is formed while changing several process parameter values in one semiconductor wafer SW. Therefore, it is premise to use a sheet type device in the process of obtaining at least the process parameter titer. In addition, in order to evaluate the influence of each process parameter individually in the process of analyzing the relationship between the device characteristics and the process parameters of the semiconductor device, it is preferable to change the process parameter value according to a statistical design.
표 1에 일반적으로 반도체 소자를 형성할 때 고려되는 프로세스 파라미터 및 MISFET의 디바이스 특성에 영향을 주는 프로세스 파라미터의 일례를 나타낸다.Table 1 shows an example of process parameters that are generally considered when forming semiconductor devices and process parameters that affect the device characteristics of the MISFET.
프로세스 파라미터값은, 예를 들어 아래와 같이 한 장의 반도체 웨이퍼(SW)에 분포시킬 할 수 있다.The process parameter value can be distributed, for example, in one semiconductor wafer SW as follows.
(1) 절연막 두께는 아래와 같이 분포시킬 수 있다.(1) The insulating film thickness can be distributed as follows.
예를 들어 매엽식 열산화 장치를 사용하여 램프에 가하는 파워 또는 챔버내 압력 등을 제어하거나 매엽식 CVD(Chemical Vapor Deposition)장치를 사용하여 챔버내 압력 등을 제어함으로써 한 장의 반도체 웨이퍼(SW)에 두께가 서로 다른 절연막을 형성한다. 예를 들어 매엽식 열산화 장치에서 램프 파워를 제어할 경우에는 반도체 웨이퍼(SW)의 가장자리 근처의 파워를 낮게 설정하고, 중심부 근처의 파워를 높게 설정함으로써 도 2에 나타낸 바와 같이 중심부에는 상대적으로 두꺼운 열산화막이 형성되고, 가장자리에는 상대적으로 얇은 열산화막이 형성된다. 또한 도 3에 나타낸 바와 같이 매엽식 열산화 장치의 챔버내 압력(Pressure 1 ~ Pressure 3)은 막두께의 면내 균일성에 영향을 주므로, 반도체 웨이퍼(SW) 면내의 막두께 변화가 커지게 되도록 압력을 설정함으로써 두께가 서로 다른 열산화막을 반도체 웨이퍼(SW)에 형성한다.For example, a single sheet of wafer (SW) can be controlled by controlling the pressure or chamber pressure applied to a lamp using a single layer thermal oxidation device or by controlling the pressure in the chamber using a single layer chemical vapor deposition (CVD) device. An insulating film having a different thickness is formed. For example, in the case of controlling the lamp power in the sheet type thermal oxidation apparatus, the power near the edge of the semiconductor wafer SW is set low and the power near the center is set high, so that the center portion is relatively thick at the center as shown in FIG. A thermal oxide film is formed, and a relatively thin thermal oxide film is formed at the edge. In addition, as shown in FIG. 3, the pressure in the chamber (Pressure 1 to Pressure 3) of the sheet type thermal oxidation device affects the in-plane uniformity of the film thickness, and thus the pressure is increased so that the change in the film thickness in the semiconductor wafer SW surface becomes large. By setting, a thermal oxide film having a different thickness is formed on the semiconductor wafer SW.
(2) 패턴 치수는 아래와 같이 분포시킬 수 있다.(2) Pattern dimensions can be distributed as follows.
예를 들어 레지스트막에 대하여 노광(露光) 및 현상(現像) 처리를 함으로써 반도체 웨이퍼(SW) 위에 레지스트 패턴을 형성하는 사진 식각 공정에서 노광량을 변화시킴으로써 도 4에 나타낸 바와 같이 치수가 서로 다른 레지스트 패턴(Size 1 ~ Size 3)을 한 장의 반도체 웨이퍼(SW) 위에 형성하고, 이를 에칭 마스크로 한다. 또는 치수가 서로 다른 패턴을 노광용 마스크에 배치함으로써 반도체 웨이퍼(SW) 위에 치수가 서로 다른 레지스트 패턴을 형성하고, 이를 에칭 마스크로 한다.For example, by varying the exposure in a photolithography process in which a resist pattern is formed on a semiconductor wafer SW by exposing and developing the resist film, resist patterns having different dimensions as shown in FIG. 4. (Size 1 to Size 3) is formed on one semiconductor wafer SW, which is used as an etching mask. Alternatively, by placing patterns having different dimensions in the exposure mask, resist patterns having different dimensions are formed on the semiconductor wafer SW, which is used as an etching mask.
(3) 패턴 단면 형상은 아래와 같이 분포시킬 수 있다.(3) The pattern cross-sectional shape can be distributed as follows.
예를 들어 레지스트 패턴을 마스크로 하는 에칭에 의하여 반도체막, 금속·도체막을 가공하여 패턴을 형성할 때, 반도체 웨이퍼(SW)를 탑재하는 스테이지의 온도를 변화시킴으로써 동일한 형상의 레지스트 패턴을 사용하여 단면 형상이 서로다른 패턴을 한 장의 반도체 웨이퍼(SW)에 형성한다. 스테이지의 온도 변화는, 예를 들어 스테이지 냉각용 가스의 유량을 제어함으로써 구현할 수 있고, 스테이지 온도가 상대적으로 낮은 곳에서는 순(順)테이퍼 형상, 스테이지 온도가 상대적으로 높은 곳에서는 수직 형상 또는 역(逆)테이퍼 형상의 패턴을 얻을 수 있다. 또는 반도체 칩내에 패턴의 점유 면적이 다른 복수의 레지스트 패턴을 형성하고, 이들을 에칭 마스크로 하여 단면 형상이 서로 다른 패턴을 한 장의 반도체 웨이퍼(SW)에 형성한다.For example, when processing a semiconductor film, a metal conductor film by etching using a resist pattern as a mask, and forming a pattern, the cross section is made using the resist pattern of the same shape by changing the temperature of the stage which mounts a semiconductor wafer SW. Patterns with different shapes are formed on a single semiconductor wafer SW. The temperature change of the stage can be implemented, for example, by controlling the flow rate of the gas for stage cooling, and the net taper shape where the stage temperature is relatively low, and the vertical shape or inverse (where the stage temperature is relatively high). Vi) A tapered pattern can be obtained. Alternatively, a plurality of resist patterns having different patterns occupying areas are formed in the semiconductor chip, and patterns having different cross-sectional shapes are formed on a single semiconductor wafer SW using these as etching masks.
(4) 패턴 두께는 아래와 같이 분포시킬 수 있다.(4) The pattern thickness can be distributed as follows.
예를 들어 매엽식 CVD장치를 사용하여 챔버내 압력 등을 제어함으로써 두께가 서로 다른 반도체막, 금속·도체막을 한 장의 반도체 웨이퍼(SW)에 형성한다. 또한 두께가 서로 다른 금속·도체막을 한 장의 반도체 웨이퍼(SW)에 형성하기 위한 방법으로서 매엽식 스퍼터링 장치를 사용하는 성막 방법이 있는데, 이에 대해서는 실시형태 2에서 설명한다.For example, by controlling the pressure in the chamber and the like using a sheet-fed CVD apparatus, semiconductor films, metals and conductor films having different thicknesses are formed on a single semiconductor wafer SW. Moreover, there exists a film-forming method using a sheet | seat type | mold sputtering apparatus as a method of forming metal and conductor film | membrane in which thickness differs in one sheet of semiconductor wafer SW, It demonstrates in Embodiment 2.
(5) 이온 주입 도즈량은 아래와 같이 분포시킬 수 있다.(5) The ion implantation dose can be distributed as follows.
예를 들어 차폐판을 구비한 이온 주입 장치를 사용하거나 이온빔 주사 속도를 변화시킴으로써 도 5에 나타낸 바와 같이 한 장의 반도체 웨이퍼(SW)의 복수 영역에 다른 도즈량(Dose 1 ~ Dose 4)의 이온 주입을 한다. 차폐판을 구비한 이온 주입 장치에서는 우선 반도체 웨이퍼(SW)의 전면에 불순물을 주입하고, 이어서 반도체 웨이퍼(SW)의 반을 차폐판으로 덮으면서 다른 반에 불순물을 주입한 후, 반도체 웨이퍼(SW)를 90도 회전시켜 상기와 같은 조작을 한다. 이렇게 하여 반도체웨이퍼(SW) 면내에 불순물 농도가 다른 4개의 영역을 형성한다.For example, by using an ion implantation apparatus having a shielding plate or by changing the ion beam scanning speed, ion implantation of different dose amounts (Dose 1 to Dose 4) into multiple regions of one semiconductor wafer SW as shown in FIG. Do it. In the ion implantation apparatus provided with the shielding plate, impurities are first injected into the entire surface of the semiconductor wafer SW, and then impurities are injected into the other half while covering half of the semiconductor wafer SW with the shielding plate, and then the semiconductor wafer SW ) Rotate 90 degrees to perform the same operation as above. In this way, four regions having different impurity concentrations are formed in the surface of the semiconductor wafer SW.
(6) 어닐링 처리 온도는 아래와 같이 분포시킬 수 있다.(6) The annealing treatment temperature can be distributed as follows.
예를 들어 매엽식 열처리 장치를 사용하여 램프에 가하는 파워를 제어함으로써 한 장의 반도체 웨이퍼(SW)에 어닐링 온도가 서로 다른 영역을 분포시킨다.For example, by controlling the power applied to the lamp by using a single wafer heat treatment device, regions having different annealing temperatures are distributed on one semiconductor wafer SW.
도 6은 한 장의 반도체 웨이퍼(SW)에 절연막 두께(상기 도 2), 패턴 치수(상기 도 4) 및 이온 주입 도즈량(상기 도 5)을 각각 분포시킨 경우의 반도체 웨이퍼(SW) 면내 분포 개략도이다. 도 중의 영역(A)에서는 절연막 두께가 상대적으로 두껍고, 패턴 치수가 Size 2, 이온 주입 도즈량이 Dose1인 반도체 소자가 얻어지게 된다.FIG. 6 is a schematic view of the in-plane distribution of the semiconductor wafer SW in the case where an insulating film thickness (FIG. 2), a pattern dimension (FIG. 4), and an ion implantation dose amount (FIG. 5) are distributed to one semiconductor wafer SW. to be. In region A in the figure, a semiconductor element having a relatively thick insulating film, a pattern dimension of Size 2, and an ion implantation dose amount of Dose1 is obtained.
다음에 한 장의 반도체 웨이퍼(SW)에 형성된 반도체 소자의 디바이스 특성 및 복수의 프로세스 파라미터를 측정한다(도 1 중의 공정 101).Next, the device characteristics and the plurality of process parameters of the semiconductor element formed on one semiconductor wafer SW are measured (step 101 in FIG. 1).
프로세스 파라미터를 측정하는 데는 반도체 소자의 디바이스 특성을 측정하기 위한 시험용 소자를 사용하는데, 프로세스 파라미터를 측정할 수 없을 경우 또는 측정 정밀도가 나쁜 경우 등에는 상기 시험용 소자의 근처에 배치되고, 시험용 소자와는 다른 구조를 가진 프로세스 파라미터 측정용 소자가 사용된다.In order to measure the process parameters, a test device for measuring device characteristics of a semiconductor device is used. When the process parameter cannot be measured or the measurement accuracy is poor, the test device is disposed near the test device. Devices for measuring process parameters with other structures are used.
도 7은 시험용 소자의 근처에 배치된 프로세스 파라미터 측정용 소자의 배치의 일례를 나타낸 것이다.Fig. 7 shows an example of the arrangement of the process parameter measuring element arranged near the test element.
한 장의 반도체 웨이퍼(SW)에는 복수의 숏(shot)이 존재하고, 반도체 칩(SC)의 치수가 상대적으로 큰 반도체 장치에서는 보통 1숏당 복수의 반도체 칩(SC)이 존재한다. 서로 인접하는 반도체 칩(SC)과 반도체 칩(SC) 사이에 시험용 소자(도중, 상대적으로 진한 그물 모양의 해칭으로 나타냄) 및 프로세스 파라미터 측정용 소자(도 중, 상대적으로 연한 그물 모양의 해칭으로 나타냄)가 배치된다. 시험용 소자(T1)로 측정하기 어려운 프로세스 파라미터, 예를 들어 MISFET의 게이트 절연막 두께 등은 프로세스 파라미터 측정용 소자(T2)로 측정한다. 이 소자(T2)는 되도록 시험용 소자(T1)의 근처에 배치하는 것이 바람직하고, 시험용 소자(T1) 옆에 배치된다.A plurality of shots exist in one semiconductor wafer SW, and in a semiconductor device having a relatively large dimension of the semiconductor chip SC, a plurality of semiconductor chips SC usually exist per shot. A test device (shown in the form of a relatively dark net hatching) and a process parameter measurement device (shown in the shape of a relatively soft mesh in the figure) between the adjacent semiconductor chip (SC) and the semiconductor chip (SC). ) Is placed. Process parameters that are difficult to measure with the test element T1, such as the gate insulating film thickness of the MISFET, are measured with the process parameter measuring element T2. It is preferable to arrange | position this element T2 as close to the test element T1 as possible, and it is arrange | positioned beside the test element T1.
또한 예를 들어, 반도체 웨이퍼(SW)에 대하여 실시되는 활성화 어닐링 처리의 온도에 따라 기판에 주입된 불순물 농도 분포가 변하는데, 이는 MISFET의 디바이스 특성, 예를 들어 단채널 효과로서 나타나므로, 어닐링 처리 온도가 서로 다른 복수의 MISFET 구조를 가진 시험용 소자를 측정함으로써 어닐링 처리 온도의 적정값 및 반도체 웨이퍼(SW)의 면내 오차 허용값을 얻을 수 있다. 이에 더하여, 게이트 전극의 치수가 서로 다른 복수의 MISFET 구조를 가진 시험용 소자를 반도체 웨이퍼(SW)에 만들어 넣으면, 어닐링 처리 온도의 적정값 및 반도체 웨이퍼(SW)의 면내 오차의 허용값을 보다 정밀도 있게 얻을 수 있다.Also, for example, the impurity concentration distribution injected into the substrate changes depending on the temperature of the activation annealing treatment performed on the semiconductor wafer SW, which appears as a device characteristic of the MISFET, for example, a short channel effect. By measuring a test element having a plurality of MISFET structures having different temperatures, an appropriate value of the annealing treatment temperature and an in-plane error tolerance value of the semiconductor wafer SW can be obtained. In addition, when a test device having a plurality of MISFET structures having different gate electrode dimensions is made into the semiconductor wafer SW, an appropriate value of the annealing processing temperature and an allowable value of an in-plane error of the semiconductor wafer SW can be precisely set. You can get it.
다음에, 반도체 소자의 디바이스 특성과 복수의 프로세스 파라미터의 관계를 해석한다(도 1 중의 공정 102).Next, the relationship between the device characteristics of the semiconductor element and the plurality of process parameters is analyzed (step 102 in FIG. 1).
이 때 실험 계획법에 따라 프로세스 파라미터값을 변화시켜, 얻어진 반도체 소자의 디바이스 특성 데이터를 해석함으로써 반도체 소자의 디바이스 특성에 주는 각각의 프로세스 파라미터의 영향을 개별적으로 평가할 수 있다.In this case, the influence of each process parameter on the device characteristics of the semiconductor element can be individually evaluated by changing the process parameter value according to the experimental design method and analyzing the device characteristic data of the obtained semiconductor element.
도 8에 프로세스 파라미터를 평가하기 위한 방법의 한 예로서 MISFET의 임계값 전압과 소스·드레인 영역에 이온 주입되는 불순물 도즈량의 관계를 나타낸다. 이 때 이온 주입 도즈량이 프로세스 파라미터가 되고, 도즈량인 8×1012cm-2, 1.8×1013cm-2 및 2.8×1013cm-2가 프로세스 파라미터값이 된다.As an example of the method for evaluating the process parameters, Fig. 8 shows the relationship between the threshold voltage of the MISFET and the amount of impurity dose implanted into the source / drain regions. At this time, the ion implantation dose amount is a process parameter, and the dose amounts 8 × 10 12 cm −2, 1.8 × 10 13 cm −2, and 2.8 × 10 13 cm −2 are process parameter values.
다른 프로세스 파라미터와 무관하게 모든 MISFET의 임계값 전압과 이온 주입 도즈량의 관계를 구한다. 다른 프로세스 파라미터의 영향으로 인하여 임계값 전압에 오차가 생기지만, 각각의 도즈량마다 임계값 전압의 평균값을 취함으로써 다른 프로세스 파라미터의 영향을 제외하고, 임계값 전압에 미치는 이온 주입 도즈량의 영향을 평가할 수 있다.Regardless of other process parameters, the relationship between the threshold voltage and the ion implantation dose of all MISFETs is obtained. Due to the influence of other process parameters, there is an error in the threshold voltage, but by taking the average value of the threshold voltages for each dose, the effect of the ion implantation dose on the threshold voltage is excluded, except for the influence of other process parameters. Can be evaluated
또한 실험 계획법에 따라 프로세스 파라미터값을 변화시킬 수 없는 경우에는, 예를 들어 중회귀(重回歸) 분석 등의 다변량 해석 수법을 이용할 수 있다.In addition, when the process parameter value cannot be changed according to the experimental design method, for example, a multivariate analysis method such as a multiple regression analysis can be used.
다음에 상기 실험 계획법에 의하여 얻어진 해석 결과에서 복수의 프로세스 파라미터 적정값을 결정한다(도 1 중의 공정 103).Next, a plurality of process parameter titration values are determined from the analysis results obtained by the experimental design method (step 103 in FIG. 1).
그 후 복수의 프로세스 파라미터 적정값을 구현하기 위하여 각 제조 장치의 제조 조건이 설정된다(도 1 중의 공정 104).Thereafter, manufacturing conditions of each manufacturing apparatus are set to implement a plurality of process parameter appropriate values (step 104 in FIG. 1).
다음으로, 본 발명을 시험제작·개발 단계 중인 CMOS(Complementary Metal Oxide Semiconductor) 디바이스의 제조 방법에 적용한 일례를 도 9에 나타낸 CMOS 디바이스 제조 공정도 및 도 10 ~ 도 13에 나타낸 반도체 기판의 주요부 단면도를 이용하여 설명한다. 또한 이 CMOS 디바이스의 제조에서는 도 9 중의 점선으로 두른 공정에서 프로세스 파라미터의 평가를 하기로 했다. 또한 도 10 ~ 도 13에는 2개의 CMOS 디바이스를 나타냈지만, 한 장의 반도체 웨이퍼에는 복수의 반도체 칩이 배치되어 있고, 각각의 반도체 칩에 복수의 CMOS 디바이스(TEG)가 제작되고 있다.Next, an example in which the present invention is applied to a method of manufacturing a Complementary Metal Oxide Semiconductor (CMOS) device during a trial production and development stage is shown in the CMOS device manufacturing process chart shown in FIG. It demonstrates using. In the manufacture of this CMOS device, process parameters were evaluated in the step indicated by the dotted lines in FIG. 9. In addition, although two CMOS devices are shown in FIGS. 10-13, several semiconductor chips are arrange | positioned at one semiconductor wafer, and several CMOS device (TEG) is produced in each semiconductor chip.
우선 도 10에 나타낸 바와 같이, 예를 들어 p형 실리콘 단결정으로 된 한 장의 반도체 기판(1)을 준비한다. 반도체 기판(1)은, 예를 들어 지름 300mm의 둥근 박(薄)판 형태로 가공된 반도체 웨이퍼이다.First, as shown in Fig. 10, for example, one semiconductor substrate 1 made of a p-type silicon single crystal is prepared. The semiconductor substrate 1 is, for example, a semiconductor wafer processed in the form of a round thin plate having a diameter of 300 mm.
다음에 소자 분리 영역의 반도체 기판(1)에 소자 분리홈을 형성한 후 반도체 기판(1) 위에 CVD법으로 퇴적한 실시콘 산화막을 에치백 또는 CMP(Chemical Mechanical Polishing)법으로 연마하여 소자 분리홈 내부에 실시콘 산화막을 남김으로써 소자 분리부(2)를 형성한다(도 9 중의 공정 100).Next, after the device isolation groove is formed in the semiconductor substrate 1 in the device isolation region, the silicon oxide film deposited by CVD on the semiconductor substrate 1 is polished by etch back or CMP (Chemical Mechanical Polishing) to remove the device isolation groove. The element isolation part 2 is formed by leaving an implementation cone oxide film inside (step 100 in FIG. 9).
다음에 레지스트 패턴을 마스크로 하여 반도체 기판(1)에 불순물을 이온 주입함으로써 p웰(3) 및 n웰(4)을 형성한다. p웰(3)에는 p형 도전형을 보이는 불순물, 예를 들어 붕소를 이온 주입하고, n웰(4)에는 n형 도전형을 보이는 불순물, 예를 들어 인을 이온 주입한다(도 9 중의 공정 101).Next, the p well 3 and the n well 4 are formed by ion implanting impurities into the semiconductor substrate 1 using the resist pattern as a mask. The p well 3 is ion-implanted with an impurity having a p-type conductivity, for example, boron, and the n well 4 is ion implanted with an impurity having an n-type conductivity, for example, phosphorus (process in FIG. 9). 101).
그 후 도시하지는 않지만, 이온 주입 장치를 사용하여 각 웰 영역에 MISFET의 임계값을 제어하기 위한 불순물을 이온 주입한다(도 9 중의 공정 102). 이 때 불순물 도즈량이 서로 다른 복수의 영역을 형성한다.Thereafter, although not shown, an ion implantation device is used to implant the impurities for controlling the threshold value of the MISFET in each well region (step 102 in FIG. 9). At this time, a plurality of regions having different impurity dose amounts are formed.
다음에 매엽식 열산화 장치를 사용하여 게이트 절연막(5)이 되는 실시콘 산화막을 반도체 기판(1) 표면에 형성한다(도 9 중의 공정 103). 이 때, 예를 들어 상기 도 2에 나타낸 바와 같이 두께가 서로 다른 실시콘 산화막을 형성한다. 또한 매엽식 CVD장치를 사용하여 두께가 서로 다른 실시콘 산화막을 형성하여도 된다.Next, a single cone thermal oxide film, which becomes the gate insulating film 5, is formed on the surface of the semiconductor substrate 1 by using a single layer thermal oxidation apparatus (step 103 in FIG. 9). At this time, for example, as shown in FIG. 2, a silicon oxide film having a different thickness is formed. In addition, a single-conductor oxide film having a different thickness may be formed using a sheet-fed CVD apparatus.
다음에 도 11에 나타낸 바와 같이 매엽식 CVD장치를 사용하여 게이트 전극이되는 실리콘 다결정막(6a) 및 캡 절연막이 되는 실시콘 산화막(7a)을 순차적으로 퇴적함으로써 적층막을 형성한다(도 9 중의 공정 104). 이 때 두께가 서로 다른 실리콘 다결정막(6a)을 형성한다. 그 후 반도체 기판(1) 위에 포토레지스트 패턴(8)을 형성한다(도 9 중의 공정 105). 이 때 치수가 서로 다른 포토레지스트 패턴(8)을 형성한다.Next, as shown in FIG. 11, a laminated film is formed by sequentially depositing a silicon polycrystal film 6a serving as a gate electrode and a working cone oxide film 7a serving as a cap insulating film using a single wafer CVD apparatus (step in FIG. 9). 104). At this time, silicon polycrystalline films 6a having different thicknesses are formed. Thereafter, the photoresist pattern 8 is formed on the semiconductor substrate 1 (step 105 in FIG. 9). At this time, photoresist patterns 8 having different dimensions are formed.
다음에 도 12에 나타낸 바와 같이 드라이 에칭 장치를 사용하며, 레지스트 패턴을 마스크로 하여 상기 적층막을 에칭함으로써 게이트 전극(6) 및 캡 절연막(7)을 형성한다(도 9 중의 공정 106). 이 때 치수 또는 단면 형상이 서로 다른 게이트 전극(6)을 형성한다.Next, as shown in FIG. 12, the dry etching apparatus is used, and the gate electrode 6 and the cap insulating film 7 are formed by etching the said laminated film using a resist pattern as a mask (process 106 in FIG. 9). At this time, the gate electrodes 6 having different dimensions or cross-sectional shapes are formed.
다음에 이온 주입 장치를 사용하여 p웰(3)에 n형 불순물, 예를 들어 비소를 이온 주입함으로써 p웰(3) 위의 게이트 전극(6) 양쪽에 n형 확장 영역(9a)을 형성한다(도 9 중의 공정 107). n형 확장 영역(9a)은 게이트 전극(6)에 대하여 자기정렬적으로 형성된다. 이 때 불순물 도즈량이 서로 다른 복수의 영역을 p웰(3)에 형성한다.Next, an n-type extension region 9a is formed on both sides of the gate electrode 6 on the p-well 3 by ion implantation of n-type impurities, for example, arsenic, into the p-well 3 using an ion implantation apparatus. (Step 107 in FIG. 9). The n-type extension region 9a is formed self-aligned with respect to the gate electrode 6. At this time, a plurality of regions having different impurity dose amounts are formed in the p well 3.
마찬가지로, 이온 주입 장치를 사용하여 n웰(4)에 p형 불순물, 예를 들어 불화 붕소를 이온 주입함으로써 n웰(4) 위의 게이트 전극(6) 양쪽에 p형 확장 영역(10a)을 형성한다(도 9 중의 공정 107). p형 확장 영역(10a)은 게이트 전극(6)에 대하여 자기정렬적으로 형성된다. 이 때 불순물 도즈량이 서로 다른 복수의 영역을 n웰(4)에 형성한다.Similarly, a p-type extension region 10a is formed on both sides of the gate electrode 6 on the n-well 4 by ion implantation of p-type impurities, for example, boron fluoride, into the n-well 4 using an ion implantation apparatus. (Step 107 in FIG. 9). The p-type extension region 10a is formed self-aligned with respect to the gate electrode 6. At this time, a plurality of regions having different impurity doses are formed in the n well 4.
다음에 반도체 기판(1) 위에 CVD법으로 실시콘 산화막을 퇴적한 후 이 실시콘 산화막을 이방성 에칭함으로써 게이트 전극(6) 측벽에 사이드월 스페이서(11)를 형성한다(도 9 중의 공정 108).Next, after depositing the conduction oxide film on the semiconductor substrate 1 by the CVD method, the sidewall spacer 11 is formed on the sidewall of the gate electrode 6 by anisotropically etching the conduction oxide film (step 108 in FIG. 9).
그 후 이온 주입 장치를 사용하여 p웰(3)에 n형 불순물, 예를 들어 비소를 이온 주입함으로써 p웰(3) 위의 게이트 전극(6) 양쪽에 n형 확산 영역(9b)을 형성한다(도 9 중의 공정 109). n형 확산 영역(9b)은 게이트 전극(6) 및 사이드월 스페이서(11)에 대하여 자기정렬적으로 형성되고, n형 확장 영역(9a) 및 n형 확산 영역(9b)으로 된 n형 반도체 영역(9)은 n채널 MISFET(Qn)의 소스·드레인으로서 기능을 한다. 이 때 불순물 도즈량이 서로 다른 복수의 영역을 p웰(3)에 형성한다.Then, an n-type diffusion region 9b is formed on both sides of the gate electrode 6 on the p-well 3 by ion implantation of n-type impurities, for example, arsenic, into the p-well 3 using an ion implantation apparatus. (Step 109 in FIG. 9). The n-type diffusion region 9b is formed self-aligned with respect to the gate electrode 6 and the sidewall spacers 11, and the n-type semiconductor region including the n-type expansion region 9a and the n-type diffusion region 9b. (9) functions as a source and a drain of the n-channel MISFET Qn. At this time, a plurality of regions having different impurity dose amounts are formed in the p well 3.
마찬가지로, 이온주입 장치를 사용하여 n웰(4)에 p형 불순물, 예를 들어 불화 붕소를 이온 주입함으로써 n웰(4) 위의 게이트 전극(6) 양쪽에 p형 확산 영역(10b)을 형성한다(도 9 중의 공정 109). p형 확산 영역(10b)은 게이트 전극(6) 및 사이드월 스페이서(11)에 대하여 자기정렬적으로 형성되고, p형 확장 영역(10a) 및 p형 확산 영역(10b)으로 된 p형 반도체 영역(10)은 p채널 MISFET(Qp)의 소스·드레인으로서 기능을 한다. 이 때 불순물 도즈량이 서로 다른 복수의 영역을 n웰(4)에 형성한다.Similarly, p-type diffusion regions 10b are formed on both sides of the gate electrode 6 on the n-well 4 by ion implantation of p-type impurities, for example, boron fluoride, into the n-well 4 using an ion implantation apparatus. (Step 109 in FIG. 9). The p-type diffusion region 10b is formed self-aligned with respect to the gate electrode 6 and the sidewall spacer 11, and is a p-type semiconductor region including the p-type expansion region 10a and the p-type diffusion region 10b. (10) functions as a source / drain of the p-channel MISFET Qp. At this time, a plurality of regions having different impurity doses are formed in the n well 4.
다음에 매엽식 열처리 장치를 사용하여 반도체 기판(1)에 이온 주입된 불순물 활성화를 위한 어닐링을 반도체 기판(1)에 실시한다(도 9 중의 공정 110). 이 때, 예를 들어 어닐링 온도가 서로 다른 영역을 반도체 기판(1)에 분포시킨다.Next, an annealing for activating impurities implanted into the semiconductor substrate 1 is performed on the semiconductor substrate 1 using a single wafer heat treatment apparatus (step 110 in FIG. 9). At this time, for example, regions having different annealing temperatures are distributed on the semiconductor substrate 1.
다음에 도 13에 나타낸 바와 같이 매엽식 CVD장치를 사용하여 반도체 기판(1) 위에 실시콘 산화막(12)을 형성한 후 이 실시콘 산화막(12)을, 예를 들어CMP법으로 연마함으로써 표면이 평탄화된 층간 절연막을 형성한다(도 9 중의 공정 111). 이 때 두께가 서로 다른 실시콘 산화막(12)을 형성한다.Next, as shown in FIG. 13, after forming the conducting oxide film 12 on the semiconductor substrate 1 using the sheet-fed CVD apparatus, the surface of the working cone oxide film 12 is polished by, for example, the CMP method. A planarized interlayer insulating film is formed (step 111 in FIG. 9). At this time, the conductive oxide film 12 having a different thickness is formed.
이어서 레지스트 패턴을 마스크로 한 에칭에 의하여 실시콘 산화막(12)에 접속 구멍(13)을 형성한다. 이 접속 구멍(13)은 n형 반도체 영역(9) 또는 p형 반도체 영역(10) 위등 필요한 부분에 형성한다.Next, the connection hole 13 is formed in the conduction oxide film 12 by etching using a resist pattern as a mask. The connection holes 13 are formed in necessary portions on the n-type semiconductor region 9 or the p-type semiconductor region 10.
이어서 접속 구멍(13) 내부를 포함하는 반도체 기판(1)의 전면에 티탄 질화막을, 예를 들어 CVD법으로 형성하고, 계속하여 접속 구멍(13)을 매립하는 텅스텐막을, 예를 들어 CVD법으로 형성한 후, 접속 구멍(13) 외부 영역의 티탄 질화막 및 텅스텐막을 CMP법으로 제거함으로써 접속 구멍(13) 내부에 텅스텐막을 주된 도체층으로 하는 플러그(14)를 형성한다.Next, a titanium nitride film is formed on the entire surface of the semiconductor substrate 1 including the inside of the connection hole 13 by, for example, a CVD method, and a tungsten film which subsequently embeds the connection hole 13 is, for example, a CVD method. After the formation, the titanium nitride film and the tungsten film in the outer region of the connecting hole 13 are removed by the CMP method to form the plug 14 having the tungsten film as the main conductor layer in the connecting hole 13.
다음에 반도체 기판(1) 위에, 예를 들어 텅스텐막을 형성한 후 레지스트 패턴을 마스크로 한 에칭에 의하여 텅스텐막을 가공하여 제1 배선층인 배선(15)을 형성한다. 텅스텐막은, 예를 들어 CVD법 또는 스퍼터링법으로 형성할 수 있다. 그 후 상층 배선을 형성함으로써 CMOS 디바이스가 대략 완성되지만, 그 도시 및 설명은 생략한다.Next, a tungsten film is formed on the semiconductor substrate 1, for example, and then the tungsten film is processed by etching using a resist pattern as a mask to form the wiring 15 as a first wiring layer. The tungsten film can be formed, for example, by CVD or sputtering. Thereafter, the CMOS device is roughly completed by forming the upper wiring, but the illustration and description thereof are omitted.
다음에 상기 도 1 중의 공정 101~103에서 설명하였듯이 CMOS 디바이스의 디바이스 특성과 복수의 프로세스 파라미터의 관계를 해석하고, 복수의 프로세스 파라미터 적정값을 결정한다. 즉, 한 장의 반도체 기판(1)에는 채널 이온 주입, 게이트 절연막 형성, 게이트 재료 성막, 게이트 가공(사진 식각), 게이트 가공(드라이 에칭), 소스·드레인 이온 주입, 어닐링 처리, 층간 절연막 형성의 각 공정에서 각각 프로세스 파라미터값을 몇 가지 변화시킨 제조가 이루어지고 있다. 따라서 한 장의 반도체 기판(1) 위에는 이들 프로세스 파라미터의 각각의 값이 다른 시험용 소자 및 프로세스 파라미터 측정용 소자가 형성되어 있다.Next, as described in steps 101 to 103 in FIG. 1, the relationship between the device characteristics of the CMOS device and the plurality of process parameters is analyzed, and a plurality of process parameter appropriate values are determined. That is, in one semiconductor substrate 1, each of channel ion implantation, gate insulation film formation, gate material deposition, gate fabrication (photo etching), gate fabrication (dry etching), source / drain ion implantation, annealing treatment, and interlayer insulation film formation In the process, manufacturing is performed in which several process parameter values are changed. Therefore, the test element and the process parameter measurement element in which each value of these process parameters differ are formed on the one semiconductor substrate 1.
그래서 시험용 소자 및 프로세스 파라미터 측정용 소자의 모든 것 또는 일부를 측정한 후, 예를 들어 상기 도 8에 나타낸 MISFET의 임계값 전압과 이온 주입 도즈량의 관계처럼 1개 또는 복수의 디바이스 특성과 1개의 프로세스 파라미터의 관계를 해석함으로써 프로세스 파라미터 적정값을 얻을 수 있다.Thus, after measuring all or part of the test device and the process parameter measuring device, one or more device characteristics and one device are measured, for example, as the relationship between the threshold voltage and the ion implantation dose of the MISFET shown in FIG. By analyzing the relationship of process parameters, an appropriate process parameter value can be obtained.
그 후 프로세스 파라미터 적정값을 구현하기 위하여 각 제조 장치, 예를 들어 이온 주입 장치, 열산화 장치, CVD장치, 노광 장치, 드라이 에칭 장치, 열처리 장치의 제조 조건이 설정된다. 그리고 얻어진 각 제조 장치의 제조 조건에 따라 CMOS 디바이스를 시험제작한 다음에 전기적 특성, 수율, 신뢰성 등의 평가를 하고, 양산에 견딜 수 있다고 판단되면, CMOS 디바이스의 제조는 시험제작·개발 과정에서 양산으로 들어간다.Thereafter, manufacturing conditions of each manufacturing apparatus, for example, an ion implantation apparatus, a thermal oxidation apparatus, a CVD apparatus, an exposure apparatus, a dry etching apparatus, and a heat treatment apparatus, are set in order to realize the process parameter appropriate values. After manufacturing the CMOS device in accordance with the manufacturing conditions of the respective manufacturing apparatuses, and evaluating the electrical characteristics, yield, reliability, etc., and determining that it can withstand mass production, the manufacture of the CMOS device is mass-produced during the test production and development process. Enter
이와 같이, 본 실시형태 1에 따르면 반도체 소자의 디바이스 특성에 영향을 주는 복수의 프로세스 파라미터를 선택하고, 각각의 프로세스 파라미터값을 한 장의 반도체 웨이퍼에서 몇 가지 변화시키면서 반도체 소자를 형성하고, 한 장의 반도체 웨이퍼에 형성된 반도체 소자의 디바이스 특성과 복수의 프로세스 파라미터의 관계를 해석함으로써 각각의 프로세스 파라미터 적정값을 결정할 수 있다.As described above, according to the first embodiment, a plurality of process parameters that affect the device characteristics of the semiconductor element are selected, and the semiconductor element is formed while the process parameter values are changed in several from one sheet of semiconductor wafer. By analyzing the relationship between the device characteristics of the semiconductor element formed on the wafer and the plurality of process parameters, respective process parameter appropriate values can be determined.
따라서 반도체 제품의 시험제작·개발 단계에서 복수의 프로세스 파라미터 적정값을 구할 때 사용되는 반도체 웨이퍼의 갯수를 종전보다 감소시킬 수 있고,개발 비용의 증가를 억제할 수 있다.Therefore, the number of semiconductor wafers used for obtaining a plurality of process parameter appropriate values in the test production and development stage of the semiconductor product can be reduced more than before, and the increase in development cost can be suppressed.
(실시 형태 2)(Embodiment 2)
본 발명의 실시형태 2에서는 시험제작·개발 단계에서 배선 저항과 프로세스 파라미터의 관계를 해석하고, 복수의 프로세스 파라미터 적정값을 구하는 방법의 일례를 설명한다.In Embodiment 2 of this invention, an example of the method of analyzing the relationship of wiring resistance and a process parameter in a test production and a development stage, and obtaining a plurality of process parameter appropriate values is demonstrated.
여기서는 접촉 저항 또는 플러그 저항 등을 포함하는 배선 저항에 영향을 주는 복수의 프로세스 파라미터를 선택하고, 각각의 프로세스 파라미터값을 한 장의 반도체 웨이퍼에서 몇 가지 변화시키면서 배선을 형성한다. 따라서 여기서도 프로세스 파라미터 적정값을 구하는 공정에서는 매엽식 장치를 사용하는 것이 전제이고, 또한 배선 저항과 복수의 프로세스 파라미터의 관계를 해석하는 공정에서 각각의 프로세스 파라미터의 영향을 개별적으로 평가하기 위해서는 통계적 실험 계획법에 따라 프로세스 파라미터값을 변화시키는 것이 바람직하다. 또한 프로세스 파라미터를 측정하기 위해서는 반도체 웨이퍼에 형성된 시험용 소자 혹은 프로세스 파라미터 측정용 소자가 사용된다.Here, a plurality of process parameters that affect the wiring resistance including contact resistance, plug resistance, and the like are selected, and the wiring is formed while varying each process parameter value in a single semiconductor wafer. Therefore, in this process, it is assumed that a single sheet type device is used in the process of obtaining an appropriate value for the process parameter, and in order to separately evaluate the influence of each process parameter in the process of analyzing the relationship between the wiring resistance and the plurality of process parameters, a statistical experimental design method is used. It is desirable to change the process parameter value accordingly. In addition, in order to measure a process parameter, the test element or process parameter measurement element formed in the semiconductor wafer is used.
배선 저항에 영향을 주는 프로세스 파라미터의 일례를 표 2에 나타낸다.Table 2 shows an example of process parameters that affect the wiring resistance.
프로세스 파라미터값은, 예를 들어 아래와 같이 한 장의 반도체 웨이퍼에 분포시킬 수 있다.The process parameter value can be distributed in, for example, one semiconductor wafer as follows.
(1) 절연막 두께는 아래와 같이 분포시킬 수 있다.(1) The insulating film thickness can be distributed as follows.
예를 들어 매엽식 CVD장치를 사용하여 챔버내 압력 등을 제어함으로써 두께가 서로 다른 절연막을 한 장의 반도체 웨이퍼에 형성한다.For example, an insulating film having a different thickness is formed on a single semiconductor wafer by controlling the pressure in the chamber or the like using a single wafer CVD apparatus.
(2) 패턴 치수는 상기 실시 형태 1에서 기재한 패턴 치수와 동일하다.(2) The pattern size is the same as the pattern size described in the first embodiment.
(3) 패턴 두께는 아래와 같이 분포시킬 수 있다.(3) The pattern thickness can be distributed as follows.
배선 공정의 패턴은 일반적으로 스퍼터링 기술에 의하여 반도체 웨이퍼 위에 퇴적한 금속막으로 구성된다. 그래서 타깃과 스테이지 사이에 셔터(shutter)를 장착한 매엽식 스퍼터링 장치를 사용하여 상기 금속막을 퇴적한다. 셔터로 피복된 영역에는 막이 형성되지 않으므로 제1 영역에 상대적으로 얇은 막을 형성하고 싶은 경우에는 성막 도중에 상기 제1 영역을 덮는다. 셔터로 피복되지 않는 제1 영역 이외의 제2 영역에는 상대적으로 두꺼운 막이 형성된다.The pattern of the wiring process is generally composed of a metal film deposited on a semiconductor wafer by sputtering techniques. Thus, the metal film is deposited using a sheet-fed sputtering apparatus provided with a shutter between the target and the stage. Since no film is formed in the area covered with the shutter, when the relatively thin film is desired to be formed in the first area, the first area is covered during film formation. A relatively thick film is formed in the second region other than the first region not covered with the shutter.
상기 조작을 반복함으로써 한 장의 반도체 웨이퍼의 복수 영역에 두께가 서로 다른 금속막을 형성한다. 또한 상기 실시 형태 1에 기재한 패턴의 두께와 마찬가지로 매엽식 CVD장치를 사용할 수도 있다.By repeating the above operation, metal films having different thicknesses are formed in plural regions of one semiconductor wafer. In addition, the sheet type CVD apparatus can be used similarly to the thickness of the pattern described in the first embodiment.
다음으로, 본 발명을 시험제작·개발 단계 중인 배선의 제조 방법에 적용한 일례를 도 14에 나타낸 배선 제조 공정도 및 도 15 ~ 도 18에 나타낸 반도체 기판의 주요부 단면도를 이용하여 설명한다. 또한 배선 제조 과정에서는 도 14 중의 점선으로 두른 공정에서 프로세스 파라미터의 평가를 하기로 했다.Next, an example in which the present invention is applied to the manufacturing method of the wiring during the test production and development stage will be described using the wiring manufacturing process diagram shown in FIG. 14 and the cross section of the main part of the semiconductor substrate shown in FIGS. 15 to 18. In the wiring manufacturing process, the process parameters were evaluated in the step indicated by the dotted lines in FIG. 14.
우선, 예를 들어 상기 실시 형태 1중의 상기 도 10 ~ 도 12를 이용하여 설명한 제조 방법과 마찬가지로 한 장의 반도체 기판(1) 위에 CMOS 디바이스를 형성한다.First, for example, a CMOS device is formed on a single semiconductor substrate 1 in the same manner as in the manufacturing method described with reference to FIGS. 10 to 12 in the first embodiment.
다음에 도 15에 나타낸 바와 같이 반도체 기판(1) 위에 실시콘 산화막(12)을 형성한 후 이 실시콘 산화막(12)을, 예를 들어 CMP법으로 연마함으로써 표면을 평탄화한다(도 14 중의 공정 100).Next, as shown in Fig. 15, after forming the econcon oxide film 12 on the semiconductor substrate 1, the econcon oxide film 12 is polished by, for example, the CMP method to planarize the surface (process in Fig. 14). 100).
다음에 반도체 기판(1) 위에 포토레지스트 패턴(16)을 형성한다(도 14 중의 공정 101). 이 때 치수가 서로 다른 포토레지스트 패턴(16)을 형성한다.Next, the photoresist pattern 16 is formed on the semiconductor substrate 1 (step 101 in FIG. 14). At this time, photoresist patterns 16 having different dimensions are formed.
이어서 드라이 에칭 장치를 사용하여, 포토레지스트 패턴(16)을 마스크로 한 에칭에 의하여 실시콘 산화막(12)에 접속 구멍(13)을 형성한다(도 14 중의 공정 102).Next, using the dry etching apparatus, the connection hole 13 is formed in the conduction oxide film 12 by the etching which used the photoresist pattern 16 as a mask (process 102 in FIG. 14).
다음에 포토레지스트 패턴(16)을 제거한 후 도 16에 나타낸 바와 같이 접속 구멍(13) 내부를 포함하는 반도체 기판(1)의 전면에 티탄 질화막을, 예를 들어 CVD법으로 형성하고, 이어서 접속 구멍(13)을 매립하는 텅스텐막을, 예를 들어 CVD법으로 형성한 후 접속 구멍(13) 외부 영역의 티탄 질화막 및 텅스텐을 CMP법으로 제거함으로써 접속 구멍(13) 내부에 텅스텐막을 주된 도체층으로 하는 플러그(14)를 형성한다(도 14 중의 공정 103).Next, after the photoresist pattern 16 is removed, a titanium nitride film is formed on the entire surface of the semiconductor substrate 1 including the inside of the connection hole 13 by, for example, CVD, as shown in FIG. A tungsten film for embedding the (13) is formed by, for example, CVD, and then the titanium nitride film and the tungsten in the outer region of the connection hole 13 are removed by the CMP method so that the tungsten film is used as the main conductor layer in the connection hole 13. The plug 14 is formed (step 103 in FIG. 14).
다음에 스퍼터링 장치를 사용하여 반도체 기판(1) 위에 배선을 구성하는 금속막, 예를 들어 텅스텐막을 퇴적한다(도 14 중의 공정 104). 이 때 두께가 서로 다른 텅스텐막을 형성한다.Next, a metal film constituting a wiring, for example, a tungsten film, is deposited on the semiconductor substrate 1 using a sputtering apparatus (step 104 in FIG. 14). At this time, tungsten films having different thicknesses are formed.
다음에 반도체 기판(1) 위에 포토레지스트 패턴(17)을 형성한다(도 14 중의 공정 105). 이 때 치수가 서로 다른 포토레지스트 패턴(17)을 형성한다.Next, the photoresist pattern 17 is formed on the semiconductor substrate 1 (step 105 in FIG. 14). At this time, photoresist patterns 17 having different dimensions are formed.
이어서 드라이 에칭 장치를 사용하여, 포토레지스트 패턴(17)을 마스크로 한 에칭에 의하여 텅스텐막을 가공함으로써 제1 배선층인 배선(15)을 형성한다(도 14 중의 공정 106).Subsequently, the tungsten film is processed by etching using the photoresist pattern 17 as a mask using a dry etching apparatus to form the wiring 15 serving as the first wiring layer (step 106 in FIG. 14).
다음에 포토레지스트 패턴(17)을 제거하고, 도 17에 나타낸 바와 같이 매엽식 CVD장치를 사용하여 배선(15)을 덮는 절연막, 예를 들어 실시콘 산화막을 형성한 후 이 절연막을, 예를 들어 CMP법으로 연마함으로써 표면이 평탄화된 층간 절연막(18)을 형성한다(도 14 중의 공정 107). 이 때 두께가 서로 다른 절연막을 형성한다.Next, the photoresist pattern 17 is removed, and an insulating film covering the wiring 15 is formed using a single wafer CVD apparatus as shown in FIG. By polishing by the CMP method, an interlayer insulating film 18 having a flat surface is formed (step 107 in FIG. 14). At this time, insulating films having different thicknesses are formed.
다음에 도시하지 않지만 반도체 기판(1) 위에 포토레지스트 패턴을 형성한다(도 14 중의 공정 108). 이 때 치수가 서로 다른 포토레지스트 패턴을 형성한다.Next, although not shown, a photoresist pattern is formed on the semiconductor substrate 1 (step 108 in FIG. 14). At this time, photoresist patterns having different dimensions are formed.
이어서 드라이 에칭 장치를 사용하여, 포토레지스트 패턴을 마스크로 한 에칭에 의하여 층간 절연막(18)의 소정 영역에 접속 구멍(19)을 형성한다(도 14 중의 공정 109).Next, the connection hole 19 is formed in the predetermined area | region of the interlayer insulation film 18 by the etching which used the dry etching apparatus as a mask (process 109 in FIG. 14).
다음에 접속 구멍(19) 내부를 포함하는 반도체 기판(1)의 전면에 배리어 메탈층을 형성하고, 계속하여 접속 구멍(19)을 매립하는 구리막을 형성한다. 배리어 메탈층은 예를 들어 티탄 질화막, 탄탈막, 탄탈 질화막 등이며, 예를 들어 CVD법 또는 스퍼터링법으로 형성한다. 구리막은 주된 도체층으로서 기능을 하고, 예를 들어 도금법으로 형성할 수 있다. 도금법으로 구리막을 형성하기 전에, 예를 들어 CVD법 또는 스퍼터링법으로 시드(seed)층인 얇은 구리막을 형성할 수도 있다.Next, a barrier metal layer is formed on the entire surface of the semiconductor substrate 1 including the inside of the connection hole 19, and a copper film is subsequently formed to fill the connection hole 19. The barrier metal layer is, for example, a titanium nitride film, a tantalum film, a tantalum nitride film, or the like, and is formed by, for example, a CVD method or a sputtering method. The copper film functions as a main conductor layer and can be formed, for example, by a plating method. Before forming the copper film by the plating method, for example, a thin copper film as a seed layer may be formed by the CVD method or the sputtering method.
그 후 접속 구멍(19) 외부 영역의 구리막 및 배리어 메탈층을 CMP법으로 제거하여 접속 구멍(19) 내부에 플러그(20)를 형성한다(도 14 중의 공정 110).Thereafter, the copper film and the barrier metal layer in the outer region of the connecting hole 19 are removed by the CMP method to form the plug 20 inside the connecting hole 19 (step 110 in FIG. 14).
다음에 반도체 기판(1) 위에 스토퍼 절연막(21)을 형성하고, 계속하여 매엽식 CVD장치를 사용하여 배선 형성용 절연막(22)을 형성한다. 스토퍼 절연막(21)은, 예를 들어 실시콘 질화막으로 구성하고, 절연막(22)은, 예를 들어 실시콘 산화막으로 구성한다(도 14 중의 공정 111). 이 때 두께가 서로 다른 절연막(22)을 형성한다.Next, the stopper insulating film 21 is formed on the semiconductor substrate 1, and then the wiring forming insulating film 22 is formed using a sheet-fed CVD apparatus. The stopper insulating film 21 is formed of, for example, an embodiment cone nitride film, and the insulating film 22 is formed of, for example, an embodiment cone oxide film (step 111 in FIG. 14). At this time, insulating films 22 having different thicknesses are formed.
다음에 반도체 기판(1) 위에 포토레지스트 패턴(23)을 형성한다(도 14 중의 공정 112). 이 때 치수가 서로 다른 포토레지스트 패턴(23)을 형성한다.Next, the photoresist pattern 23 is formed on the semiconductor substrate 1 (step 112 in FIG. 14). At this time, photoresist patterns 23 having different dimensions are formed.
이어서 드라이 에칭 장치를 사용하여, 포토레지스트 패턴(23)을 마스크로 한 에칭에 의하여 스토퍼 절연막(21) 및 절연막(22)의 소정 영역에 배선홈(24)을 형성한다(도 14 중의 공정 113).Subsequently, the wiring groove 24 is formed in predetermined regions of the stopper insulating film 21 and the insulating film 22 by etching using the photoresist pattern 23 as a mask using a dry etching apparatus (step 113 in FIG. 14). .
다음에 포토레지스트 패턴(23)을 제거한 후 도 18에 나타낸 바와 같이 배선홈(24) 내부를 포함하는 반도체 기판(1)의 전면에 배리어 메탈층을 형성하고, 계속하여 배선홈(24)을 매립하는 구리막을 형성한다. 그 후 배선홈(24) 외부 영역의 구리막 및 배리어 메탈층을 CMP법으로 제거하여 배선홈(24) 내부에 구리막을 주된 도체층으로 하는 제2 배선층인 배선(25)을 형성한다(도 14 중의 공정 114). 그 후 상층 배선을 형성하지만, 그 도시 및 설명은 생략한다.Next, after the photoresist pattern 23 is removed, a barrier metal layer is formed on the entire surface of the semiconductor substrate 1 including the inside of the wiring groove 24 as shown in FIG. 18, and the wiring groove 24 is subsequently buried. A copper film is formed. Thereafter, the copper film and the barrier metal layer in the outer region of the wiring groove 24 are removed by the CMP method to form the wiring 25 as the second wiring layer having the copper film as the main conductor layer in the wiring groove 24 (Fig. 14). Process 114). An upper layer wiring is formed after that, but the illustration and description are omitted.
그리고 나서 상기 실시형태 1과 마찬가지로 한 장의 반도체 기판(1) 위에 형성된 시험용 소자 혹은 프로세스 파라미터 측정용 소자를 사용하여 배선 저항과 복수의 프로세스 파라미터의 관계를 해석하고, 복수의 프로세스 파라미터(층간 절연막 두께, 배선 형성용 절연막 두께, 접속 구멍 지름, 배선 치수, 배선 두께)의 적정값을 결정한다. 그 후 프로세스 파라미터 적정값을 구현하기 위하여 각 제조 장치, 예를 들어 CVD장치, 노광 장치, 스퍼터링 장치의 제조 조건이 설정된다. 그리고 얻어진 각 제조 장치의 제조 조건에 따라 배선을 시험제작하고, 계속하여 전기적 특성, 수율, 신뢰성 등의 평가를 하고, 시험제작·개발 과정에서 양산으로 들어간다.Then, similarly to the first embodiment, the relationship between the wiring resistance and the plurality of process parameters is analyzed using a test element or a process parameter measuring element formed on one semiconductor substrate 1, and a plurality of process parameters (interlayer insulating film thickness, The appropriate value of the wiring insulation film thickness, the connection hole diameter, the wiring dimension, and the wiring thickness) is determined. Thereafter, manufacturing conditions of each manufacturing apparatus, for example, a CVD apparatus, an exposure apparatus, and a sputtering apparatus, are set in order to realize process parameter titration values. The wiring is then tested and manufactured in accordance with the manufacturing conditions of the respective production apparatuses, and the electrical characteristics, yield, reliability, and the like are subsequently evaluated, and mass production is performed during the test production and development process.
이와 같이, 본 실시 형태 2에 따르면 상기 실시 형태 1과 마찬가지로 배선 저항에 영향을 주는 복수의 프로세스 파라미터를 선택하고, 각각의 프로세스 파라미터값을 한 장의 반도체 웨이퍼에서 몇 가지 변화시키면서 배선을 형성하고, 한 장의 반도체 웨이퍼에 형성된 배선과 복수의 프로세스 파라미터의 관계를 해석함으로써 각각의 프로세스 파라미터 적정값을 결정할 수 있다.As described above, according to the second embodiment, as in the first embodiment, a plurality of process parameters affecting the wiring resistance are selected, and the wirings are formed while varying each process parameter value in one sheet of semiconductor wafer. By analyzing the relationship between the wiring formed in the semiconductor wafer and the plurality of process parameters, each process parameter appropriate value can be determined.
따라서 반도체 제품의 시험제작·개발 단계에서 복수의 프로세스 파라미터 적정값을 구할 때, 사용되는 반도체 웨이퍼의 갯수를 종전보다 감소시킬 수 있고, 개발 비용의 증가를 억제할 수 있다.Therefore, when obtaining appropriate values of a plurality of process parameters in the test production and development stage of a semiconductor product, the number of semiconductor wafers used can be reduced more than before, and an increase in development cost can be suppressed.
이상, 본 발명자에 의하여 이루어진 발명을 발명의 실시 형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니고, 그 요지에서 벗어나지 않는 범위에서 여러가지로 변경 가능한 것은 말할 나위도 없다.As mentioned above, although the invention made by this inventor was demonstrated concretely based on embodiment of this invention, this invention is not limited to the said embodiment, Needless to say that it can be variously changed in the range which does not deviate from the summary.
예를 들면 상기 실시 형태 에서는 본 발명을 MISFET 및 배선의 제조 방법에 적용한 경우에 대하여 설명했지만, 어떠한 반도체 소자의 제조 방법이나 적용할 수 있다.For example, in the above embodiment, the case where the present invention is applied to the MISFET and the wiring manufacturing method has been described, but any semiconductor device manufacturing method can be applied.
또한 상기 실시 형태에서는 반도체 장치의 시험제작·개발단계에서 반도체 소자를 제조하는데 필요한 프로세스 파라미터 적정값을 구하는 과정에 적용했지만, 예를 들어 반도체 장치의 양산시 반도체 소자의 불량 해석을 하거나 전기적 특성의 개선 또는 변경을 할 때에도 적용할 수 있다.In the above embodiment, the present invention was applied to a process of obtaining an appropriate value for a process parameter required for manufacturing a semiconductor device during the test production and development stage of the semiconductor device. This can also be applied when making changes.
본원에 의하여 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 아래와 같다.The effect obtained by the representative of the invention disclosed by this application is briefly described as follows.
한 장의 반도체 웨이퍼를 사용하여 반도체 소자의 전기적 특성, 예를 들어 디바이스 특성 또는 배선 저항 등에 영향을 주는 복수의 프로세스 파라미터 적정값을 결정할 수 있으므로, 반도체 장치의 시험제작·개발 단계에서 복수의 프로세스 파라미터 적정값을 설정하는 데 필요한 반도체 웨이퍼의 갯수를 종전보다 감소시킬수 있고, 반도체 장치의 개발 비용 증가를 억제할 수 있다.A single semiconductor wafer can be used to determine the appropriate value of a plurality of process parameters that affect the electrical properties of a semiconductor device, such as device characteristics or wiring resistance. The number of semiconductor wafers required to set the value can be reduced more than before, and the increase in development cost of the semiconductor device can be suppressed.
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