KR20030072194A - 칩·온·보드 및 그의 제조방법 - Google Patents

Abstract

다이를 다층배선기판에 직접 장착하는 동시에, 다층배선기판을 표준화할 수 있어, 전기특성시험에서 불합격으로 되더라도 떼어내지 않고, 제조공정을 진행시킬 수 있는 칩·온·보드와, 그것의 제조방법을 제공한다. 복수의 다이 장착부를 갖는 다층배선기판(1)과, 각 다이 장착부에 각각 단독체 또는 2개 이상이 중첩되어 장착되는 복수의 다이(10)와, 상기 각 다이 장착부에 대응하여 배치되고, 단독체의 다이(10) 또는 최상부의 다이(10Y)와 접속된 복수의 본딩 패드(11)와, 상기 각 본딩 패드에 대응하여 배치되고, 대응하는 본딩 패드와 접속된 콘택 패드(13)와, 상기 콘택 패드에 근접하여 배치되고, 엣지 단자(4), 회로소자 또는 스루홀(17)에 접속된 점퍼 패드(15)와, 전체를 몰드하는 몰드 수지(18)를 구비하고, 상기 최상부의 다이를, 전기특성시험에서 합격한 다이로 한다.

Description

칩·온·보드 및 그의 제조방법{CHIP-ON-BOARD MODULE, AND METHOD OF MANUFACTURING THE SAME}

본 발명은, 칩·온·보드, 특히 메모리 칩, 마이컴 칩, ASIC 칩 등의 반도체 칩(다이)을 다층배선기판에 장착하는 칩·온·보드 및 그것의 제조방법에 관한 것이다.

도 11은, 종래의 칩·온·보드(이하, COB라 한다)의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 11a는 전체구성을 나타낸 사시도, 도 11b는 도 11a에 나타낸 구성 중에서 인접하는 2개의 IC에 관해, 다층배선기판에의 장착구성을 나타낸 것이다.

이들 도면에 있어서, 1은 다층배선기판, 2는 다층배선기판 상에 다수 설치되고, IC의 리드를 접속고정하여 IC를 다층배선기판(1) 상에 실장하기 위한 IC 리드 패드, 3은 IC 리드 패드(2) 사이를 전기적으로 접속하는 배선 패턴으로, IC 상호의 접속 이외에, 다층배선기판에 장착된 저항, 콘덴서, 퓨즈 등의 회로소자(도시하지 않음)와의 접속, 다층배선기판에 걸쳐 형성되고, 각 배선기판 사이의 접속을 행하는 스루홀과의 접속, 또는 다층배선기판 외부와의 접속단자가 되는 엣지 단자(4)와의 접속용으로서 다층배선기판(1)의 표면에 소정의 패턴으로 배치되는 것이다. 5는 IC로서, 복수의 리드(5A)를 상기 IC 리드 패드(2)에 고정하는 것에 의해 다층배선기판(1) 상에 실장된다.

도 12는, 도 11a에 나타낸 메모리 모듈의 제조공정을 나타낸 흐름도이다. 즉, 스텝 S1에서 메모리 칩(다이, 도시하지 않음)을 주지의 리드 프레임(도시하지 않음)에 다이본드한다. 다음에, 스텝 S2에서 다이와 리드 프레임을 와이어본딩한다. 이어서, 스텝 S3에서 다이와 리드프레임을 수지 몰드하여 IC(5)를 형성한다. 그후, 스텝 S4에서 각 IC 마다 전기특성시험을 실시하여, 불합격인 경우는 스텝 S5에서 폐기되고, 합격의 경우는 스텝 S6에서 도 11에 나타낸 바와 같이, 다층배선기판(1)에 실장된다.

계속해서, 스텝 S7에서 메모리 모듈로서의 전기특성시험이 실시되어, 제조공정이 종료한다.

도 13∼도 18은, 스텝 S6에서 IC(5)를 다층배선기판(1)에 실장하는 경우의 회로구성 및 IC의 배치의 방식을 나타낸 개략도로서, 도 13 및 도 14는, IC을 9개 실장하는 경우, 도 15 및 도 16은, IC을 18개 실장하는 경우, 도 17 및 도 18은, IC을 36개 실장하는 경우를 각각 나타내고 있다.

IC를 9개 실장하는 경우에는, 각 IC은 도 14에 나타낸 바와 같이, 다층배선기판에 배치장착된다. 이 도면은, 다층배선기판(1)이 2층인 예를 나타낸 것으로, 도 14a는 표면이 되는 제 1 층의 배선기판(1a)을 나타내고, 도 14b는 이면이 되는 제 2 층의 배선기판(1b)을 나타낸다. 9개의 IC는 4개와 5개의 2개의 그룹에 나뉘어져, 4개로 이루어지는 그룹(5a1∼5a4)은 제 1 층의 배선기판(1a)에 도시된 것과 같이 배치되고, 5개로 이루어지는 그룹(5b1∼5b5)은 제 2 층의 배선기판(1b)에 도시된 것과 같이 배치되며, 양 기판 사이의 접속은 도시하지 않은 스루홀에 의해 행해지고 있다. 제 1 층의 배선기판(1a)에 있어서 50은 엣지 단자(4)를 통해 외부회로와 접속하기 위한 접속용 IC 이다.

회로구성은 도 13에 나타낸 바와 같이 주어지고 있으며, 클록신호(Add, CKE0, /S0-3 등) 및 I/O 신호(DQ0… 등)는, 4개로 이루어지는 그룹의 각 IC(5a1∼5a4) 및 5개로 이루어지는 그룹의 각 IC(5b1∼5b5)에 각각 별개로 병렬적으로 공급되는 구성으로 되어 있다. 도시의 형편상, 예를 들면 IC5a2에 대한 클록신호는, IC5a1를 거쳐 공급되어 있는 것과 같은 형태로 되어 있지만, IC5a2에 대해서는 IC5a1를 경유하지 않고 공급되고, IC5a3에 대해서는 마찬가지로, IC5a1 및 IC5a2를 경유하지 않고 공급되는 것과 같은 접속으로 되어 있다. 다른 IC에 관해서도 마찬가지이다. 또한, I/O 신호에 관해서도 마찬가지이다.

더구나, IC를 18개 실장하는 경우에는, 각 IC은 도 16에 나타낸 바와 같이, 다층배선기판(1a, 1b)에 배치장착되어 있다. 즉, 제 1 층의 배선기판(1a)과 제 2 층의 배선기판(1b)에 각각 9개씩 배치되어 있다. 접속용 IC(50)나 스루홀(도시하지 않음)에 관해서는, 도 14의 경우와 동일하기 때문에 설명을 생략한다. 회로구성은 도 15에 나타낸 바와 같이 되어 있다.

각 신호의 각 IC에의 공급의 방식은 도 13과 마찬가지이고, 각 그룹의 IC의 수가 각각 9개로 되어 있는 점이 다를 뿐이기 때문에, 설명을 생략한다.

더구나, IC를 36개 실장하는 경우에는, 각 IC은 9개씩 4개의 그룹에 나누어져, 도 18에 나타낸 바와 같이, 다층배선기판(1a, 1b)에 배치장착되어 있다. 즉, 제 1 층의 배선기판(1a)과 제 2 층의 배선기판(1b)에 각각 2그룹 18개씩 배치되어 있다. 접속용 IC(50)나 스루홀(도시하지 않음)에 관해서는, 도 14의 경우와 동일하기 때문에 설명을 생략한다.

회로구성은 도 17에 나타낸 바와 같이 되어 있다. 클록신호(Add, CKE0, /S0-3 등)는, 도 13에 대하여 그룹수의 증가분 만큼 병렬회로수가 증가하고 있지만, 각 그룹에 대한 공급의 방식은 도 13과 마찬가지이다.

I/O 신호(DQ0… 등)에 관해서도 각 그룹의 IC에 대해 각각 병렬적으로 공급되어, 전기적으로는 도 13과 동일하게 되어있다. 도시의 형편상, 예를 들면 IC5d1에 대한 I/O 신호는, IC5b1를 통해 공급되고 있는 것과 같은 형태가 되고 있지만, IC5d1에 대해서는 IC5b1을 경유하지 않고 공급되는 것과 같은 접속으로 되어 있다. 이것은 IC5a1와 5c1에 관해서도 마찬가지이며, 다른 IC에 관해서도 마찬가지이다.

종래의 메모리 모듈은 이상과 같이 구성되어 있었기 때문에, 리드 프레임이 필요하여, 재료비가 높아진다고 하는 문제점이 있었다. 또한, 그것에 따라 제조공정도, 다이를 리드 프레임에 다이본드하여 IC를 형성하는 공정과, IC를 모듈용의 배선기판에 실장하는 공정의 2공정을 필요로 하여, 제조원가가 높아진다고 하는 문제점이 있었다. 더구나, IC의 전기특성시험의 결과, 불합격으로 된 경우에는 폐기처분하기 때문에 폐기되는 IC의 몰드 수지와 리드 프레임이 쓸데가 없어진다고 하는 문제점도 있었다.

더구나, IC의 배선기판에의 실장에 있어서, 실장되는 IC의 수에 따라 회로기판과 다층배선기판의 배치구성이 다르기 때문에, 몇가지나 되는 종류의 다층배선기판을 준비할 필요가 있다고 하는 문제점도 있었다.

본 발명은, 이상과 같은 문제점에 대처하기 위해 이루어진 것으로, 리드프레임을 사용하지 않고, 메모리 칩 등의 반도체칩(다이)을 직접 다층배선기판에 장착하는 구성의 COB를 제공하는 것을 목적으로 한다.

또한, 본 발명은, 다이를 다층배선기판에 실장할 때, 다이의 수가 변하더라도 동일한 다층배선기판을 사용할 수 있고, 따라서 다층배선기판의 종류를 적게 할수 있는 COB를 제공하는 것을 목적으로 한다.

더구나, 본 발명은, 다이를 다층배선기판에 장착하고, 수지에 의해 몰드하기 전에 전기특성시험을 행하여, 불합격이 된 다이가 있는 경우에는, 불합격 다이와 다층배선기판과의 접속 와이어를 제거하는 것만으로, 불합격 다이는 떼어내는 일 없이 제조공정을 진행시킬 수 있는 COB의 제조방법을 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 1a는 전체 구성을 나타낸 사시도, 도 1b는 도 1a에 나타낸 구성 중에서, 인접하는 2개의 다이와, 그 사이에 설치된 각종 패드의 구성을 나타낸 평면 개략도, 도 1c는 도 1b에 나타낸 다층배선기판의 구성을 나타낸 측단면도이다.

도 2는 도 1에 나타낸 메모리 모듈의 제조공정을 나타낸 흐름도이다.

도 3은 본 발명의 실시예 2에 있어서의 회로구성을 나타낸 개략선도로서, 다이를 36개 장착한 경우의 예를 나타낸다.

도 4는 도 3의 경우에 있어서의 다층배선기판 상의 다이의 배치구성을 나타낸 개략도이다.

도 5는 다층배선기판을 구성하는 제 1 층 배선기판과 제 2 층 배선기판의 단면구성을 나타낸 개략도이다.

도 6은 실시예 2에 있어서의 회로구성을 나타낸 개략선도로서, 다이를 18개 장착하는 경우의 예를 나타낸다.

도 7은 도 6의 경우에 있어서의 다층배선기판 상의 다이의 배치구성을 나타낸 개략도이다.

도 8은 실시예 2에 있어서의 회로구성을 나타낸 개략선도로서, 다이를 9개 장착하는 경우의 예를 나타낸다.

도 9는 도 8의 경우에 있어서의 다층배선기판 상의 다이의 배치구성을 나타낸 개략도이다.

도 10은 다층배선기판에 메모리 칩, ASIC 칩, 마이컴 칩을 장착한 복합 다이의 COB의 구성을 나타낸 개략도이다.

도 11은 종래의 COB의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 11a는 전체구성을 나타낸 사시도, 도 11b는 인접하는 2개의 IC에 관해 다층배선기판에의 장착구성을 나타낸 측단면도이다.

도 12는 종래의 메모리 모듈의 제조공정을 나타낸 흐름도이다.

도 13은 종래의 메모리 모듈의 회로구성을 나타낸 개략선도로서, IC를 9개 장착하는 경우의 예를 나타낸다.

도 14는 도 13의 경우에 있어서의 다층배선기판의 구성을 나타낸 개략도이다.

도 15는 종래의 메모리 모듈의 회로구성을 나타낸 개략선도로서, IC를 18개 장착하는 경우의 예를 나타낸다.

도 16은 도 15의 경우에 있어서의 다층배선기판의 구성을 나타낸 개략도이다.

도 17은 종래의 메모리 모듈의 회로구성을 나타낸 개략선도로서, IC를 36개장착하는 경우의 예를 나타낸다.

도 18은 도 17의 경우에 있어서의 다층배선기판의 구성을 나타낸 개략도이다.

* 도면의 주요부분에 대한 부호의 설명 *

1: 다층배선기판4: 엣지 단자

10: 다이10A: 다이의 패드

10X: 불합격 다이10Y: 합격 다이

11: 본딩 패드12: 와이어

13: 콘택 패드14, 16: 배선 패턴

15: 점퍼 패드17: 스루홀

18: 수지 몰드20: 점퍼 배선

30: ASIC 칩40: 마이컴 칩

50: 접속용 IC

본 발명에 관한 COB는, 복수의 다이 장착부를 갖는 다층배선기판과, 이 다층배선기판의 각 다이 장착부에 각각 단독체 또는 2개 이상이 중첩되어 장착되는 복수의 다이와, 상기 각 다이 장착부에 대응하여 상기 다층배선기판 상에 배치되고, 단독체의 다이 또는 최상부의 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 다층배선기판 상에 배치되고, 대응하는 본딩 패드와 접속된 콘택 패드와, 상기 콘택 패드에 근접하여 배치되고, 상기 다층배선기판의 엣지 단자 또는 상기 다층배선기판에 실장된 회로소자 또는 상기 다층배선기판의 각 층에 걸치는 스루홀에 접속된 점퍼 패드와, 상기 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비하고, 2개 이상을 중첩한 최상부의 다이를, 전기특성시험에서 합격한 다이로 하는 것이다.

본 발명에 관한 COB는, 또한, 상기 2개 이상을 중첩한 다이 중에서, 최상부 이외의 다이를 전기특성시험에서 불합격이 된 다이로 하는 것이다.

본 발명에 관한 COB는, 또한, 상기 다층배선기판의 다이 장착부에 장착되는 다이를, 복수의 그룹으로 구분하는 동시에, 소정의 그룹의 다이는 점퍼배선을 통하지 않고 신호를 받고, 그 밖의 그룹의 다이는 점퍼배선을 통해 신호를 받도록 한 것이다.

본 발명에 관한 COB는, 또한, 복수의 배선기판을 다층 배치하고, 주표면을 구성하는 주표면측 배선기판과 타면을 구성하는 타면측 배선기판에 각각 복수의 다이 장착부를 갖는 다층배선기판과, 상기 주표면측 및 타면측 배선기판의 각 다이 장착부에 각각 장착된 복수의 다이와, 상기 각 다이에 대응하여 상기 주표면측 및 타면측 배선기판 상에 각각 배치되며, 대응하는 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 주표면측 및 타면측 배선기판에 각각 배치되고, 대응하는 본딩 패드와 접속된 복수의 콘택 패드와, 상기 주표면측 및 타면측 배선기판에 걸쳐 설치된 스루홀과, 상기 콘택 패드에 근접하여 상기 주표면측 및 타면측 배선기판에 각각 설치되고, 상기 스루홀에 접속된 점퍼 패드와, 상기 주표면측 및 타면측 배선기판의 한쪽 또는 양쪽에 설치되고, 상기 스루홀에 접속된 엣지 단자와, 상기 주표면측 및 타면측 배선기판의 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비한 것이다.

본 발명에 관한 COB는, 또한, 상기 다이를 메모리 칩으로 한 것이다.

본 발명에 관한 COB의 제조방법은, 복수의 다이 장착부를 갖는 다층배선기판의 각 다이 장착부에 각각 다이를 장착하는 동시에, 상기 각 다이에 대응한 복수의 본딩 패드와, 각 본딩 패드에 대응한 콘택 패드를 상기 다층배선기판 상에 배치하고, 각 다이와 각각에 대응한 본딩 패드 사이 및 각 본딩 패드와 그들에 대응한 콘택 패드 사이를 접속하는 공정, 상기 각 콘택 패드에 시험장치를 접속하여, 각 다이의 전기 특성을 시험하는 공정, 상기 시험에서 불합격이 된 다이와 그것에 대응하는 본딩 패드와의 접속을 끊는 동시에, 불합격이 된 다이 위에 시험을 마친 합격 다이를 중첩하여 장착하는 공정, 및 상기 각 다이와 각 패드를 몰드하는 공정을 갖는 것이다.

본 발명에 관한 COB의 제조방법은, 또한, 복수의 다이 장착부를 갖는 다층배선기판의 각 다이 장착부에 각각 다이를 장착하는 동시에, 상기 각 다이에 대응한 복수의 본딩 패드와, 각 본딩 패드에 대응한 콘택 패드를 상기 다층배선기판 상에 배치하여, 각 다이와 각각에 대응한 본딩 패드 사이 및 각 본딩 패드와 그들에 대응한 콘택 패드 사이를 접속하는 공정, 소정의 다이에 대응한 콘택 패드와 상기 소정의 다이에 인접하는 다이에 대응한 콘택 패드에 근접하여 설치되고, 각 콘택 패드와 접속하는 것에 의해 상기 소정의 다이와 인접 다이를 접속할 수 있도록 한 점퍼 패드를 배치하는 공정, 상기 각 콘택 패드에 시험장치를 접속하여, 각 다이의 전기 특성을 시험하는 공정, 상기 시험에서 불합격이 된 다이와 그것에 대응하는 본딩 패드와의 접속을 끊는 동시에, 불합격이 된 다이 위에 시험을 마친 합격 다이를 중첩하여 장착하는 공정, 및 상기 각 다이와 각 패드를 몰드하는 공정을 갖는 것이다.

[발명의 실시예]

실시예 1:

이하, 본 발명의 실시예 1을 도면에 근거하여 설명한다. 도 1은, 실시예 1의 구성을 메모리 모듈의 예로 나타낸 개략도로서, 도 1a는 메모리 모듈의 전체구성을 나타낸 사시도, 도 1b는 도 1a에 나타낸 구성 중에서 인접하는 2개의 다이와, 그 사이에 설치된 본딩 패드, 콘택 패드, 점퍼 패드 등의 구성을 나타낸 평면 개략도, 도 1c는 도 1b에 나타낸 다층배선기판 상의 구성을 나타낸 측단면도이다. 이들 도면에 있어서, 1은 다층배선기판으로, 표면에 복수의 다이 장착부가 설치되어 있다. 10은 상기한 다이 장착부에 고착된 9개의 메모리 칩(다이)으로, 종래와 같이, 리드 프레임에 다이본드하지 않고, 다층배선기판에 직접 고착되어 있다. 이때, 다이(10)는 도 1c의 좌측에 도시된 것과 같이, 단독체로 다층배선기판(1)에 장착되는 경우와, 도 1c의 우측에 도시된 것과 같이, 2개의 다이 10X와 10Y를 중첩한 형태로 장착되는 경우가 있다. 중첩되어 장착되는 다이는 2개 이상이어도 된다. 상세내용에 관해서는 후술한다.

10A는 각 다이에 설치되는 패드, 11은 각 다이 장착부에 대응하여 다층배선기판(1) 상에 설치된 본딩 패드, 12는 다이(10)(2개 이상을 중첩한 형태로 장착되어 있는 경우는 최상부의 다이(10Y))의 패드(10A)와 본딩 패드(11)를 접속하는 와이어, 13은 본딩 패드(11)에 대응하여 다층배선기판(1) 상에 설치된 콘택 패드, 14는 본딩 패드(11)와 콘택 패드(13)를 접속하는 배선 패턴, 15는 콘택 패드(13)에 근접하여 설치된 점퍼 패드, 16은 점퍼 패드(15) 서로를 접속하는 배선 패턴으로, 다층배선기판 외부와의 접속단자가 되는 엣지 단자(4)와의 접속, 또는 다층배선기판(1) 상에 실장된 콘덴서, 저항, 퓨즈 등의 회로소자(도시하지 않음)와의 접속, 또는 다층배선기판을 구성하는 복수의 배선기판에 걸쳐 형성되어, 각 배선기판 사이의 접속을 행하는 스루홀(17)과의 접속을 행하기 위해 소정의 패턴으로 배치되는 것이다.

도 2는, 도 1에 나타낸 메모리 모듈의 제조공정을 나타낸 흐름도이다.

스텝 S11에서 9개의 다이(10)를 다층배선기판(1)에 다이본드한다. 다음에, 스텝 S12에서 다이의 패드(10A)와 본딩 패드(11)를 와이어본딩한다. 그후, 스텝 S13에서 콘택 패드(13)에 테스터(도시하지 않음)를 접속하여, 다이(10)의 전기특성시험을 실시한다.

이 시험에서, 예를 들면 도 1c의 다이 10X가 불합격으로 되었다고 하면, 스텝 S14에서 불합격 다이인 10X와 본딩 패드(11)를 접속하고 있는 와이어(도시하지 않음)를 제거하여, 다이 10X를 회로에서 분리한다.

그러나, 다이 10X는 제거하지 않고, 도시한 것과 같이, 다층배선기판(1) 상에 그대로 남긴다.

다음에, 스텝 S15에서 별도 실시한 다이(10) 만을 대상으로 한 전기특성시험에서 합격으로 되어 있는 다이 10Y를 준비하고, 스텝 S16에서 합격 다이(10Y)를 불합격 다이(10) 위에 중첩하여 다이본드한다. 그후, 스텝 S17에서 중첩한 다이의 최상부의 다이인 합격 다이(10Y)의 패드와 본딩 패드(11)를 와이어본딩하여, 불합격 다이(10X) 대신에 합격 다이(10Y)를 접속하여 회로를 구성한다. 다음에, 스텝 S18에서 콘택 패드(13)와 점퍼 패드(15)를 와이어(12)로 와이어본딩한다.

이어서, 스텝 S19에서 다층배선기판(1) 상의 각 다이(10, 10X, 10Y)와 본딩 패드(11), 콘택 패드(13), 점퍼 패드(15), 와이어(12) 및 배선패턴(14, 16)을 몰드 수지(18)에 의해서 몰드한다. 그후, 스텝 S20에서 메모리 모듈로서의 전기특성시험이 실시되어, 제조공정이 종료한다.

실시예 2:

다음에, 본 발명의 실시예 2를 도면에 근거하여 설명한다.

도 3∼도 9는, 실시예 2의 구성을 메모리 모듈의 예로 나타낸 것으로, 전술한 스텝 S11에서 다이(10)를 다층배선기판(1)에 장착하는 경우의 회로구성 및 다이(10)의 배치의 방식을 나타낸 개략도로서, 도 3 및 도 4는, 다이를 36개 장착하는 경우, 도 6 및 도 7은, 다이를 18개 장착하는 경우, 도 8 및 도 9는, 다이를 9개 장착하는 경우를 각각 나타내고 있다.

우선, 다이(10)를 36개 장착하는 경우에는, 각 다이는 도 4에 나타낸 바와 같이, 다층배선기판(1)에 배치장착된다. 이 도면은, 다층배선기판(1)이 2층인 예를 나타낸 것으로, 도 4a는 표면이 되는 제 1 층의 배선기판(1a)을 나타내고, 도 4b는 이면이 되는 제 2 층의 배선기판(1b)을 나타낸다. 36개의 다이(10)는 4개 또는 5개마다 하나의 그룹을 형성하고, 합계 8 그룹(a 그룹∼h 그룹)으로 구분되어 있다. 제 1 층의 배선기판(1a)에는, a 그룹(10a1∼10a5), b 그룹(10b1∼10b4), C 그룹(10c1∼10c4) 및 d 그룹(10d1∼10d5)의 4 그룹의 다이가 배치되고, 제 2 층의 배선기판(1b)에는, e 그룹(10e1∼10e5), f 그룹(10f1∼10f4), g 그룹(10g1∼10g4)및 h 그룹(10h1∼10h5)의 4 그룹의 다이가 배치되어 있다.

도 5는, 도 4a에 있어서, ○로 둘러싼 부분에 관해서의 제 1 층의 배선기판(1a)과 제 2 층의 배선기판(1b)의 단면구성을 나타낸 개략도로서, 양 배선기판 사이를 접속하는 스루홀(17)과의 접속관계를 개략적으로 나타낸 것이다.

도면 중의 부호는 도 1c의 대응부분에 같은 부호를 붙이고 있기 때문에, 각각의 설명은 생략한다. 이때, 이 도면에 있어서 스루홀(17)의 배치위치는 일례를 나타낸 것으로, 이 위치에 한정되는 것이 아니다. 회로구성은, 도 3에 나타낸 바와 같이 주어지고 있으며, 클록신호(Add, CKE0, /S0-3등) 및 I/O 신호(DQ0… 등)는, 각 그룹의 각 다이에 각각 병렬적으로 공급되는 구성으로 되어 있다.

도시의 형편상, 예를 들면 다이 10a3에 대한 클록신호는 다이 10a1 및 10a2을 거쳐 공급되는 것과 같은 형태로 되어 있지만, 다이 10a1 및 10a2을 경유하지 않고, 이들 다이와 병렬적으로 공급되는 것과 같은 접속으로 되어 있다. 다른 다이에 관해서도 마찬가지이다. 또한, I/O 신호에 관해서도 마찬가지이다.

이때, 클록신호에 관해서는, a 그룹의 다이(10a1∼10a5) 및 b 그룹의 다이(10b1∼10b4)에 대해 점퍼 배선(20)을 경유하지 않고 직접 공급되도록 접속되어 있지만, c 그룹∼h 그룹의 각 다이에 대해서는 점퍼 배선(20)을 통해 공급되도록 되어 있다.

또한, I/O 신호에 관해서는, a 그룹∼d 그룹의 각 다이에 대해서는 점퍼 배선(20)을 경유하지 않고 직접 공급되도록 접속되어 있지만, e 그룹∼h 그룹의 각 다이에 대해서는 점퍼 배선(20)을 통해 공급되도록 되어 있다. 이것은, 후술하는것과 같이, 다층배선기판에 장착되는 다이의 수가 감소하여, 일부의 그룹의 다이만이 접속되는 것과 같은 경우에 있어서, 다이가 장착되어 있지 않은 부분의 회로를 접속상태로 놀게 하면 오동작의 원인이 되기 때문에, 다이가 장착되어 있지 않은 부분의 회로를 점퍼 배선 부분에서 분리할 수 있도록 한 것이다.

다음에, 다이(10)를 18개 장착하는 경우에는, 도 7에 나타낸 바와 같이, 36개 장착의 경우와 동일한 다층배선기판을 사용하여, 그것의 제 1 층의 배선기판(1a)에만 도시된 것과 같이 배치하고, 제 2 층의 배선기판(1b)에는 배치하지 않는다.

또한, 제 1 층의 배선기판(1a)의 다이의 배치는 도 4와 동일하게, a 그룹∼d 그룹의 다이 18개가 배치된다. 이 경우의 회로구성은 도 6에 나타낸 바와 같이, 도면 중에 해칭이 시행된 a 그룹∼d 그룹의 다이만이 접속되어, e 그룹∼h 그룹의 접속선은, 그들의 클록신호측 및 I/O 신호측의 점퍼배선(20)이 모두 분리되는 형태가 된다.

또한, 다이(10)를 9개 장착하는 경우에는, 도 9에 나타낸 바와 같이, 36개 장착의 경우와 동일한 다층배선기판을 사용하여, 그것의 제 1 층의 배선기판(1a)에만 도시된 것과 같이 배치하고, 제 2 층의 배선기판(1b)에는 배치하지 않는다. 이 경우의 회로구성은 도 8에 나타낸 바와 같이 이루어져 있으며, 점퍼 배선(20)을 경유하지 않고 신호원에 접속할 수 있는 a 그룹과 b 그룹의 다이 9개(도 8에 해칭으로 나타낸다)가 도 9a에 나타낸 바와 같이 배치되고, 점선의 부분은 빈자리가 된다. 또한, 도 8에 나타낸 바와 같이, 모든 점퍼배선(20)이 분리된 상태가 되어, a그룹 및 b 그룹의 다이 이외의 접속선은 모두 분리되게 된다.

이상의 각 실시예는, 메모리 모듈의 예로 설명하였지만, 본 발명은 메모리 모듈에 한정되는 것이 아니라, 마이컴 칩이나 ASIC 칩에 대해서도 마찬가지로 실시할 수 있다. 도 10은, 다층배선기판(1)에 메모리 칩(10), ASIC 칩(30), 마이컴 칩(40)을 장착한 복합 다이의 COB의 개략도를 나타낸 것이다. 제조방법은 전술한 메모리 모듈과 동일하게 때문에, 설명을 생략한다.

본 발명에 관한 COB는, 복수의 다이 장착부를 갖는 다층배선기판과, 이 다층배선기판의 각 다이 장착부에 각각 단독체 또는 2개 이상이 중첩되어 장착되는 복수의 다이와, 상기 각 다이 장착부에 대응하여 상기 다층배선기판 상에 배치되고, 단독체의 다이 또는 최상부의 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 다층배선기판 상에 배치되고, 대응하는 본딩 패드와 접속된 콘택 패드와, 상기 콘택 패드에 근접하여 배치되고, 상기 다층배선기판의 엣지 단자 또는 상기 다층배선기판에 실장된 회로소자 또는 상기 다층배선기판의 각 층에 걸치는 스루홀에 접속된 점퍼 패드와, 상기 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비하고, 2개 이상을 중첩한 최상부의 다이를, 전기특성시험에서 합격한 다이로 하는 것이기 때문에, 리드 프레임을 사용하는 일 없이 메모리 모듈 등의 COB를 형성할 수 있는 것 이외에, 몰드하기 전에 전기특성시험을 실시하기 때문에, 불합격으로 되더라도 몰드의 낭비가 생기지 않는다. 또한, 전기특성시험에서 불합격으로 된 다이에 대해서는 접속 와이어를 제거할 뿐으로, 불합격 다이는 그대로 다층배선기판에 남기고, 그 위에 별도 행한 다이만을 대상으로 한 전기특성시험에서의 합격 다이를 중첩하여 장착하여, 수지 몰드하는 것이기 때문에, 제조공정수를 삭감할 수 있어, 가격 저감에 효과가 있다.

본 발명에 관한 COB는, 또한, 상기 다층배선기판의 다이 장착부에 장착되는 다이를, 복수의 그룹으로 구분하는 동시에, 소정의 그룹의 다이는 점퍼배선을 통하는 일 없이 신호를 받고, 그 밖의 그룹의 다이는 점퍼 배선을 통해 신호를 받도록 하였기 때문에, 오동작의 가능성이 저감되어, 신뢰성을 향상시킬 수 있다.

본 발명에 관한 COB는, 또한, 복수의 배선기판을 다층 배치하고, 주표면을 구성하는 주표면측 배선기판과 타면을 구성하는 타면측 배선기판에 각각 복수의 다이 장착부를 갖는 다층배선기판과, 상기 주표면측 및 타면측 배선기판의 각 다이 장착부에 각각 장착된 복수의 다이와, 상기 각 다이에 대응하여 상기 주표면측 및 타면측 배선기판 상에 각각 배치되고, 대응하는 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 주표면측 및 타면측 배선기판에 각각 배치되고, 대응하는 본딩 패드와 접속된 복수의 콘택 패드와, 상기 주표면측 및 타면측 배선기판에 걸쳐 설치된 스루홀과, 상기 콘택 패드에 근접하여 상기 주표면측 및 타면측 배선기판에 각각 설치되고 상기 스루홀에 접속된 점퍼 패드와, 상기 주표면측 및 타면측 배선기판의 한쪽 또는 양쪽에 설치되고, 상기 스루홀에 접속된 엣지 단자와, 상기 주표면측 및 타면측 배선기판의 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비한 것이기 때문에, 다층배선기판을 표준화할 수 있어, 생산성의 향상과가격 저감을 도모할 수 있다.

Claims (3)

1. 복수의 다이 장착부를 갖는 다층배선기판과, 이 다층배선기판의 각 다이 장착부에 각각 단독체 또는 2개 이상이 중첩되어 장착되는 복수의 다이와, 상기 각 다이 장착부에 대응하여 상기 다층배선기판 상에 배치되고, 단독체의 다이 또는 최상부의 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 다층배선기판 상에 배치되고, 대응하는 본딩 패드와 접속된 콘택 패드와, 상기 콘택 패드에 근접하여 배치되고, 상기 다층배선기판의 엣지 단자 또는 상기 다층배선기판에 실장된 회로소자 또는 상기 다층배선기판의 각 층에 걸치는 스루홀에 접속된 점퍼 패드와, 상기 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비하고, 2개 이상을 중첩한 최상부의 다이는 전기특성시험에서 합격한 다이인 것을 특징으로 하는 칩·온·보드.
2. 복수의 배선기판을 다층 배치하고, 주표면을 구성하는 주표면측 배선기판과 타면을 구성하는 타면측 배선기판에 각각 복수의 다이 장착부를 갖는 다층배선기판과, 상기 주표면측 및 타면측 배선기판의 각 다이 장착부에 각각 장착된 복수의 다이와, 상기 각 다이에 대응하여 상기 주표면측 및 타면측 배선기판 상에 각각 배치되며, 대응하는 다이와 접속된 복수의 본딩 패드와, 상기 각 본딩 패드에 대응하여 상기 주표면측 및 타면측 배선기판에 각각 배치되고, 대응하는 본딩 패드와 접속된복수의 콘택 패드와, 상기 주표면측 및 타면측 배선기판에 걸쳐 설치된 스루홀과, 상기 콘택 패드에 근접하여 상기 주표면측 및 타면측 배선기판에 각각 설치되고, 상기 스루홀에 접속된 점퍼 패드와, 상기 주표면측 및 타면측 배선기판의 한쪽 또는 양쪽에 설치되고, 상기 스루홀에 접속된 엣지 단자와, 상기 주표면측 및 타면측 배선기판의 각 다이 및 각 패드를 몰드하는 몰드 수지를 구비한 것을 특징으로 하는 칩·온·보드.
3. 복수의 다이 장착부를 갖는 다층배선기판의 각 다이 장착부에 각각 다이를 장착하는 동시에, 상기 각 다이에 대응한 복수의 본딩 패드와, 각 본딩 패드에 대응한 콘택 패드를 상기 다층배선기판 상에 배치하고, 각 다이와 각각에 대응한 본딩 패드 사이 및 각 본딩 패드와 그들에 대응한 콘택 패드 사이를 접속하는 공정, 상기 각 콘택 패드에 시험장치를 접속하여, 각 다이의 전기 특성을 시험하는 공정, 상기 시험에서 불합격이 된 다이와 그것에 대응하는 본딩 패드와의 접속을 끊는 동시에, 불합격이 된 다이 위에 시험을 마친 합격 다이를 중첩하여 장착하는 공정, 및 상기 각 다이와 각 패드를 몰드하는 공정을 갖는 것을 특징으로 하는 칩·온·보드의 제조방법.