KR20030063542A - Apparatus for controlling memory system and method for controlling memory system using the same - Google Patents

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Abstract

PURPOSE: A memory system controlling system and method is provided to perform a read/write operation at a memory device by increasing the number of a system clock so that it can reduce the number of the memory devices without lowering a bandwidth of a system bus and a system performance. CONSTITUTION: The system comprises a control register(320), a data separation/integration module(330), a clock number increasing device(350), and a burst memory control engine(340). The control register(320) stores data necessary for a control operation. The data separation/integration module(330), installed between a system bus and the burst memory device(310), separates one data from the system bus, increases the separated data, and transmits the increased data to the burst memory device(310) in a case of a write operation mode. The data separation/integration module(330) takes the increased data from the burst memory device(310), integrates the increased data into one data, and transmits the integrated data to the system bus in a case of a read operation mode. The clock number increasing device(350) increases the number of the clocks by using the data stored at the control register(320), and transmits the increased clock signals to the data separation/integration module(330) for synchronizing the data bus of the burst memory device(310) with the system data bus. The burst memory control engine(340) generates control signals for controlling the control register(320), the data separation/integration module(330) and the burst memory device(310).

Description

메모리 시스템의 제어 장치 및 그 방법{Apparatus for controlling memory system and method for controlling memory system using the same}Apparatus for controlling memory system and method for controlling memory system using the same

본 발명은 메모리 시스템의 제어 장치 및 그 방법에 관한 것으로서, 특히 저 비용 및 소형 메모리 시스템에 적합한 메모리 시스템의 제어 장치 및 그 방법에 관한 것이다.The present invention relates to a control device and a method of the memory system, and more particularly to a control device and a method of the memory system suitable for low cost and small memory system.

현재 동기식 메모리의 클럭은 수백 MHz 대역에까지 이르고 있다. 이는 높아져가는 시스템 전체 클럭이나 CPU 클럭에 대해 메모리가 병목 현상을 발생시키지 않도록 하기 위해, 동기식 메모리의 클럭수가 증가함으로써 이루어진 현상이다. 그러나 여전히 현재의 동기식 메모리의 최대 클럭수의 수분의 일 수준인 수십 MHz 대의 시스템 클럭을 사용하는 응용 분야들이 존재하며, 이와 같은 시스템들에 있어서는 적은 개수의 메모리 부품을 사용함으로써 제품의 소형화 및 저 비용화를 달성하는 것이 중요한 문제가 될 수 있다.Synchronous memory clocks are now reaching hundreds of MHz. This is done by increasing the number of clocks in synchronous memory to avoid memory bottlenecks on increasing system-wide clocks or CPU clocks. However, there are still applications that use system clocks in the tens of MHz, one minute of the maximum number of clocks of current synchronous memory. In such systems, the use of fewer memory components reduces the size and cost of the product. Achieving anger can be an important issue.

도 1은 종래의 메모리 시스템의 제어 장치의 일 예를 나타내 보인 블록도이다.1 is a block diagram illustrating an example of a control apparatus of a conventional memory system.

도 1을 참조하면, 복수개(n)의 메모리 소자들(M1, M2, …Mn)이 메모리 컨트롤러(110)에 의해 제어된다. 메모리 컨트롤러(110)는 어드레스 신호(ADDR), 시스템 클락(SC), 읽기/쓰기 신호(RD/WT) 및 데이터 크기 신호(SIZE)를 입력받고, 어드레스 신호(ADDR) 및 제어 신호(CS)를 출력한다. 메모리 컨트롤러(110)로부터의 어드레스 신호(ADDR) 및 제어 신호(CS)는 메모리 소자들(M1, M2, …, Mn)로 입력된다. 메모리 소자들(M1, M2, …, Mn)은 데이터 버스(120)에 연결되어 데이터(D)를 입력받거나 또는 출력한다.Referring to FIG. 1, a plurality of n memory elements M1, M2,... Mn are controlled by the memory controller 110. The memory controller 110 receives an address signal ADDR, a system clock SC, a read / write signal RD / WT, and a data size signal SIZE, and receives the address signal ADDR and a control signal CS. Output The address signal ADDR and the control signal CS from the memory controller 110 are input to the memory elements M1, M2,..., Mn. The memory elements M1, M2,..., Mn are connected to the data bus 120 to receive or output data D.

이와 같은 메모리 시스템은, 각각의 데이터 폭이 W인 메모리 소자들(M1, M2, …, Mn)을 복수개(n)로 사용하여, 메모리 소자들(M1, M2, …, Mn)의 전체 데이터 폭을 데이터 버스(120)의 데이터 폭(W×n)과 일치되도록 구성한 형태이다. 그러나이와 같은 메모리 시스템은 복수개(n)의 메모리 소자들(M1, M2, …, Mn)을 사용한다는 점에서 전체 시스템 구성에 필요한 비용이 증대되고 또한 제품의 소형화에도 부정적인 영향을 끼친다는 문제가 있다.Such a memory system uses a plurality of memory elements M1, M2, ..., Mn each having a data width of W, so that the total data width of the memory elements M1, M2, ..., Mn is used. Is configured to match the data width (W × n) of the data bus 120. However, such a memory system uses a plurality of memory elements (M1, M2, ..., Mn) in that the cost required for the overall system configuration increases and also has a negative effect on the miniaturization of the product .

도 2는 종래의 메모리 시스템의 제어 장치의 다른 예를 나타내 보인 블록도이다.2 is a block diagram illustrating another example of a control apparatus of a conventional memory system.

도 2를 참조하면, 하나의 메모리 소자(M)만이 메모리 컨트롤러(210)에 의해 제어된다. 메모리 컨트롤러(210)는 어드레스 신호(ADDR), 시스템 클락(SC), 읽기/쓰기 신호(RD/WT) 및 데이터 크기 신호(SIZE)를 입력받고, 어드레스 신호(ADDR) 및 제어 신호(CS)를 출력한다. 또한 메모리 컨트롤러(210)는 데이터 버스(D)와 연결되어 데이터 신호를 입력받고, 이 데이터 신호를 메모리 소자(M)로 입력시킨다. 또는 메모리 컨트롤러(210)는 메모리 소자(M)로부터 출력된 데이터 신호를 데이터 버스(D)로 출력시키기도 한다. 이때 데이터 버스(D)의 데이터 폭(W×n)이 메모리 소자(M)의 데이터 폭(W)보다 더 크므로, 메모리 컨트롤러(210)는 시스템 클럭에 동기되어 복수회의 읽기 또는 쓰기 동작을 반복하여야 한다. 따라서 비록 제품의 소형화에는 긍정적이지만 시스템의 동작 속도와 같은 성능면에서는 부정적인 영향을 끼친다는 문제가 있다.Referring to FIG. 2, only one memory device M is controlled by the memory controller 210. The memory controller 210 receives the address signal ADDR, the system clock SC, the read / write signal RD / WT, and the data size signal SIZE, and receives the address signal ADDR and the control signal CS. Output In addition, the memory controller 210 is connected to the data bus D to receive a data signal and input the data signal to the memory device M. Alternatively, the memory controller 210 may output the data signal output from the memory device M to the data bus D. At this time, since the data width W × n of the data bus D is larger than the data width W of the memory device M, the memory controller 210 repeats a plurality of read or write operations in synchronization with the system clock. shall. Therefore, although it is positive for the miniaturization of the product, there is a problem in that it has a negative effect on performance, such as the operating speed of the system.

본 발명이 이루고자 하는 기술적 과제는 제품의 소형화 및 저 비용화에 부응하면서 시스템의 동작 성능을 저하시키지 않는 메모리 시스템의 제어 장치를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a control device for a memory system that does not deteriorate the operating performance of the system while meeting the miniaturization and cost reduction of the product.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 메모리 시스템의 제어 장치를 이용하여 메모리 시스템을 제어하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of controlling a memory system using a control device of the memory system.

도 1은 종래의 메모리 시스템의 제어 장치의 일 예를 나타내 보인 블록도이다.1 is a block diagram illustrating an example of a control apparatus of a conventional memory system.

도 2는 종래의 메모리 시스템의 제어 장치의 다른 예를 나타내 보인 블록도이다.2 is a block diagram illustrating another example of a control apparatus of a conventional memory system.

도 3은 본 발명에 따른 메모리 시스템의 제어 장치를 나타내 보인 블록도이다.3 is a block diagram illustrating a control device of a memory system according to the present invention.

도 4는 본 발명에 따른 메모리 시스템의 제어 장치의 읽기 동작시의 신호들의 상태를 나타내 보인 타이밍도이다.4 is a timing diagram illustrating states of signals during a read operation of a control device of a memory system according to the present invention.

도 5는 본 발명에 따른 메모리 시스템의 제어 장치의 쓰기 동작시의 신호들의 상태를 나타내 보인 타이밍도이다.5 is a timing diagram showing states of signals during a write operation of a control device of a memory system according to the present invention.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 메모리 시스템의 제어 장치는, 동기식 버스트 메모리 소자를 포함하는 메모리 시스템의 제어 장치에 있어서, 제어 동작에 필요한 정보들을 저장하는 컨트롤 레지스터부; 시스템 버스와 상기 동기식 버스트 메모리 소자 사이에 배치되어, 쓰기 동작시에 상기 시스템 버스로부터의 한 개의 데이터를 일정한 배수의 데이터로 분리시켜 상기 동기식 버스트 메모리 소자로 전송하고, 읽기 동작시에는 상기 동기식 버스트 메모리 소자로부터의 일정한 배수의 데이터를 한 개의 데이터로 조합하여 상기 시스템 버스로 전송하는 데이터 분리/조합부; 컨트롤 레지스터부의 정보를 이용하여 시스템 클럭을 일정 배수로 배가하여 동기식 버스트 메모리와 데이터 분리/조합부 등에 인가함으로서 동기식 버스트 메모리의 데이터 버스와 시스템 데이터 버스 사이의 데이터에 대한 동기화 시켜주기 위한 클럭 배수기; 및 상기 컨트롤 레지스터부, 데이터 조합/분리부 및 동기식 버스트 메모리를 제어하는 제어 신호를 발생시키는 버스트 메모리 컨트롤러 엔진을 구비하는 것을 특징으로 한다.In order to achieve the above technical problem, the control device of the memory system according to the present invention, the control device of the memory system including a synchronous burst memory device, the control register unit for storing information necessary for the control operation; Disposed between a system bus and the synchronous burst memory element, and separates one piece of data from the system bus into a constant multiple of data during a write operation and transfers the data to the synchronous burst memory element during a read operation; A data separating / combining unit for combining a predetermined multiple of data from a device into one data and transmitting the data to the system bus; A clock multiplier for synchronizing data between the data bus and the system data bus of the synchronous burst memory by doubling the system clock by a predetermined multiple using information of the control register unit and applying the same to the synchronous burst memory and the data separating / combining unit; And a burst memory controller engine for generating a control signal for controlling the control register, the data combination / separator, and the synchronous burst memory.

상기 컨트롤 레지스터부는, 상기 클럭 배수기의 배수를 저장하는 레지스터, 상기 동기식 버스트 메모리의 버스트 길이값을 저장하는 레지스터, 읽기/쓰기 지연 클럭수를 저장하는 레지스터, 혹은 페이지 크기를 저장하는 레지스터를 포함하는 것이 바람직하다.The control register unit may include a register for storing a multiple of the clock multiplier, a register for storing a burst length value of the synchronous burst memory, a register for storing the number of read / write delay clocks, or a register for storing a page size. desirable.

상기 데이터 분리/조합부는, 상기 동기식 버스트 메모리와의 인터페이싱을 위한 제1 인터페이스; 상기 시스템 버스와의 인터페이싱을 위한 제2 인터페이스; 상기 제2 인터페이스로부터의 데이터를 상기 클럭 배수기에 의해 정해진 배수로 분리시켜 상기 제1 인터페이스로 전송하는 데이터 분리부; 및 상기 제1 인터페이스로부터의 데이터를 상기 클럭 배수기에 의해 정해진 배수로 조합하여 상기 제2 인터페이스로 전송하는 데이터 조합부를 포함하는 것이 바람직하다.The data separating / combining unit includes: a first interface for interfacing with the synchronous burst memory; A second interface for interfacing with the system bus; A data separator for separating data from the second interface into multiples determined by the clock drainer and transmitting the data to the first interface; And a data combination unit for combining data from the first interface into a multiple determined by the clock drainer and transmitting the combined data to the second interface.

상기 버스트 메모리 컨트롤러 엔진은, 시스템으로부터 전송되는 어드레스를 저장하는 래치; 상기 래치로부터 상기 어드레스를 입력받아 상기 동기식 버스트 메모리로 어드레스 정보를 발생시키는 어드레스 발생부; 상기 래치로부터의 어드레스 및 상기 컨트롤 레지스터부로부터의 페이지 크기를 입력받고, 입력된 어드레스가 현재 활성화되어 있는 페이지 범위 내의 어드레스인 경우 제1 신호를 발생하고, 입력된 어드레스가 현재 활성화되어 있는 페이지 범위 외의 어드레스인 경우 제2 신호를 발생시키는 페이지 체크부; 상기 컨트롤 레지스터부에 저장된 정보, 상기 페이지 체크부로부터의 제1 신호 또는 제2 신호, 시스템으로부터의 읽기/쓰기 신호를 입력받고 상기 동기식 버스트 메모리를 엑세스하기 위한 적절한 상태 정보를 출력하는 상태 천이 로직; 및 상기 상태 천이 로직으로부터의 상태 정보에 따라 상기 컨트롤 레지스터부, 상기 데이터 분리/조합부, 및 상기 동기식 버스트 메모리에 제어 신호를 발생시키는 제어 신호 발생부를 포함하는 것이 바람직하다. 이 경우, 상기 상태 천이 로직은, 상기 페이지 체크부로부터 상기 제2 신호가 입력되는 경우, 새로운 페이지 활성화를 위한 상태 천이를 수행하며 시스템으로 비지신호를 발생시키는 것이 바람직하다. 또한 시스템으로부터의 읽기/쓰기 동작시 해당 데이터에 대한 동작이 완료되지 않은 경우에도 처리지연을 시스템에 알려주기 위해 비지 신호를 발생하는 것이 바람직하다.The burst memory controller engine includes: a latch for storing an address transmitted from a system; An address generator which receives the address from the latch and generates address information in the synchronous burst memory; Receives an address from the latch and a page size from the control register, generates a first signal when the input address is within an active page range, and inputs an address outside the currently active page range. A page check unit generating a second signal when the address is an address; State transition logic that receives information stored in the control register section, a first signal or a second signal from the page check section, a read / write signal from a system, and outputs appropriate state information for accessing the synchronous burst memory; And a control signal generator for generating a control signal to the control register unit, the data separator / combiner unit, and the synchronous burst memory in accordance with state information from the state transition logic. In this case, when the second signal is input from the page checker, the state transition logic may perform a state transition for new page activation and generate a busy signal to the system. In addition, when a read / write operation from the system is not completed, it is preferable to generate a busy signal to inform the system of the processing delay.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 메모리 시스템의 제어 방법은, 동기식 버스트 메모리를 포함하는 메모리 시스템의 제어 방법에 있어서, 시스템으로부터의 읽기 명령이 발생되면, 상기 동기식 버스트 메모리로부터의 일정 배수의 데이터를 조합하여 상기 시스템으로 전송하는 단계; 및 상기 시스템으로부터의 쓰기 명령이 발생되면, 상기 시스템으로부터의 데이터를 일정 배수의 데이터로 분리하여 상기 동기식 버스트 메모리로 전송하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a control method of a memory system according to the present invention is a control method of a memory system including a synchronous burst memory, wherein when a read command is generated from the system, Combining the multiples of data and transmitting it to the system; And when a write command from the system is generated, separating the data from the system into a predetermined number of data and transmitting the data to the synchronous burst memory.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3은 본 발명에 따른 메모리 시스템의 제어 장치를 나타내 보인 블록도이다.3 is a block diagram illustrating a control device of a memory system according to the present invention.

도 3을 참조하면, 본 발명에 따른 메모리 시스템의 제어 장치는, 동기식 버스트 메모리(310), 컨트롤 레지스터부(320), 데이터 분리/조합부(330), 버스트 메모리 컨트롤러 엔진(340) 및 클럭 배수기(350)를 포함하여 구성된다.Referring to FIG. 3, a control device of a memory system according to the present invention includes a synchronous burst memory 310, a control register unit 320, a data separator / combination unit 330, a burst memory controller engine 340, and a clock multiplier. And 350.

동기식 버스트 메모리(synchronous burst memory)(310)는 버스트 동작이 가능한 메모리 소자다. 이 동기식 버스트 메모리(310)는, 컨트롤 레지스터부(320)에 저장되는 버스트 길이(B)와 동일한 버스트 길이를 갖거나, 또는 버스트 메모리 컨트롤러 엔진(340)에 의해 프로그램이 가능하여 읽기/쓰기 동작시에 규정된 버스트 길이만큼 버스트 동작을 동기식으로 수행한다. 상기 동기식 버스트 메모리(310)는, 버스트 메모리 컨트롤러 엔진(340)으로부터 어드레스 신호(ADDR) 및 제어 신호(CS)를 입력받고, 데이터 분리/조합부(330)로부터 데이터(DATA)를 입력받거나 데이터 분리/조합부(330)로 출력시키며, 그리고 클럭 배수기(350)로부터는 클럭 신호(CLK)를 입력받는다.The synchronous burst memory 310 is a memory device capable of burst operation. The synchronous burst memory 310 has the same burst length as the burst length B stored in the control register unit 320, or is programmable by the burst memory controller engine 340 so that the read / write operation may be performed. Burst operation is performed synchronously by the burst length specified in. The synchronous burst memory 310 receives an address signal ADDR and a control signal CS from the burst memory controller engine 340, receives data DATA from the data separating / combining unit 330, or separates data. / Output to the combination unit 330, and receives a clock signal (CLK) from the clock multiplier (350).

컨트롤 레지스터부(320)는 동작에 필요한 설정값들을 저장할 수 있는 블록으로서, 구체적으로 클럭 배수기(350)의 배수(N)를 저장하는 레지스터(321), 동기식 버스트 메모리(310)의 버스트 길이값(B=D/W)을 저장하는 레지스터(322), 읽기/쓰기 지연 클럭수(L)를 저장하는 레지스터(323), 및 페이지 크기(P)를 저장하는 레지스터(324)를 포함하여 구성된다. 이 외에도, 컨트롤 레지스터부(320)에는 동작에 필요한 다른 설정값들을 저장하는 레지스터들을 더 포함할 수 있다. 컨트롤 레지스터부(320)는, 버스트 메모리 컨트롤러 엔진(340)으로부터 입력되는 제어 신호에 의해 버스트 메모리 컨트롤러 엔진(340)으로 저장 정보를 제공하거나, 또는 버스트 메모리 컨트롤러 엔진(340)으로부터 저장할 정보를 제공받는데 이 경우 시스템은 원하는 정보를 컨트롤러 엔진(340)을 통해 컨트롤 레지스터부(320)에 저장함으로서 해당 메모리 제어기의 동작을 설정 할 수 있다.The control register unit 320 is a block capable of storing setting values necessary for operation. Specifically, the control register unit 320 includes a register 321 for storing the multiples N of the clock drainer 350 and a burst length value of the synchronous burst memory 310. A register 322 for storing B = D / W), a register 323 for storing the number of read / write delay clocks (L), and a register 324 for storing a page size (P). In addition, the control register 320 may further include registers for storing other setting values required for the operation. The control register unit 320 may provide the storage information to the burst memory controller engine 340 or the information to be stored from the burst memory controller engine 340 by a control signal input from the burst memory controller engine 340. In this case, the system may set the operation of the corresponding memory controller by storing desired information in the control register unit 320 through the controller engine 340.

데이터 분리/조합부(330)는, 시스템 데이터 버스(370)의 데이터 폭(D)과 동기식 버스트 메모리(310)의 데이터 폭(W) 사이의 차이를 조율해주기 위한 블록이다. 이 데이터 분리/조합부(330)는, 동기식 버스트 메모리(310)의 데이터 버스(360)와의 인터페이싱을 위한 제1 버스 인터페이스(331), D의 폭을 갖는 데이터를 W의 폭을 갖는 복수개의 데이터로 분리해주는 데이터 분리부(332), W의 폭을 갖는 복수개의 데이터를 D의 폭을 갖는 데이터로 조합해주는 데이터 조합부(333), 및 시스템 버스(370)와의 인터페이싱을 위한 제2 버스 인터페이스(334)를 포함하여 구성된다.The data separating / combining unit 330 is a block for adjusting the difference between the data width D of the system data bus 370 and the data width W of the synchronous burst memory 310. The data separating / combining unit 330 includes a first bus interface 331 for interfacing with the data bus 360 of the synchronous burst memory 310, and a plurality of data having a width of W. A data separator 332 which separates the data into a plurality of data having a width of W into a data having a width of D, and a second bus interface for interfacing with the system bus 370. 334).

제1 인터페이스(331)는 동기식 버스트 메모리(310)와 W의 폭을 갖는 데이터 버스(360)로 연결되며, 데이터 분리부(332)로부터 데이터를 입력받거나, 또는 데이터 조합부(333)로 데이터를 출력시킨다. 제2 인터페이스(334)는 D의 폭을 갖는 시스템 데이터 버스(370)에 연결되어 데이터 분리부(332)로 데이터를 출력시키거나, 또는 데이터 조합부(333)로부터 데이터를 입력받는다. 데이터 분리부(332)는 제1 인터페이스(331)로 데이터를 출력하고 제2 인터페이스(334)로부터 데이터를 입력받을 수 있다. 데이터 조합부(333)는 제1 인터페이스(331)로부터 데이터를 입력받고 제2 인터페이스(334)로 데이터를 출력시킬 수 있다. 데이터 분리부(332) 및 데이터 조합부(333)는, 시스템 클럭 라인(390) 및 클럭 배수기(350)로부터의 출력 라인(380)으로부터 클럭 신호들을 입력받는다.The first interface 331 is connected to the synchronous burst memory 310 and the data bus 360 having a width of W. The first interface 331 receives data from the data separator 332 or receives data from the data combiner 333. Output it. The second interface 334 is connected to the system data bus 370 having a width of D to output data to the data separator 332 or to receive data from the data combiner 333. The data separator 332 may output data to the first interface 331 and receive data from the second interface 334. The data combination unit 333 may receive data from the first interface 331 and output data to the second interface 334. The data separator 332 and the data combiner 333 receive clock signals from the system clock line 390 and the output line 380 from the clock multiplier 350.

제어 신호 발생부(344)는 상태 천리 로직(345)으로부터의 상태 출력 신호의 입력에 따라 적절한 제어 신호를 발생시킨다. 제어 신호 발생부(344)로부터의 제어 신호들은, 동기식 버스트 메모리(310), 컨트롤 레지스터부(320), 데이터 분리/조합부(330)로 입력되며, 버스트 메모리 컨트롤러 엔진(340) 내부의 어드레스 발생부(343)로도 입력된다.The control signal generator 344 generates an appropriate control signal in accordance with the input of the state output signal from the state transition logic 345. Control signals from the control signal generator 344 are input to the synchronous burst memory 310, the control register unit 320, and the data separation / combining unit 330 to generate an address in the burst memory controller engine 340. It is also input to the portion 343.

버스트 메모리 컨트롤러 엔진(340)은, 컨트롤 레지스터부(320) 및 데이터 분리/조합부(330)를 제어하고, 동기식 버스트 메모리(310)에 필요한 어드레스 및 제어 신호를 생성하여 동기식 버스트 메모리(310)로 입력시킨다. 이를 위하여 버스트 메모리 컨트롤러 엔진(340)은, 시스템에서 엑세스를 요구한 어드레스 신호(ADDR)를 저장하는 래치(341)와, 이 래치(341)에 저장된 요구받은 어드레스가 현재 활성화되어 있는 페이지 범위 내의 어드레스인지를 판별하는 페이지 체크부(342)와, 동기식 버스트 메모리(310)로 입력시킬 어드레스 신호(ADDR)를 발생시키는 어드레스 발생기(343)와, 각종 제어 신호를 발생하여 동기식 버스트 메모리(310), 컨트롤 레지스터부(310), 데이터 분리/조합부(330), 및 버스트 메모리 컨트롤러 엔진(340) 내부의 어드레스 발생부(343)로 제어 신호를 보내는 제어 신호 발생부(344)와, 그리고 버스트 메모리 컨트롤러 엔진(340) 내부를 제어하는 상태 천이 로직(FSM; Finite State Machine)(345)을 포함하여 구성된다.The burst memory controller engine 340 controls the control register unit 320 and the data separating / combining unit 330, generates an address and a control signal required for the synchronous burst memory 310, and sends the same to the synchronous burst memory 310. Enter it. For this purpose, the burst memory controller engine 340 may include a latch 341 for storing an address signal ADDR requested for access by the system, and an address within a page range in which the requested address stored in the latch 341 is currently activated. A page check unit 342 for determining whether the image is recognized, an address generator 343 for generating an address signal ADDR to be input to the synchronous burst memory 310, a synchronous burst memory 310 for generating various control signals, and a control. A register signal 310, a data separator / combination unit 330, and a control signal generator 344 for sending a control signal to the address generator 343 in the burst memory controller engine 340, and a burst memory controller engine. 340 includes a state transition logic (FSM) 345 that controls the interior.

래치(341)는, 시스템에서 엑세스하고자 하는 어드레스 신호(ADDR)를 저장하였다가, 페이지 체크부(342) 및 어드레스 발생부(343)로 상기 어드레스 신호(ADDR)를 입력시킨다.The latch 341 stores the address signal ADDR to be accessed by the system, and inputs the address signal ADDR to the page checker 342 and the address generator 343.

페이지 체크부(342)는, 동기식 버스트 메모리(310)에 페이지 구간이 나누어져 있는 경우, 컨트롤 레지스터부(320)로부터의 페이지 크기(P)를 참고하여, 래치(341)로부터 입력받은 어드레스 신호(ADDR)가 현재 엑세스중인 페이지 범위 내의 어드레스인지를 판별한다. 판별 후에는, 어드레스 신호(ADDR)가 현재 엑세스중인 페이지 범위 내인 경우, 제1 신호(Page_Hit)를 상태 천이 로직(345)으로 입력시킨다. 그러나 판별 후, 어드레스 신호(ADDR)가 현재 엑세스중인 페이지 범위 밖인 경우, 제2 신호(Page_Miss)를 상태 천이 로직(345)으로 입력시킨다. 제2 신호(Page_Miss)를 상태 천이 로직(345)으로 입력되는 경우에는, 상태 천리 로직(345)은 새로운 페이지를 활성화하기 위한 상태 천이를 실행한다.When the page section is divided into the synchronous burst memory 310, the page check unit 342 may refer to the page size P from the control register unit 320 and refer to the address signal inputted from the latch 341. ADDR) determines whether the address is within a range of pages currently being accessed. After the determination, when the address signal ADDR is within a page range currently being accessed, the first signal Page_Hit is input to the state transition logic 345. However, after the determination, when the address signal ADDR is out of the currently accessed page range, the second signal Page_Miss is input to the state transition logic 345. When the second signal Page_Miss is input to the state transition logic 345, the state transition logic 345 executes a state transition for activating a new page.

어드레스 발생부(343)는, 제어 신호 발생부(344)로부터의 제어 신호에 의해 어드레스 신호(ADDR)를 발생시켜 동기식 버스트 메모리(310)로 입력시킨다.The address generator 343 generates an address signal ADDR by the control signal from the control signal generator 344 and inputs it to the synchronous burst memory 310.

상태 천이 로직(345)은, 컨트롤 레지스터부(320)에 저장되어 있는 값들, 예컨대 동기식 버스트 메모리(310)의 버스트 길이값(B) 및 읽기/쓰기 지연 클럭수(L)를 입력받고, 페이지 체크부(342)로부터의 출력 신호(Page_Miss 또는 Page_Hit)를 입력받으며, 또한 시스템으로부터의 읽기/쓰기 신호(RD/WT)를 입력받는다. 그리고 동기식 버스트 메모리(310)를 엑세스하기 위한 적절한 상태 신호를 제어 신호 발생부(344)로 출력시킨다. 경우에 따라서 상태 천이 로직(345)은 시스템 클럭 라인(390) 및 클럭 분배기(350)의 출력 라인(380) 사이의 동기를 위하여 시스템 영역에 메모리 엑세스 요구에 대한 처리 지연을 알리는 지연 신호(BUSY)를 출력할 수 있다.The state transition logic 345 receives the values stored in the control register unit 320, for example, the burst length value B of the synchronous burst memory 310 and the read / write delay clock number L, and checks the page. An output signal (Page_Miss or Page_Hit) from the unit 342 is input, and a read / write signal RD / WT from the system is also received. The control signal generator 344 outputs an appropriate status signal for accessing the synchronous burst memory 310. In some cases, the state transition logic 345 delays the signal BUSY to notify the system area of the processing delay for the memory access request for synchronization between the system clock line 390 and the output line 380 of the clock divider 350. You can output

클럭 분배기(350)는, 시스템 클럭(390)으로부터 입력되는 시스템 클럭(CK1) 주파수의 N배의 주파수를 갖는 클럭(CK2)을 출력시켜서, 동기식 버스트 메모리(310) 및 데이터 분리/조합부(330)로 상호 일치된 위상으로 입력시킨다.The clock divider 350 outputs a clock CK2 having a frequency N times the frequency of the system clock CK1 input from the system clock 390, so that the synchronous burst memory 310 and the data separating / combining unit 330 Input the phases coincided with each other.

도 4는 본 발명에 따른 메모리 시스템의 제어 장치의 읽기 동작시의 신호들의 상태를 나타내 보인 타이밍도이다. 도 4의 타이밍도는, 클럭 배수(N)가 4이고, 버스트 길이값(B=D/W)이 32/8, 즉 4인 경우이며, 읽기/쓰기 지연 클럭수(L)가 3인 경우를 예를 들어 나타내었다.4 is a timing diagram illustrating states of signals during a read operation of a control device of a memory system according to the present invention. In the timing diagram of FIG. 4, when the clock multiple N is 4, the burst length value B = D / W is 32/8, that is, 4, and the read / write delay clock count L is 3. Is shown as an example.

도 3 및 도 4를 참조하면, 시스템으로부터 읽기(RD) 신호가 버스트 메모리 컨트롤러 엔진(340) 내의 상태 천리 로직(345) 내로 입력되고, 동시에 시스템 클럭(CK1)이 클럭 분배기(350) 및 데이터 분리/조합부(330)의 데이터 조합부(333)에 입력되면, 4배의 메모리 클럭(CK2)이 클럭 분배기(350)로부터 동기식 버스트 메모리(310) 및 데이터 분리/조합부(330)의 데이터 조합부(333)로 입력된다. 즉 1개의 시스템 클럭(CK1)이 발생되는 시점 t0-t1사이에 4개의 메모리 클럭(CK2)이 발생되고, 다음 시스템 클럭(CK1)이 발생되는 시점 t1-t2사이에도 4개의 메모리 클럭(CK2)이 발생된다. 첫 번째 클럭이 발생된 시점인 시점 t0이 지난 시점에서 읽기(RD/WT_) 신호 및 어드레스 신호(ADDR)가 발생되고, 이어서 동기식 버스트 메모리(310) 내에서의 버스트 동작에 의한 읽기 동작(RD)이 이루어진다. 즉 읽기/쓰기 지연 클럭수(L) 이후부터 메모리 데이터(W)를 구성하는 데이터들(D1, D2, D3, D4)이 메모리 클럭(CK2)에 따라 읽혀져서, 데이터 분리/조합부(330) 내의 데이터 조합부(333) 내에서 조합된다. 조합된 데이터(D)는 제2 인터페이스(334)를 통해 시스템 버스(370)로 전달된다. 한편, 동기식 버스트 메모리(310) 내에서의 읽기 동작이 이루어지는 동안 시스템으로 비지(BUSY) 신호를 발생시켜, 동기식 버스트 메모리(310) 동작 및 시스템 동작을 동기시킨다.3 and 4, a read (RD) signal from the system is input into the state transition logic 345 in the burst memory controller engine 340, while the system clock CK1 is clock divider 350 and data isolation. 4 times the memory clock CK2 is inputted from the clock divider 350 to the data combination of the synchronous burst memory 310 and the data separating / combining unit 330. It is input to the unit 333. That is, four memory clocks CK2 are generated between the time points t 0- t 1 when one system clock CK1 is generated, and four memory clocks are generated between the time points t 1- t 2 when the next system clock CK1 is generated. The clock CK2 is generated. A read (RD / WT_) signal and an address signal ADDR are generated at a time point t 0 after the first clock is generated, and then a read operation RD by a burst operation in the synchronous burst memory 310 is performed. ) Is done. That is, after the read / write delay clock number L, the data D1, D2, D3, and D4 constituting the memory data W are read according to the memory clock CK2, so that the data separation / combining unit 330 is read. Are combined in the data combination section 333. The combined data D is transferred to the system bus 370 via the second interface 334. On the other hand, during a read operation in the synchronous burst memory 310, a busy signal is generated to the system to synchronize the synchronous burst memory 310 operation and the system operation.

도 5는 본 발명에 따른 메모리 시스템의 제어 장치의 쓰기 동작시의 신호들의 상태를 나타내 보인 타이밍도이다. 도 5의 타이밍도는, 클럭 배수(N)가 4이고, 버스트 길이값(B=D/W)이 32/8, 즉 4인 경우이며, 읽기/쓰기 지연 클럭수(L)가 3인 경우를 예를 들어 나타내었다.5 is a timing diagram showing states of signals during a write operation of a control device of a memory system according to the present invention. In the timing diagram of FIG. 5, the clock multiple N is 4, the burst length value B = D / W is 32/8, that is, 4, and the read / write delay clock count L is 3. Is shown as an example.

도 3 및 도 5를 참조하면, 시스템으로부터 쓰기(WT) 신호가 버스트 메모리 컨트롤러 엔진(340) 내의 상태 천리 로직(345) 내로 입력되고, 동시에 시스템 클럭(CK1)이 클럭 분배기(350) 및 데이터 분리/조합부(330)의 데이터 분리부(332)에 입력되면, 4배의 메모리 클럭(CK2)이 클럭 분배기(350)로부터 동기식 버스트 메모리(310) 및 데이터 분리/조합부(330)의 데이터 분리부(332)로 입력된다. 즉 1개의 시스템 클럭(CK1)이 발생되는 시점 t0-t1사이에 4개의 메모리 클럭(CK2)이 발생되고, 다음 시스템 클럭(CK1)이 발생되는 시점 t1-t2사이에도 4개의 메모리 클럭(CK2)이 발생된다. 첫 번째 클럭이 발생된 시점인 시점 t0이 지난 시점에서 쓰기(RD/WT_) 신호 및 어드레스 신호(ADDR)가 발생되고, 이어서 시스템 버스(370)로부터 데이터 분리부(332)로 입력되는 시스템 데이터(D)는, 데이터 분리부(332)를 통과하면서 분리된 데이터(D1, D2, D3, D4)로 동기식 버스트 메모리(310)로 입력된다. 동기식 버스트 메모리(310)로 입력되는 분리된 데이터(D1, D2, D3, D4)는 동기식 버스트 메모리(310)의 버스트 동작에 의해 순차적으로 특정 어드레스에 저장된다.3 and 5, a write (WT) signal from the system is input into the state transition logic 345 in the burst memory controller engine 340, while the system clock CK1 is clock divider 350 and data isolation. When the data divider 332 of the combiner 330 is input, four times the memory clock CK2 is separated from the clock divider 350 by the synchronous burst memory 310 and the data divider / combiner 330. It is input to the unit 332. That is, four memory clocks CK2 are generated between the time points t 0- t 1 when one system clock CK1 is generated, and four memory clocks are generated between the time points t 1- t 2 when the next system clock CK1 is generated. The clock CK2 is generated. The write (RD / WT_) signal and the address signal ADDR are generated at a time point t 0 after the first clock is generated, and then the system data input from the system bus 370 to the data separator 332. (D) is input into the synchronous burst memory 310 as the separated data D1, D2, D3, and D4 while passing through the data separating unit 332. The separated data D1, D2, D3, and D4 input to the synchronous burst memory 310 are sequentially stored at specific addresses by the burst operation of the synchronous burst memory 310.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

이상의 설명에서와 같이, 본 발명에 따른 메모리 제어 장치 및 그 방법에 의하면, 시스템 클럭을 배가하여 메모리 소자로의 읽기/쓰기 동작을 수행시킴으로써 시스템 버스의 대역폭과 시스템 성능을 저하시키지 않으면서도 사용된 메모리 소자의 수를 최대한 줄일 수 있으므로, 제품의 소형화를 용이하게 하고 비용을 절감할 수 있도록 하는 메모리 제어 장치 및 그 방법을 제공할 수 있다.As described above, according to the memory control apparatus and the method according to the present invention, by using the system clock doubled to perform a read / write operation to the memory device, the memory used without reducing the bandwidth and system performance of the system bus Since the number of devices can be reduced as much as possible, it is possible to provide a memory control apparatus and method for facilitating miniaturization of a product and reducing costs.

Claims (7)

동기식 버스트 메모리 소자를 포함하는 메모리 시스템의 제어 장치에 있어서,A control apparatus of a memory system including a synchronous burst memory element, 제어 동작에 필요한 정보들을 저장하는 컨트롤 레지스터부;A control register unit for storing information necessary for a control operation; 시스템 버스와 상기 동기식 버스트 메모리 소자 사이에 배치되어, 쓰기 동작시에 상기 시스템 버스로부터의 한 개의 데이터를 일정한 배수의 데이터로 분리시켜 상기 동기식 버스트 메모리 소자로 전송하고, 읽기 동작시에는 상기 동기식 버스트 메모리 소자로부터의 일정한 배수의 데이터를 한 개의 데이터로 조합하여 상기 시스템 버스로 전송하는 데이터 분리/조합부;Disposed between a system bus and the synchronous burst memory element, and separates one piece of data from the system bus into a constant multiple of data during a write operation and transfers the data to the synchronous burst memory element during a read operation; A data separating / combining unit for combining a predetermined multiple of data from a device into one data and transmitting the data to the system bus; 컨트롤 레지스터부의 정보를 이용하여 시스템 클럭을 일정 배수로 배가하여동기식 버스트 메모리와 데이터 분리/조합부 등에 인가함으로서 동기식 버스트 메모리의 데이터 버스와 시스템 데이터 버스 사이의 데이터에 대한 동기화 시켜주기 위한 클럭 배수기; 및A clock multiplier for synchronizing data between the data bus and the system data bus of the synchronous burst memory by doubling the system clock by a predetermined multiple by using information of the control register unit and applying the same to the synchronous burst memory and the data separating / combining unit; And 상기 컨트롤 레지스터부, 데이터 조합/분리부 및 동기식 버스트 메모리를 제어하는 제어 신호를 발생시키는 버스트 메모리 컨트롤러 엔진을 구비하는 것을 특징으로 하는 메모리 시스템의 제어 장치.And a burst memory controller engine for generating a control signal for controlling said control register section, data combination / separation section, and synchronous burst memory. 제1항에 있어서,The method of claim 1, 상기 컨트롤 레지스터부는, 상기 클럭 배수기의 배수를 저장하는 레지스터, 상기 동기식 버스트 메모리의 버스트 길이값을 저장하는 레지스터, 읽기/쓰기 지연 클럭수를 저장하는 레지스터, 혹은 페이지 크기를 저장하는 레지스터를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 장치.The control register unit may include a register for storing a multiple of the clock multiplier, a register for storing a burst length value of the synchronous burst memory, a register for storing a read / write delay clock number, or a register for storing a page size. A control device for a memory system, characterized in that. 제1항에 있어서, 상기 데이터 분리/조합부는,The data separating / combining unit of claim 1, 상기 동기식 버스트 메모리와의 인터페이싱을 위한 제1 인터페이스;A first interface for interfacing with the synchronous burst memory; 상기 시스템 버스와의 인터페이싱을 위한 제2 인터페이스;A second interface for interfacing with the system bus; 상기 제2 인터페이스로부터의 데이터를 상기 클럭 배수기에 의해 정해진 배수로 분리시켜 상기 제1 인터페이스로 전송하는 데이터 분리부; 및A data separator for separating data from the second interface into multiples determined by the clock drainer and transmitting the data to the first interface; And 상기 제1 인터페이스로부터의 데이터를 상기 클럭 배수기에 의해 정해진 배수로 조합하여 상기 제2 인터페이스로 전송하는 데이터 조합부를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 장치.And a data combination unit for combining data from the first interface into a multiple determined by the clock multiplier and transmitting the combined data to the second interface. 제1항에 있어서, 상기 버스트 메모리 컨트롤러 엔진은,The burst memory controller engine of claim 1, wherein 시스템으로부터 전송되는 어드레스를 저장하는 래치;A latch for storing an address sent from the system; 상기 래치로부터 상기 어드레스를 입력받아 상기 동기식 버스트 메모리로 어드레스 정보를 발생시키는 어드레스 발생부;An address generator which receives the address from the latch and generates address information in the synchronous burst memory; 상기 래치로부터의 어드레스 및 상기 컨트롤 레지스터부로부터의 페이지 크기를 입력받고, 입력된 어드레스가 현재 활성화되어 있는 페이지 범위 내의 어드레스인 경우 제1 신호를 발생하고, 입력된 어드레스가 현재 활성화되어 있는 페이지 범위 외의 어드레스인 경우 제2 신호를 발생시키는 페이지 체크부;Receives an address from the latch and a page size from the control register, generates a first signal when the input address is within an active page range, and inputs an address outside the currently active page range. A page check unit generating a second signal when the address is an address; 상기 컨트롤 레지스터부에 저장된 정보, 상기 페이지 체크부로부터의 제1 신호 또는 제2 신호, 시스템으로부터의 읽기/쓰기 신호를 입력받고 상기 동기식 버스트 메모리를 엑세스하기 위한 적절한 상태 정보를 출력하는 상태 천이 로직; 및State transition logic that receives information stored in the control register section, a first signal or a second signal from the page check section, a read / write signal from a system, and outputs appropriate state information for accessing the synchronous burst memory; And 상기 상태 천이 로직으로부터의 상태 정보에 따라 상기 컨트롤 레지스터부, 상기 데이터 분리/조합부, 및 상기 동기식 버스트 메모리에 제어 신호를 발생시키는 제어 신호 발생부를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 장치.And a control signal generator for generating a control signal to the control register unit, the data separating / combining unit, and the synchronous burst memory in accordance with state information from the state transition logic. 제4항에 있어서,The method of claim 4, wherein 상기 상태 천이 로직은, 상기 페이지 체크부로부터 상기 제2 신호가 입력되는 경우, 새로운 페이지 활성화를 위한 상태 천이를 수행하며 시스템으로 비지 신호를 발생시키는 것을 특징으로 하는 메모리 시스템의 제어 장치.And when the second signal is input from the page check unit, the state transition logic generates a busy signal to the system by performing a state transition for activating a new page. 제4항에 있어서,The method of claim 4, wherein 상기 상태 천이 로직은, 시스템으로부터의 읽기/쓰기 동작시 해당 데이터에 대한 동작이 완료되지 않은 경우에도 처리지연을 시스템에 알려주기 위해 비지 신호를 발생시키는 것을 특징으로 하는 메모리 시스템의 제어 장치.And the state transition logic generates a busy signal to inform the system of a processing delay even when an operation on the corresponding data is not completed during a read / write operation from the system. 동기식 버스트 메모리를 포함하는 메모리 시스템의 제어 방법에 있어서,In the control method of a memory system including a synchronous burst memory, 시스템으로부터의 읽기 명령이 발생되면, 상기 동기식 버스트 메모리로부터의 일정 배수의 데이터를 조합하여 상기 시스템으로 전송하는 단계; 및When a read command from the system is generated, combining a predetermined number of data from the synchronous burst memory and transmitting to the system; And 상기 시스템으로부터의 쓰기 명령이 발생되면, 상기 시스템으로부터의 데이터를 일정 배수의 데이터로 분리하여 상기 동기식 버스트 메모리로 전송하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 제어 방법.And when a write command from the system is generated, separating the data from the system into a predetermined multiple of the data and transmitting the divided data to the synchronous burst memory.
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