KR20030062480A - Delay-Locked Loop using Digital-to-Analog Converter controlled by Successive Approximation Register - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치에서 출력 데이터를클럭에 동기시키기 위한 지연동기루프(DLL)에 관한 것이다. VLSI(Very Large Scale Integration) 기술의 발달로 시스템의 동작 주파수가 빨라지고 회로의 고집적화가 이루어져 디지털 로직 게이트의 수가 급증함에 따라 클럭(clock)의 분배(distribution) 시간도 증가되고 있다. 칩 외부에 인가되는 클럭과 내부 로직의 클럭의 위상이 달라지게 되면 클럭 동기에 있어서 타이밍 제약을 받게 되어 오동작이 발생할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a delayed synchronization loop (DLL) for synchronizing output data to a clock in a semiconductor device. With the development of Very Large Scale Integration (VLSI) technology, the frequency of operation of the system is getting faster and the integration of circuits is getting higher and the number of digital logic gates is increasing, so the clock distribution time is increasing. If the clock applied to the outside of the chip and the phase of the clock of the internal logic are different from each other, the timing is limited in clock synchronization, which may cause a malfunction.
예를 들어 메모리 시스템이 400MHz에 동작하고 클럭의 상승 에지(rising edge)와 하강 에지(falling edge) 모두에서 데이터를 전송하면 유효 데이터 전송 레이트가 하나의 핀에 대하여 초당 800Mb, 즉 800Mb/s/pin이 된다. 이 때 데이터비트 시간은 1.25ns로 매우 짧은 시간이 된다. 이러한 엄격한 타이밍 요구를 만족 시키기 위해 인터페이스 회로에 외부 시스템 클럭과 내부 온칩(on-chip) 클럭간의 위상을 맞추어 주는 회로가 필요하게 된다.For example, if the memory system operates at 400 MHz and transfers data on both the rising and falling edges of the clock, the effective data transfer rate is 800 Mb per second, or 800 Mb / s / pin, for one pin. Becomes The data bit time is 1.25ns, which is very short. To meet this stringent timing requirement, circuits are needed in the interface circuit to match the phase between the external system clock and the internal on-chip clock.
외부 클럭과 내부 클럭의 위상을 맞추는 기능, 즉 클럭 배열(clock alignment) 기능은 위상 동기루프(Phase-locked loop, 이하 PLL이라 함)로도 가능하나 주파수 체배(multiplication)가 필요하지 않는 응용에서는 DLL의 사용이 선호된다. DLL은 안정도(stability) 문제가 없고 PLL에 비해 축적되는 지터량이 더 적으며 동기 시간도 빨라서 클럭 배열 기능에 널리 사용된다.The ability to phase the external and internal clocks, ie clock alignment, can be achieved with a phase-locked loop (hereinafter referred to as a PLL), but in applications where frequency multiplication is not required, Use is preferred. DLLs are widely used for clock array functions because they have no stability issues, have less jitter, and faster synchronization times than PLLs.
도 1은 종래 기술에 따른 아날로그 DLL의 개략적인 블록도이다. 이를 참조하면, 종래 기술에 따른 아날로그 DLL은 전압 제어 지연 라인(voltage controlled delay line, 110), 위상 검출기(phase detector, 120), 전하 펌프(charge pump), 루프 필터(loop filter)로 구성된다.1 is a schematic block diagram of an analog DLL according to the prior art. Referring to this, the analog DLL according to the prior art is composed of a voltage controlled delay line 110, a phase detector 120, a charge pump, and a loop filter.
기준 클럭(Ref_clk)은 다수개의 가변 지연 버퍼가 직렬로 연결된 구조로 이루어진 지연라인(100)으로 입력되고 지연라인(110)의 출력(Clk)은 위상 검출기(120)로 입력되어 기준 클럭(Ref_clk)과 위상 차이를 검출하게 된다. 기준 클럭(Ref_clk)과 지연 라인(110)의 출력 클럭(Clk)의 위상차에 응답하여 위상 검출기(120)의 출력은 전하 펌프와 루프 필터(130)의 커패시터에 전하(capacitor)를 적분하게 된다. 루프 필터(130)의 커패시터의 제어 전압(VC)으로 지연 라인(110)을 제어하여 지연량을 가변하게 된다.The reference clock Ref_clk is input to the delay line 100 having a structure in which a plurality of variable delay buffers are connected in series, and the output Clk of the delay line 110 is input to the phase detector 120 to receive the reference clock Ref_clk. And phase difference will be detected. In response to the phase difference between the reference clock Ref_clk and the output clock Clk of the delay line 110, the output of the phase detector 120 integrates a capacitor to the capacitor of the charge pump and the loop filter 130. The delay line 110 is controlled by the control voltage VC of the capacitor of the loop filter 130 to vary the delay amount.
기준 클럭(Ref_clk)과 지연 라인(110)의 출력 클럭(Clk)간의 위상 차이를 없애 주려는 방향으로 루프에 네거티브 피드백(negative feedback)을 걸어 제어 전압(Vc)을 조절하게 한다.The negative feedback is applied to the loop in a direction to eliminate the phase difference between the reference clock Ref_clk and the output clock Clk of the delay line 110 to adjust the control voltage Vc.
아날로그 DLL은 미세한 위상 조절이 가능하고 지터 특성이 좋다. 아날로그 DLL의 지연라인은 주로 차동 증폭기로 구성되는데, 제어 전압(Vc)을 이용하여 차동 증폭기의 전류 소오스의 전류를 조절하여 지연량을 가변하기 때문에 직류 전류 소모가 발생하는 단점이 있다. 그리고, 아날로그 지연 소자의 특성에 매우 민감하기 때문에 전류 소오스의 포화 마아진(saturation margin)을 보장해 주어야 하는 등 설계의 복잡도가 높다. 또한 동기 정보가 루프 필터의 커패시터에 아날로그 정보로 저장되므로 커패시터의 누설 전류에 의해 동기 정보가 소실되고 동기에 걸리는 시간도 길어지는 단점이 있다.Analog DLLs have fine phase control and good jitter. The delay line of the analog DLL is mainly composed of a differential amplifier. Since the delay amount is changed by controlling the current of the current source of the differential amplifier by using the control voltage Vc, DC current consumption occurs. In addition, since the sensitivity of the analog delay device is very sensitive, the design complexity is high, such as ensuring a saturation margin of the current source. In addition, since the synchronization information is stored as analog information in the capacitor of the loop filter, the synchronization information is lost due to the leakage current of the capacitor and the time taken for synchronization is also long.
상기와 같은 아날로그 DLL의 단점을 극복하기 위해 디지털 DLL이 제안되었다. 디지털 DLL은 디지털 씨모스(CMOS) 로직을 지연라인으로 사용하여 비교적 간단하게 구현될 수 있는데, 지연 라인을 제어하는데 사용되는 수단에 따라 여러 가지 종류로 나뉘게 된다. 종래의 대표적인 디지털 DLL로 쉬프트 레지스터(shift register)를 사용하여 지연 라인의 스테이지(stage)를 조절하여 지연량을 가변시키는 레지스터 제어 DLL(Register controlled DLL)이 제안되었다.In order to overcome the disadvantages of the analog DLL, a digital DLL has been proposed. Digital DLLs can be implemented relatively simply using digital CMOS (CMOS) logic as the delay line, which is divided into several types depending on the means used to control the delay line. As a typical representative digital DLL, a register controlled DLL has been proposed, in which a delay amount is varied by adjusting a stage of a delay line using a shift register.
도 2는 종래 기술에 따른 디지털 DLL의 일종으로서 레지스터 제어 DLL을 나타내는 블록도이다. 이를 참조하면, 레지스터 제어 DLL은 크게 클럭 버퍼(260), 제1 지연라인(250) 및 출력 버퍼(270)로 이루어지는 데이터 경로와 폐루프로 구성된다. 폐루프는 제2 지연라인(240), 위상 검출기(220), 지연라인(240, 250)을 제어하는 쉬프트 레지스터(230), 그리고, 출력 버퍼(260), 클럭 버퍼(270)의 지연과 클럭 분배 지연을 보상하기 위한 복제(replica) 회로(210)로 구성되어 있다.2 is a block diagram illustrating a register control DLL as a type of digital DLL according to the prior art. Referring to this, the register control DLL is largely composed of a data path and a closed loop including a clock buffer 260, a first delay line 250, and an output buffer 270. The closed loop includes the second delay line 240, the phase detector 220, the shift register 230 controlling the delay lines 240 and 250, and the delay and clock of the output buffer 260 and the clock buffer 270. It consists of a replica circuit 210 to compensate for the distribution delay.
도 1의 아날로그 DLL과 비교하면 디지털 DLL은 전하 펌프와 루프 필터 대신 디지털 회로인 쉬프트 레지스터(230)로 지연라인(240, 250)을 제어하도록 되어 있다. 아날로그 DLL이 제어 전압으로 지연량을 제어한다면 레지스터 제어 DLL은 여러 단의 지연소자가 직렬로 연결되어 있는 지연라인의 스테이지 수를 조절하여 적절한 지연을 발생시키는 점이 크게 다르다. 또한 동기 정보를 쉬프트 레지스터(230)에 디지털 정보로 저장할 수 있어서 초기 동기 후 재 동기시에 빠르게 동기가 가능하다. 또한 디지털 회로를 사용하여 지연 라인을 구성함으로써, 정전류(static current)를 소모하지 않고 다이나믹 전류만 소모하는 장점이 있다.Compared with the analog DLL of FIG. 1, the digital DLL controls the delay lines 240 and 250 with the shift register 230 which is a digital circuit instead of the charge pump and loop filter. If the analog DLL controls the delay amount with a control voltage, the register control DLL differs greatly in that it generates an appropriate delay by adjusting the number of stages of the delay line in which multiple delay elements are connected in series. In addition, the synchronization information can be stored in the shift register 230 as digital information, so that synchronization can be performed quickly upon resynchronization after initial synchronization. In addition, by using a digital circuit to form a delay line, there is an advantage that consumes only the dynamic current without consuming a static current.
도 3은 도 2에 도시된 쉬프트 레지스터 및 지연라인의 상세하게 도시하는 회로도이다. 이를 참조하면, 버퍼링된 외부 클럭(D_IN)이 입력단으로 입력되어 쉬프터 레지스터(230)의 논리 하이(H)인 낸드 게이트로 입력되어 낸드 게이트와 인버터로 이루어진 소정의 지연 시간을 갖는 다수 개의 지연 소자를 거쳐서 출력된다.FIG. 3 is a detailed circuit diagram of the shift register and delay line shown in FIG. 2. Referring to this, a buffered external clock D_IN is input to an input terminal and inputs to a NAND gate, which is a logic high H of the shifter register 230, so that a plurality of delay elements having a predetermined delay time including a NAND gate and an inverter are provided. Output through
도 3에서 참조 부호 242로 표시된 선이 클럭(D_IN)의 진행 경로를 나타낸다. 지연량의 조절은 쉬프트 레지스터(230)가 왼쪽으로 쉬프트하면 지연량이 증가하게 되고 오른쪽으로 쉬프트하면 지연량이 감소하게 된다.A line denoted by reference numeral 242 in FIG. 3 represents a progress path of the clock D_IN. In the adjustment of the delay amount, the delay amount increases when the shift register 230 shifts to the left side, and the delay amount decreases when the shift register 230 shifts to the right side.
레지스터 제어 DLL의 단점으로는 동기시 가변할 수 있는 최소 지연 시간이 낸드 게이트와 인버터로 구성되는 단위 지연 소자에 의해 결정된다는 점이다. 즉, 동기 해상도(locing resolution)가 낸드 게이트와 인버터의 지연 시간이 되므로 매우 미세한 지연 조절이 가능한 아날로그 DLL과 비교해 볼 때, 지연 시간의 미세한 조절이 어려운 단점이 있다.The disadvantage of the register control DLL is that the minimum delay time that can vary during synchronization is determined by the unit delay device, which consists of the NAND gate and the inverter. That is, since the locating resolution becomes the delay time of the NAND gate and the inverter, it is difficult to finely adjust the delay time as compared to the analog DLL which can adjust the very fine delay.
상기와 같이, 아날로그 DLL은 지터량이 적고 지연량의 미세한 조절이 가능한 반면, 직류 전류 소모가 발생하고, 설계가 복잡하며 동기에 걸리는 시간이 긴 단점이 있다. 한편, 디지털 DLL은 직류 전류 소모가 없고 동기 시간이 짧은 반면, 지터량이 많고 지연 시간의 미세한 조절이 어려운 단점이 있다.As described above, while the analog DLL has a small amount of jitter and fine adjustment of the delay amount, DC current consumption occurs, the design is complicated, and the time taken for synchronization is long. On the other hand, while the digital DLL has no direct current consumption and a short synchronization time, there are disadvantages in that it has a large amount of jitter and it is difficult to finely adjust the delay time.
따라서 본 발명이 이루고자 하는 기술적 과제는 아날로그 DLL의 단점과 디지Therefore, the technical problem to be achieved by the present invention is the disadvantage of analog DLL and digital
털 DLL의 단점을 보완하여 동기 시간이 빠르면서도 지터량이 적은 DLL을 제공하는 것이다.The shortcoming of the fur DLL is to provide a DLL with fast synchronization time and low jitter.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.The detailed description of each drawing is provided in order to provide a thorough understanding of the drawings cited in the detailed description of the invention.
도 1은 종래 기술에 따른 아날로그 지연 동기 루프(DLL)의 개략적인 블록도이다.1 is a schematic block diagram of an analog delay locked loop (DLL) according to the prior art.
도 2는 종래 기술에 따른 디지털 DLL의 일종으로서 레지스터 제어 DLL을 나타내는 블록도이다.2 is a block diagram illustrating a register control DLL as a type of digital DLL according to the prior art.
도 3은 도 2에 도시된 쉬프트 레지스터 및 지연라인을 상세하게 도시하는 회로도이다.FIG. 3 is a circuit diagram showing details of the shift register and the delay line shown in FIG.
도 4는 본 발명의 일 실시예에 따른 DLL에서 사용되는 이진 서치 알고리즘(binary search algorithm)을 설명하기 위한 도면이다.4 is a diagram for describing a binary search algorithm used in a DLL according to an embodiment of the present invention.
도 5는 본 발명의 일 실시예에 따른 DLL을 나타내는 블록도이다.5 is a block diagram illustrating a DLL according to an embodiment of the present invention.
도 6은 도 5에 도시된 위상 검출기의 동작을 설명하기 위한 타이밍도이다.FIG. 6 is a timing diagram for describing an operation of the phase detector illustrated in FIG. 5.
도 7은 도 5에 도시된 디지털-아날로그 변환기의 상세한 구성을 나타내는 회로도이다.FIG. 7 is a circuit diagram showing a detailed configuration of the digital-analog converter shown in FIG.
도 8은 도 5에 도시된 디코더의 변환예를 나타내는 테이블이다.8 is a table illustrating an example of conversion of the decoder illustrated in FIG. 5.
도 9는 도 5에 도시된 지연라인의 상세한 구성을 나타내는 도면이다.9 is a diagram illustrating a detailed configuration of a delay line illustrated in FIG. 5.
도 10은 도 5에 도시된 레귤레이터의 상세한 구성을 나타내는 도면이다.FIG. 10 is a diagram illustrating a detailed configuration of the regulator shown in FIG. 5.
도 11은 본 발명의 일 실시예에 따른 DLL을 시뮬레이션한 결과를 보여주는 도면이다.11 is a view showing a result of simulating a DLL according to an embodiment of the present invention.
도 12는 본 발명의 일 실시예에 따른 DLL에서 시간에 따른 외부 클럭과 피드백 클럭의 위상 차이를 나타내는 도면이다.12 is a diagram illustrating a phase difference between an external clock and a feedback clock over time in a DLL according to an embodiment of the present invention.
상기 기술적 과제를 달성하기 위한 본 발명은 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(Delay-Loced Loop, 이하 DLL이라 함) 회로에 관한 것이다. 본 발명에 따른 DLL 회로는 상기 외부 클럭과 피드백 클럭의 위상을 비교하여, 상기 외부 클럭과 상기 피드백 클럭의 위상 차이에 대응하는 검출 신호를 발생하는 위상 검출기; 상기 검출 신호에 응답하여 제1 디지털 코드 워드를 발생하는 연속 추정 레지스터; 상기 검출 신호에 응답하여 소정의 시작 디지털 코드 워드로부터 업/다운 동작을 함으로써 제2 디지털 코드 워드를 발생하는 업-다운 카운터; 상기 제1 디지털 코드 워드 또는 제2 디지털 코드 워드를 반영하는 디지털 제어 코드를 수신하여 아날로그 출력 신호로 변환하는 디지털-아날로그 변환기; 및 상기아날로그 출력 신호를 반영하는 전압에 따라 상기 외부 클럭을 소정의 지연 시간만큼 지연하여 상기 내부 클럭을 발생하는 지연라인을 구비하며, 동기 상태에 이르기 전까지의 초기 동기 단계에서는 상기 연속 추정 레지스터에 의해 상기 제1 디지털 코드 워드가 발생되고, 동기 상태에 이른 후에는 상기 업-다운 카운터에 의하여 상기 제2 디지털 코드 워드가 발생되는 것을 특징으로 한다.The present invention for achieving the above technical problem relates to a delay-synchronous loop (hereinafter referred to as a DLL) circuit for receiving an external clock to generate an internal clock. The DLL circuit according to the present invention includes: a phase detector for comparing a phase of the external clock and a feedback clock to generate a detection signal corresponding to a phase difference between the external clock and the feedback clock; A continuous estimation register for generating a first digital code word in response to the detection signal; An up-down counter that generates a second digital code word by performing an up / down operation from a predetermined starting digital code word in response to the detection signal; A digital-to-analog converter that receives the digital control code reflecting the first digital code word or the second digital code word and converts it into an analog output signal; And a delay line for generating the internal clock by delaying the external clock by a predetermined delay time according to the voltage reflecting the analog output signal, and by the continuous estimation register in the initial synchronization stage until the synchronization state. The first digital code word is generated, and after the synchronization state is reached, the second digital code word is generated by the up-down counter.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 4는 본 발명의 일 실시예에 따른 DLL에서 사용되는 이진 서치 알고리즘(binary search algorithm)을 설명하기 위한 도면이다. 도 3에서는 제어 코드 워드(control code-word)가 3 비트인 것으로 가정된다.4 is a diagram for describing a binary search algorithm used in a DLL according to an embodiment of the present invention. In FIG. 3, it is assumed that the control code word is 3 bits.
본 발명의 일 실시예에 따른 DLL이 활성화되면, 초기에는 연속 추정 레지스터(successive approximation register, 이하 SAR이라 함)로 이진 서치 알고리즘 사용하여 동기 코드 워드를 찾게 된다.When a DLL according to an embodiment of the present invention is activated, a synchronization code word is initially found using a binary search algorithm with a successive approximation register (SAR).
먼저 SAR의 최상위 비트(MSB)를 '1'로 설정하고 나머지 비트들은 모두 '0'으로 설정한다(Step 0). 위상 검출기(도 4의 500)는 외부 클럭(Extclk)의 위상이 내부 클럭(Inclk)의 위상을 반영하는 피드백 클럭(fbclk)의 위상보다 빠른지(lead)늦은지(lag) 검사한다. 만약, 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠르다(lead)면 SAR의 최상위 비트(MSB)는 '1' 그대로 두고, 느리다(lag)면 MSB를 '0'으로 바꾼다.First, the most significant bit (MSB) of SAR is set to '1' and all other bits are set to '0' (Step 0). The phase detector 500 of FIG. 4 checks whether the phase of the external clock Extclk is earlier than the phase of the feedback clock fbclk reflecting the phase of the internal clock Inclk. If the phase of the external clock Extclk is faster than the phase of the feedback clock fbclk, the most significant bit MSB of the SAR is left at '1', and if the phase is slow, the MSB is changed to '0'.
상기와 같이 MSB를 결정하는 방식으로 SAR의 나머지 비트들도 모두 결정된다. 즉, 다음 단계(Step 1)에서는 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠른지(lead) 늦은지(lag) 검사하여, 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠르다(lead)면 SAR의 두 번째 비트는 '1'이 되고,고, 느리다(lag)면 '0'이 된다. 마지막 단계(Step 2)에서는 SAR의 3번째 비트, 즉 최하위 비트가 상기와 같은 방법으로 설정된다.In the manner of determining the MSB as described above, all remaining bits of the SAR are also determined. That is, in the next step (Step 1), it is checked whether the phase of the external clock Extclk is earlier or later than the phase of the feedback clock fbclk, so that the phase of the external clock Extclk is the feedback clock fbclk. If it is earlier than the phase of, the second bit of the SAR is '1', and if it is lag, it is '0'. In the last step (Step 2), the third bit of the SAR, that is, the least significant bit, is set in the above manner.
도 4에서는 SAR에 설정되는 비트의 수가 3이므로, SAR의 설정 과정이 3단계로 이루어진다. 그러나, SAR에 설정되는 비트의 수, 즉 코드 워드의 비트수는 얼마든지 가변될 수 있다.In FIG. 4, since the number of bits set in the SAR is three, the SAR setup process is performed in three steps. However, the number of bits set in the SAR, that is, the number of bits of the code word, can be varied as much as possible.
도 5는 본 발명의 일 실시예에 따른 DLL을 나타내는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 DLL은 위상 검출기(500), SAR(510), 디지털-아날로그 변환기(digital-to-analog converter, 이하 DAC라 함)(520), 디코더(530), 업-다운 카운터(540) 및 지연라인(550)을 구비한다. 또한, 본 발명의 일 실시예에 따른 DLL은 레귤레이터(560), 직류 전압 발생기(570), 주파수 분주기(580), 멀티플렉서(590), 디멀티플렉서(600), 복제 회로(Replica, 610) 및 제어 회로(620)를 더 구비하는 것이 바람직하다.5 is a block diagram illustrating a DLL according to an embodiment of the present invention. Referring to this, the DLL according to an embodiment of the present invention is a phase detector 500, SAR (510), digital-to-analog converter (hereinafter referred to as DAC) 520, decoder 530 Up-down counter 540 and delay line 550. In addition, the DLL according to an embodiment of the present invention is a regulator 560, a DC voltage generator 570, a frequency divider 580, a multiplexer 590, a demultiplexer 600, a replication circuit (Replica, 610) and control It is preferable to further include a circuit 620.
위상 검출기(500)는 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 위상 차이를감지하여 검출 신호(COMP)를 출력한다. 즉, 위상 검출기(500)는 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠른지(lead) 늦은지(lag) 검사하여, 위상이 빠르면 하이레벨(H)의 검출 신호(COMP)를, 위상이 느리면 로우레벨(L)의 검출신호(COMP)를 발생한다. 검출 신호(COMP)는 디멀티플렉서(600)를 통하여 SAR(510) 또는 업-다운 카운터(540)로 입력된다. 디멀티플렉서(600)가 입력되는 검출 신호(COMP)를 SAR(510)로 입력시킬지 업-다운 카운터9540)으로 입력시킬지는 동기 상태인지를 나타내는 동기 신호(Lock)에 의해 제어된다.The phase detector 500 detects a phase difference between the external clock Extclk and the feedback clock fbclk and outputs a detection signal COMP. That is, the phase detector 500 checks whether the phase of the external clock Extclk is earlier or later than the phase of the feedback clock fbclk, and if the phase is fast, the detection signal COMP of the high level H is high. When the phase is slow, the detection signal COMP of the low level L is generated. The detection signal COMP is input to the SAR 510 or the up-down counter 540 through the demultiplexer 600. The demultiplexer 600 is controlled by a sync signal indicating whether the input detection signal COMP is input to the SAR 510 or the up-down counter 9540 or not.
위상 검출기(500)는 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 동기 상태를 검출하는 역할도 하며, 동기 상태인 경우, 위상 검출기(500)는 하이레벨(H)의 동기 신호(Lock)를 발생한다.The phase detector 500 also detects a synchronization state between the external clock Extclk and the feedback clock fbclk. When the phase detector 500 is in the synchronization state, the phase detector 500 supplies the high level H synchronization signal Lock. Occurs.
위상 검출기(500)는 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 위상을 비교함에 있어서 피드백 클럭(fbclk)을 약간 지연을 주어 동기 검출 윈도우(locking detecting widow)를 갖도록 구현하는 것이 바람직하다.The phase detector 500 may implement a locking detecting window by delaying the feedback clock fbclk slightly in comparing the phase of the external clock Extclk and the feedback clock fbclk.
도 6은 도 5에 도시된 위상 검출기(500)의 동작을 설명하기 위한 타이밍도이다. 지연되지 않은 피드백 클럭(fbclk)을 제1 피드백 클럭(fbclk1)이라고 하고, 약간 지연된 피드백 클럭을 제2 피드백 클럭(fbclk2)라 하면, 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)에 의해 동기 검출 윈도우가 형성된다. 외부 클럭(Extclk)이 동기 검출 윈도우 내, 즉, 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2) 사이에 위치하면 동기 상태라고 할 수 있다.FIG. 6 is a timing diagram for describing an operation of the phase detector 500 illustrated in FIG. 5. When the non-delayed feedback clock fbclk is referred to as the first feedback clock fbclk1 and the slightly delayed feedback clock is referred to as the second feedback clock fbclk2, As a result, a synchronization detection window is formed. When the external clock Extclk is located in the synchronization detection window, that is, between the first feedback clock fbclk1 and the second feedback clock fbclk2, the external clock Extclk may be referred to as a synchronization state.
위상 검출기(500)는 피드백 클럭(fbclk)의 상승 에지로서 외부 클럭(Extclk)을 샘플링(sampling)하여 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)의 위상이 모두 외부 클럭(Extclk)의 위상보다 늦으면 검출 신호(COMP)를 하이레벨(H)이 되게 하고, 반대로 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)의 위상이 외부 클럭(Extclk)의 위상보다 빠르면 검출 신호(COMP)를 로우레벨(L)이 되게 한다.The phase detector 500 samples the external clock Extclk as the rising edge of the feedback clock fbclk, so that the phases of both the first feedback clock fbclk1 and the second feedback clock fbclk2 are external clock Extclk. If the phase of the first feedback clock fbclk1 and the second feedback clock fbclk2 is earlier than the phase of the external clock Extclk, the detection signal COMP is set to the high level H. COMP) to the low level (L).
도 6을 참조하면, 도 6의 (a)는 피드백 클럭(fbclk)의 위상이 외부 클럭(Extclk)의 위상에 비하여 빠른 경우이다. 도 6의 (b)는 피드백 클럭(fbclk)의 위상이 외부 클럭(Extclk)의 위상에 비하여 늦은 경우이다. 그리고, 도 6의 (c)는 외부 클럭(Extclk)의 상승 에지가 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)의 상승 에지 사이에 위치하는 경우로서, 동기가 이루어진 상태이다.Referring to FIG. 6, FIG. 6A illustrates a case where the phase of the feedback clock fbclk is faster than the phase of the external clock Extclk. 6B illustrates a case where the phase of the feedback clock fbclk is later than the phase of the external clock Extclk. 6C illustrates a case where the rising edge of the external clock Extclk is located between the rising edge of the first feedback clock fbclk1 and the second feedback clock fbclk2 and is in a synchronized state.
도 6의 (c)와 같은 동기 상태가 이루어지면, 위상 검출기(500)는 DLL의 동기상태를 감지하여 동기 신호(Lock)를 하이레벨(H)로 한다.When the synchronization state as shown in FIG. 6C is achieved, the phase detector 500 detects the synchronization state of the DLL and sets the synchronization signal Lock to the high level (H).
SAR(510)은 상기 도 4에서 기술한 이진 서치 알고리즘을 수행한다. 다만,도 4에서는 SAR(510)에 설정되는 비트의 수가 3인 경우가 도시되나, 도 5에 되시되는 본 발명의 DLL에서는 SAR(510)에 설정되는 비트의 수가 8이다.The SAR 510 performs the binary search algorithm described in FIG. 4 above. In FIG. 4, the number of bits set in the SAR 510 is shown in FIG. 4, but in the DLL of the present invention shown in FIG. 5, the number of bits set in the SAR 510 is 8.
SAR(510)의 입력은 위상 검출기(500)로부터 출력되는 검출 신호(COMP)로서 1비트의 디지털 신호(COMP)이다. SAR(510)의 출력은 8비트의 디지털 코드 워드(WS)이다. 즉, SAR(510)의 출력 신호인 디지털 코드 워드(WS)는 8비트의 이진 신호이다. SAR(510)의 동작에 사용되는 클럭 주파수는 외부 클럭(Extclk)의 주파수를 6분주 시킨 클럭을 사용하였다. 외부 클럭(Extclk)을 6분주하기 위하여 주파수분주기(580)가 사용된다.The input of the SAR 510 is a detection signal COMP output from the phase detector 500 and is a 1-bit digital signal COMP. The output of SAR 510 is an 8-bit digital code word WS. That is, the digital code word WS, which is an output signal of the SAR 510, is an 8-bit binary signal. As the clock frequency used for the operation of the SAR 510, a clock obtained by dividing the frequency of the external clock Extclk by six minutes was used. A frequency divider 580 is used to divide the external clock Extclk by six.
SAR(510)의 동작은 상기 기술한 바와 같이 먼저 SAR(510)의 최상위 비트(MSB)를 '1'로 설정하고 나머지 비트들은 모두 '0'으로 설정한다. 위상 검출기(500)로 입력되는 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상 보다 빨라서(lead) 검출 신호(COMP)가 하이레벨(H)이 되면 검출 신호(COMP)가 하이레벨(H)이 되면 최상위 비트(WS<7>)는 '1' 그대로 두고, 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상 보다 느려서(lag) 검출 신호(COMP)가 논리 로우(L)가 되면 최상위 비트(WS<7>)는 '0'으로 바뀐다. 이 때 SAR(510)로부터 출력되는 코드 워드(WS<0:7>)는 [WS<7> 1 0 0 0 0 0 0]이 된다. 이와 같은 방법으로 나머지 하위 비트들도 결정된다.The operation of the SAR 510 first sets the most significant bit (MSB) of the SAR 510 to '1' and all remaining bits to '0' as described above. When the detection signal COMP is at the high level H because the phase of the external clock Extclk input to the phase detector 500 is higher than the phase of the feedback clock fbclk, the detection signal COMP is at a high level ( When H), the most significant bit WS <7> is left at '1', and the phase of the external clock Extclk is slower than the phase of the feedback clock fbclk, so that the detection signal COMP is a logic low L. The most significant bit (WS <7>) changes to '0'. At this time, the code words WS <0: 7> output from the SAR 510 become [WS <7> 1 0 0 0 0 0 0]. In this way, the remaining lower bits are also determined.
SAR(510)의 동작은 리셋 신호(도시되지 않음)에 의해 제어되는 것이 바람직하다. 리셋 신호는 초기에는 로우레벨(L)로 있다가 반전 동작을 시작하는 첫 번째 6분주된 클럭 싸이클 후에 하이레벨(H)로 전환되어 SAR(510)로 하여금 동작하게 한다.Operation of the SAR 510 is preferably controlled by a reset signal (not shown). The reset signal is initially at low level (L) and then transitions to high level (H) after the first six-divided clock cycle to begin the inversion operation, causing SAR 510 to operate.
8비트의 SAR(510)과 외부 클럭(Extclk)으로부터 6분주된 클럭이 사용되는 경우, 코드 워드(WS)의 모든 비트들이 결정되는데 걸리는 시간은 8*6 = 48 외부 클럭 싸이클 시간이 된다. 부연하면 SAR(510)로써 동기 동작을 수행하는데 소요되는 시간이 48 외부 클럭(Extclk) 싸이클 시간 이내가 된다.When a clock divided by 6 bits from the 8-bit SAR 510 and the external clock Extclk is used, the time taken for all the bits of the code word WS to be determined is 8 * 6 = 48 external clock cycle time. In other words, the time required to perform the synchronous operation with the SAR 510 is within 48 external clock cycles.
DAC(520)는 디지털 제어 코드(B<0:3>, C<0:14>)를 수신하여 아날로그의 출력 신호(Vc)를 출력하는 회로로서 DAC(520)의 상세한 구성은 도 7에 도시된다.The DAC 520 is a circuit for receiving the digital control codes B <0: 3> and C <0:14> and outputting an analog output signal Vc. A detailed configuration of the DAC 520 is shown in FIG. do.
도 7을 참조하면, DAC(520)는 디지털 제어 코드의 19개의 비트들(B<0:3>, C<0:14>)을 차동(differential) 입력으로 수신하는데, 디지털 제어 코드(B<0:3>, C<0:14>) 중에서 C<0:14>는 디코더(530)를 거쳐 생성된 디코딩된 신호이고, B<0:3> 신호는 SAR(510)에서 출력되는 코드 워드(WS<0:7>) 또는 업-다운 카운터(540)에서 출력되는 코드 워드(WC<0:7>) 중에서 하위 4 비트의 신호이다.Referring to FIG. 7, the DAC 520 receives 19 bits B <0: 3> and C <0:14> of the digital control code as a differential input, and the digital control code B < C <0:14> is a decoded signal generated through the decoder 530, and a B <0: 3> signal is a code word output from the SAR 510. A signal of the lower 4 bits among the code words WC <0: 7> output from (WS <0: 7>) or the up-down counter 540.
하나의 차동쌍으로는 하나의 비트 및 이의 상보 비트가 입력된다. DAC(520)는 차동쌍으로 입력되는 각 디지털 비트(B<0:3>, C<0:14>)에 따라 피모스(PMOS) 전류 미러(current mirror)로 이루어진 출력단의 전류를 변화시켜 아날로그 출력 신호(Vc)의 전압 레벨을 조정하게 된다. 차동쌍의 엔모스(NMOS) 게이트로 입력되는 비트(B<0:3>, C<0:14>)가 하이레벨(H)이면 엔모스 트랜지스터가 턴온되어 전류가 증가되어, 출력단에 전류가 많이 흐르게 된다.One bit and one complementary bit thereof are input to one differential pair. The DAC 520 changes the current at the output stage consisting of a PMOS current mirror according to each of the digital bits B <0: 3> and C <0:14> inputted as differential pairs. The voltage level of the output signal Vc is adjusted. If the bits B <0: 3> and C <0:14> input to the differential pair of NMOS gates are high level (H), the NMOS transistor is turned on to increase the current, and the current is output to the output terminal. It will flow a lot.
전류 소오스(current source)로 사용되는 엔모스 트랜지스터의 게이트로 입력되는 바이어스 전압(VBIAS)은 직류 전압 발생기(570)로부터 공급된다. 바이어스 전압(VBIAS)은 전류 소오스로 하여금 각 제어 코드 워드(B<0:3>, C<0:14>)의 자릿수에 따라 가중(weighting)된 전류를 흐르게 한다. 즉, 두 번째 비트(B<1>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류는 최하위 비트(B<0>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류에 비하여 두 배가 되고, 세 번째 비트(B<2>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류는 두 번째 비트(B<1>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류에 비하여 다시 두 배가 되며, 나머지도 이와 같다.The bias voltage VBIAS input to the gate of the NMOS transistor used as a current source is supplied from the DC voltage generator 570. The bias voltage VBIAS causes the current source to flow a weighted current in accordance with the digits of each control code word B <0: 3>, C <0:14>. That is, the current flowing in the current source of the differential pair where the second bit (B <1>) is input is doubled compared to the current flowing in the current source of the differential pair where the least significant bit (B <0>) is input. The current flowing in the current source of the differential pair into which the bit B <2> is input is doubled again compared to the current flowing in the current source of the differential pair in which the second bit B <1> is input, and so on. .
도 8은 도 5에 도시된 디코더(530)의 변환예를 나타내는 테이블이다. 이를 참조하면, 디코더(530)는 이진 코드(binary code)를 서모미터 코드(thermometer code)로 변환하는 이진-써모미터 코드(Binary-to-Thermometer code) 디코더이다. 도 7에는 3비트의 이진 코드(B7, B6, B5)를 7비트의 써모미터 코드(C7~C0)로 변환하는 예가 도시된다.8 is a table illustrating an example of conversion of the decoder 530 illustrated in FIG. 5. Referring to this, the decoder 530 is a binary-to-thermometer code decoder that converts a binary code into a thermometer code. 7 shows an example of converting three-bit binary codes B7, B6, and B5 into seven-bit thermometer codes C7 to C0.
이를 참조하면, 디코더(530)는 3비트의 이진 코드(B7, B6, B5)가 '000', '001', '010', ..., '111' 일 때, 이들을 각각 '0000000', '0000001', '0000011', ..., '1111111'의 써모미터 코드(C7~C0)로 변환한다.Referring to this, the decoder 530, when the three-bit binary code (B7, B6, B5) is '000', '001', '010', ..., '111', these are respectively '0000000', Converts to thermometer codes (C7 to C0) of '0000001', '0000011', ..., and '1111111'.
DAC(520)에서 디지털 코드가 변할 때 클럭 피드-쓰루(clock feed-through) 현상이나 엔모스의 전하 주입(charge injection)으로 인한 잡음이 발생하여 아날로그 출력의 선형성이 나빠지게 된다. 예를 들면 도 7에서 이진 코드가 '011'에서 '100'으로 증가할 때 이진수로는 가장 나쁜 경우인 3개의 비트들이 동일한 순간에 전환(transition)된다. 그 순간 출력의 글리치(glitch)가 가장 많이 발생하게 되므로 서모미터 코드로 변환하여 한 비트씩 변화하도록 만든다.When the digital code changes in the DAC 520, noise occurs due to a clock feed-through phenomenon or a charge injection of the NMOS, thereby degrading the linearity of the analog output. For example, when the binary code increases from '011' to '100' in FIG. 7, the three bits, which is the worst case in binary, are transitioned at the same moment. At that moment, the output has the most glitches, so convert it to a thermometer code that changes bit by bit.
특히, 써모미터 코드를 디지털 코드 중에서 전류 변화가 큰 상위 4비트들(B<4:7>)에 적용하여 DAC(520) 출력의 글리치를 최소화하여 비선형성을 최소화하도록 설계하였다. 디코더(530)는 n(1이상의 자연수) 비트를 수신하여 2n-1 비트의 출력을 생성한다.In particular, the thermometer code is applied to the upper four bits (B <4: 7>) with a large current change in the digital code to minimize non-linearity by minimizing glitches of the DAC 520 output. The decoder 530 receives n (natural one or more) bits to produce an output of 2n-1 bits.
업-다운 카운터(540)는 디지털 코드 워드(WC)를 하나씩 증가 또는 감소시키는 역할을 한다. 본 발명의 일 실시예에 따른 DLL은 SAR(510)로써 초기 동기 동작을 수행하다가 동기 상태에 이르면, 그 때의 SAR(510)의 출력인 디지털 코드 워드(WS)를 업-다운 카운터(540)의 초기 코드 워드(WC)로 설정한다. 따라서, 업-다운 카운터(540)는 초기에 설정된 코드 워드(WC)를 가지고 업 또는 다운 동작을 하도록 구현된다.The up-down counter 540 serves to increment or decrement the digital code word WC by one. The DLL according to an embodiment of the present invention performs an initial synchronous operation with the SAR 510 and when the synchronous state is reached, the up-down counter 540 sets the digital code word WS that is the output of the SAR 510 at that time. Is set to the initial code word WC. Thus, the up-down counter 540 is implemented to perform an up or down operation with a code word WC initially set.
위상 검출기(500)는 동기 상태를 감지하여 SAR(510)에 의해 결정된 그 때의 디지털 코드 워드(WC)를 업-다운 카운터(540)의 초기 코드 워드(WC)로 설정하도록 한다. 제어 블록(620)은 위상 검출기(500)로부터 출력되는 동기 신호(Lock)를 수신하여, 동기 신호(Lock)가 하이레벨이면, 전달 신호(Trans)를 출력한다. 전달 신호(Trans)에 응답하여 전송 게이트(TG)가 턴온되면서, SAR(510)에 의해 출력되는 디지털 코드 워드(WC)가 업-다운 카운터(540)의 초기 코드 워드(WC)로 전달되어 설정된다.The phase detector 500 senses the synchronization condition and sets the digital code word WC at that time determined by the SAR 510 to the initial code word WC of the up-down counter 540. The control block 620 receives the synchronization signal Lock output from the phase detector 500, and outputs a transmission signal Trans when the synchronization signal Lock is at a high level. As the transmission gate TG is turned on in response to the transmission signal Trans, the digital code word WC output by the SAR 510 is transferred to the initial code word WC of the up-down counter 540 to be set. do.
상기와 같이, 업-다운 카운터(540)가 초기 코드 워드(WC)로 설정되면 그 때부터 DAC(520)는 업-다운 카운터(540)에서 출력되는 디지털 코드 워드(WC)에 의해 제어된다. 즉, 본 발명의 일 실시예에 따른 DLL이 동기 상태에 이르기까지는 DAC(520)는 SAR(510)에서 출력되는 코드 워드(WS)에 의해 제어되다가, 그 이후에는 DAC(520)는 업-다운 카운터(540)에서 출력되는 코드 워드(WC)에 의해 제어된다.이와 같이, 두 개의 코드 워드(WS, WC)를 선택적으로 DCA(520) 및 디코더(530)에 입력시키기 위하여 멀티플렉서(590)가 사용된다.As described above, when the up-down counter 540 is set to the initial code word WC, from then on, the DAC 520 is controlled by the digital code word WC output from the up-down counter 540. That is, until the DLL according to the embodiment of the present invention is in a synchronous state, the DAC 520 is controlled by the code word WS output from the SAR 510, and then the DAC 520 is up-down. It is controlled by the code word WC output from the counter 540. As such, the multiplexer 590 is configured to selectively input two code words WS and WC to the DCA 520 and the decoder 530. Used.
위상 검출기(500)에 의해 동기 신호(Lock)가 하이레벨(H)이 되면, SAR(510)에 의해 DAC(520)가 제어되던 것이 중단되고, SAR(510)에 래치된 디지털 코드워드(WS)가 업-다운 카운터(540)에 설정되어 업-다운 카운터(540)로써 DAC(520)가 제어됨으로써 동기 동작이 지속적으로 이루어지게 된다.When the synchronization signal Lock reaches the high level H by the phase detector 500, the control of the DAC 520 by the SAR 510 is stopped, and the digital codeword WS latched in the SAR 510 is stopped. ) Is set in the up-down counter 540 so that the DAC 520 is controlled by the up-down counter 540 so that the synchronous operation is continuously performed.
지연 라인(550)은 DAC(520)의 출력 신호(Vc)에 응답하여 내부 클럭(Inclk)의 위상을 조절하는 역할을 한다. 즉, 지연 라인(550)은 DAC(520)의 출력 신호(Vc)에 따라 입력되는 외부 클럭(Extclk)을 지연시켜 내부 클럭(Inclk)을 발생한다. 바람직하기로는, DAC(520)의 출력 신호(Vc)를 레귤레이팅한 신호를 지연라인(550)으로 입력한다. 따라서, 지연 라인(550)은 DAC(520)의 출력 신호(Vc)를 레귤레이팅한 신호인 조정 공급 전압(Vcp)에 의해 제어되는 지연 라인(Regulated Supply Voltage Controlled Delay Line)인 것이 바람직하다.Delay line 550 adjusts the phase of the internal clock (Inclk) in response to the output signal (Vc) of the DAC (520). That is, the delay line 550 delays the external clock Extclk input according to the output signal Vc of the DAC 520 to generate the internal clock Incclk. Preferably, the signal regulating the output signal Vc of the DAC 520 is input to the delay line 550. Accordingly, the delay line 550 is preferably a regulated supply voltage controlled delay line controlled by a regulated supply voltage Vcp which is a signal regulating the output signal Vc of the DAC 520.
지연라인(550)의 상세한 구성은 도 9에 도시된다. 이를 참조하면, 지연라인(550)은 다수개의 버퍼(551~55n)를 포함한다.The detailed configuration of the delay line 550 is shown in FIG. Referring to this, the delay line 550 includes a plurality of buffers 551 to 55n.
기존의 조정된 공급 전압에 의해 제어되는 지연 라인과 오실레이터는 공급 전압으로서 전원 전압(Vdd)을 사용하는 캐스캐이드(cascade) 버퍼를 사용하였다.Delay lines and oscillators controlled by conventional regulated supply voltages used cascade buffers using the supply voltage (Vdd) as the supply voltage.
그런데, 본 발명의 일 실시예에 따른 DLL에 사용되는 지연라인(550)은 가상 공급 전압(virtual supply voltage)인 조정 공급 전압(Vcp)을 사용하여 지연을 발생시키는 버퍼(551~55n)로 구성된다. 여기서, 버퍼(551~55n)는 차동 지연 소자로 구현되는 것이 바람직하다. 버퍼(551~55n)를 차동 지연소자로 구현함으로써, 공급 전압과 기판 잡음(substrate noise)에 영향을 덜 받는다.By the way, the delay line 550 used in the DLL according to an embodiment of the present invention consists of buffers 551 to 55n that generate a delay by using a regulated supply voltage Vcp which is a virtual supply voltage. do. Here, the buffers 551 to 55n are preferably implemented as differential delay elements. By implementing the buffers 551 to 55n as differential delay elements, they are less affected by supply voltage and substrate noise.
레귤레이터(560)는 DAC(520)의 출력 신호(Vc)를 조정하여 지연라인(550)에 필요한 가상 공급 전압(Vcp)을 생성하는 역할을 한다. 레귤레이터(560)의 상세한구성은 도 10에 도시된다.The regulator 560 adjusts the output signal Vc of the DAC 520 to generate the virtual supply voltage Vcp required for the delay line 550. The detailed configuration of the regulator 560 is shown in FIG.
레귤레이터(560)는 입력 전압(IN)에 트래킹(tracking) 되도록 출력 전압(Vcp)을 조절한다. 입력 전압(IN)은 DAC(520)의 출력 신호(Vc)이고, 출력 전압은 가상 공급 전압(Vcp)이다.The regulator 560 adjusts the output voltage Vcp to track the input voltage IN. The input voltage IN is the output signal Vc of the DAC 520, and the output voltage is the virtual supply voltage Vcp.
레귤레이터(550)는 네거티브 피드백(Negative feedback)을 사용하여 출력 전압(Vcp)가 입력 전압(IN) 보다 높게 되면 피모스(PMOS) 트랜지스터의 게이트 전압이 올라가서 피모스 트랜지스터에 흐르는 전류를 작게 함으로써, 전압은 전류와 저항의 곱이라는 오옴(Ohm)의 법칙에 따라 출력 전압(Vcp)이 내려가도록 한다.When the output voltage Vcp becomes higher than the input voltage IN using the negative feedback, the regulator 550 increases the gate voltage of the PMOS transistor to decrease the current flowing through the PMOS transistor. Causes the output voltage (Vcp) to drop according to Ohm's law, the product of current and resistance.
도 9의 지연라인(550)에서 가상 공급 전압(Vcp)이 올라가면 지연라인(550)의 지연량이 감소하게 되고 반대로 가상 공급 전압(Vcp)이 내려가게 되면 지연라인(550)의 지연량이 증가하게 된다.When the virtual supply voltage Vcp increases in the delay line 550 of FIG. 9, the delay amount of the delay line 550 decreases, and conversely, when the virtual supply voltage Vcp decreases, the delay amount of the delay line 550 increases. .
지연라인(550)에서 발생되는 내부 클럭(Inclk)은 복제 회로(replica, 610)를 거쳐 피드백 클럭(fbclk)으로서 위상 검출기(500)로 입력된다.The internal clock Incclk generated in the delay line 550 is input to the phase detector 500 as a feedback clock fbclk via a replica 610.
복제 회로(replica, 610)는 지연라인(550)에서 발생되는 내부 클럭(Inclk)이 분배되기 위해 거치는 경로 상에 발생되는 지연을 보상하기 위한 회로이다. 따라서, 복제 회로(replica, 610)에서의 지연량은 내부 클럭(Inclk)이 분배되는 경로의 지연과 동일한 것이 바람직하다.The replica 610 is a circuit for compensating for a delay occurring on a path through which an internal clock Incclk generated in the delay line 550 is distributed. Accordingly, the delay amount in the replica 610 is preferably equal to the delay of the path in which the internal clock Incclk is distributed.
본 발명의 일 실시예에 따른 DLL은 초기 동기 동작시에 SAR(도 5의 510)로 구현된 이진 서치 알고리즘을 이용하여 동기 싸이클 시간을 빠르게 하는 것이 가능하다. 또한 본 발명의 일 실시예에 따른 DLL은 조정 공급 전압(Vcp)에 의해 제어되는 지연라인(550)을 사용함으로써, 정전류의 소모는 없애고 다이나믹 전류만 소모하도록 하며, 아날로그 DLL처럼 미세한 지연 조절이 가능하다.The DLL according to the embodiment of the present invention can speed up the synchronization cycle time by using a binary search algorithm implemented with SAR (510 of FIG. 5) during the initial synchronization operation. In addition, the DLL according to an embodiment of the present invention uses the delay line 550 controlled by the regulated supply voltage (Vcp) to eliminate the consumption of constant current and to consume only the dynamic current, and fine delay adjustment is possible like an analog DLL. Do.
DLL이 동기 동작을 수행할 때 내부 조건 특히, 온도가 변할 수 있다. 반도체 칩 내부의 접합 온도(junction temperature)가 변하면 동기 코드 워드가 몇 비트씩 바뀔 수 있는데, 본 발명의 DLL에서는 업-다운 카운터(도 5의 540)를 이용하여 인접한 코드 워드로 변하도록 함으로써, 갑자기 코드 워드가 크게 변하는 것을 방지한다.Internal conditions, especially temperatures, can change when a DLL performs a synchronous operation. When the junction temperature inside the semiconductor chip is changed, the sync code word can be changed by a few bits. In the DLL of the present invention, the up-down counter (540 in FIG. 5) is used to change the adjacent code word. Prevents code words from changing drastically.
그리고, 외부 클럭(Extclk)의 주파수를 6분주하여 SAR(도 5의 510)나 업-다운 카운터(도 5의 540)를 동작시켜 SAR(510)나 업-다운 카운터(540) 타이밍 버짓(timing budget)을 줄일 수 있다.Then, the frequency of the external clock Extclk is divided by six to operate the SAR (510 of FIG. 5) or the up-down counter (540 of FIG. 5) to timing the SAR 510 or the up-down counter 540. budget).
도 5를 다시 참조하여, 본 발명의 일 실시예에 따른 DLL의 동작을 전체적으로 기술하면 다음과 같다.Referring back to Figure 5, the overall operation of the DLL according to an embodiment of the present invention will be described.
위상 검출기(500)는 지연라인(550)에서 생성된 내부 클럭(Inclk)이 복제 회로(610)를 거쳐 피드백되는 피드백 클럭(fbclk)의 위상을 외부 클럭(Extclk)의 위상과 비교하여 비교 결과인 검출 신호(COMP)를 초기 동기 과정에서는 SAR(510)로 입력하여 SAR(510)를 구동하여 디지털 코드 워드(WS) 발생한다.The phase detector 500 compares the phase of the feedback clock fbclk to which the internal clock Incclk generated in the delay line 550 is fed back through the replication circuit 610 with the phase of the external clock Extclk. In the initial synchronization process, the detection signal COMP is input to the SAR 510 to drive the SAR 510 to generate a digital code word WS.
SAR(510)의 8 비트 디지털 코드 워드(WS) 중 상위 4비트(B<4:7>)는 DAC(520)의 선형성을 좋게 하기 위해서 이진-써모미터 코드 디코더(530)로 입력되어 디코딩된 24-1 비트(C<0:14>)가 DAC(520)의 상위 4비트로 입력되고 SAR(510)의 하위 4 비트(b<0:3>)는 그대로 DAC(520)로 입력된다.The upper four bits (B <4: 7>) of the 8-bit digital code words (WS) of the SAR 510 are input to the binary-thermometer code decoder 530 and decoded to improve the linearity of the DAC 520. 24-1 bits (C <0:14>) are input to the upper 4 bits of the DAC 520 and the lower 4 bits (b <0: 3>) of the SAR 510 are input to the DAC 520 as they are.
입력된 디지털 제어 코드(B<0:3>, C<0:14>)에 따라 DAC(520)에서 아날로그 출력 신호(Vc)가 발생된다. DAC(520)에서 발생된 아날로그 출력 신호(Vc)가 레귤레이터(560)로 입력되어 레귤레이팅된 출력인 조정 공급 전압(Vcp)이 지연라인(550)으로 입력된다.The analog output signal Vc is generated in the DAC 520 according to the input digital control codes B <0: 3> and C <0:14>. The analog output signal Vc generated by the DAC 520 is input to the regulator 560, and the regulated supply voltage Vcp, which is a regulated output, is input to the delay line 550.
조정 공급 전압(Vcp)은 버퍼 체인으로 구성되는 지연라인(550)의 공급 전원으로 작용하여 인버터로 구성된 지연 소자의 지연량을 가변함으로써 내부 클럭(Inclk)의 위상을 가변하게 한다.The regulated supply voltage Vcp acts as a supply power source for the delay line 550 composed of the buffer chain, thereby varying the delay amount of the delay element composed of the inverter, thereby varying the phase of the internal clock Incclk.
SAR(510)로써 초기 동기 동작이 이루어지다가 위상 검출기(500)가 동기 상태를 감지하면 SAR(510)의 동작은 멈추어 지고 그 때의 SAR(510)의 출력 디지털 코드 워드(WS)가 업-다운 카운터(540)의 시작 코드 워드(WC)로 설정된다. 외부 클럭(Extclk)의 위상과 피드백 클럭(fbclk)에 반영되는 내부 클럭(Inclk)의 위상에 응답하여 업-다운 카운터(540)의 출력 코드 워드(WC)를 증가시키거나 감소시킴으로써 DAC(520)의 출력인 아날로그 출력 신호(Vc)의 전압 레벨을 조정하여 지연 라인(550)의 지연량을 제어하게 된다.When the initial synchronization operation is performed with the SAR 510 and the phase detector 500 detects the synchronization state, the operation of the SAR 510 is stopped and the output digital code word WS of the SAR 510 at that time is up-down. The start code word WC of the counter 540 is set. The DAC 520 increases or decreases the output code word WC of the up-down counter 540 in response to the phase of the external clock Extclk and the phase of the internal clock Inclk reflected in the feedback clock fbclk. The delay amount of the delay line 550 is controlled by adjusting the voltage level of the analog output signal Vc, which is the output of the signal.
본 발명의 일 실시예에 따른 DLL의 성능을 고찰하기 위하여 시뮬레이션이 이루어졌다. 도 11는 본 발명의 일 실시예에 따른 DLL을 시뮬레이션한 결과를 보여주는 도면이다. 도 11에 도시된 시뮬레이션 결과는 DLL의 풀-루프 시뮬레이션(full loop simulation) 결과로서, 0.14um DRAM 공정 파라미터를 사용하였으며 시뮬레이션 툴인 hspice를 사용하여 검증하였다.Simulation was performed to consider the performance of the DLL according to an embodiment of the present invention. 11 is a view showing a result of simulating a DLL according to an embodiment of the present invention. The simulation result shown in FIG. 11 is a full loop simulation result of the DLL, and 0.14um DRAM process parameters were used and verified using hspice, a simulation tool.
도 11에 도시된 결과는 외부 전압 1.8V, 온도 55'C, 외부 클럭(Extclk)의 주파수는 250MHz에서의 hspice로 검증한 시뮬레이션 결과이다. DLL이 동기되었을 때의 디지털 코드 워드는 [00010000]이다. DAC(520)의 출력 신호 전압(Vc)은 외부 클럭(Extclk)이 6분주 되었을 때마다 업-다운 카운터(540)의 디지털 코드 워드를 받아 업데이트되어 DAC(520)를 거쳐 바뀌게 된다.The results shown in FIG. 11 are simulation results verified by hspice at 250 MHz for the external voltage 1.8 V, the temperature 55'C, and the frequency of the external clock Extclk. The digital code word when the DLL is synchronized is [00010000]. The output signal voltage Vc of the DAC 520 is updated by receiving the digital code word of the up-down counter 540 whenever the external clock Extclk is divided by six, and is changed through the DAC 520.
도 12는 시간에 따른 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 위상 차이를 나타내는 도면으로서, DLL 동작 초기에 3ns 정도의 위상 차이를 가지다가 DLL이 동기 동작이 진행하여 동기가 이루어졌을 때는 위상 차이가 40ps 이내의 미세한 차이를 가지고 동기 되었음을 보여 준다.FIG. 12 is a diagram illustrating a phase difference between an external clock Extclk and a feedback clock fbclk according to time. When the DLL is synchronized with a phase difference at the beginning of the DLL operation, the phase is synchronized. It shows that the difference is synchronized with a fine difference within 40ps.
다음의 표 1에는 본 발명의 일 실시예에 따른 DLL의 성능이 요약되어 표시된다.Table 1 below summarizes the performance of a DLL according to an embodiment of the present invention.
[표 1]TABLE 1
표 1을 참조하면, 본 발명의 일 실시예에 따른 DLL의 지터가 종래의 디지털 DLL에 비해 40ps 정도로 매우 작으며 전류 소모도 6.7mA로 아날로그 DLL보다 작다. 상기 결과에서도 나타나듯이, 본 발명의 DLL은 매우 좋은 지터 특성을 가지는 아날로그 DLL의 장점과 동기 정보를 디지털 코드 워드로 저장하여 동기 정보를 잃어버릴 염려가 없고 정 전류 소모가 없는 디지털 DLL의 장점을 모두 취하고 있다.Referring to Table 1, the jitter of the DLL according to the embodiment of the present invention is very small as much as 40ps compared to the conventional digital DLL, and the current consumption is also smaller than the analog DLL at 6.7mA. As can be seen from the above results, the DLL of the present invention has both the advantages of an analog DLL having a very good jitter characteristic and the advantages of a digital DLL that stores synchronization information as a digital code word without fear of losing the synchronization information and without constant current consumption. Getting drunk.
본 발명의 일 실시예에 따른 DLL에서는 조정 공급 전압으로 제어되는 지연 라인을 사용하여 아날로그 DLL에 버금가는 50ps 이내의 지터를 구현하여 양질의 내부 클럭을 생성한다. 따라서, 클럭에 동기되어 데이터를 출력하는 고속의 반도체 메모리 장치에 적합하다.The DLL according to an embodiment of the present invention implements jitter within 50 ps, which is comparable to that of an analog DLL, using a delay line controlled by a regulated supply voltage to generate a high quality internal clock. Therefore, it is suitable for a high speed semiconductor memory device which outputs data in synchronization with a clock.
또한, 본 발명의 일 실시예에 따른 DLL에서는 이진 서치 알고리즘을 구현한 SAR을 사용함으로써 동기 싸이클 시간을 크게 줄이는 것이 가능하며, 또한 정 전류를 소모하지 않으므로 소비 전력을 아날로그 DLL에 비해 대폭 줄일 수 있다.In addition, in the DLL according to an embodiment of the present invention, it is possible to greatly reduce the synchronization cycle time by using a SAR that implements a binary search algorithm. Also, since it does not consume constant current, power consumption can be significantly reduced compared to an analog DLL. .
그리고 본 발명의 일 실시예에 따른 DLL에서는 동기 과정 중에 반도체 칩 내의 온도가 바뀌어 동기 정보가 바뀌는 점을 고려하여 시작 코드 워드를 가지는 업-다운 카운터를 사용하여 인접한 코드 워드로만 변화될 수 있도록 함으로써 동기 정보가 유지될 수 있다.In the DLL according to the embodiment of the present invention, the synchronization is performed by using an up-down counter having a start code word to change only adjacent code words in consideration of the fact that the temperature in the semiconductor chip changes during synchronization. Information can be maintained.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
본 발명의 DLL에 의하면, 아날로그 DLL과 같은 좋은 지터 특성을 가지면서 동기 시간이 빠른 효과가 있다. 또한, 본 발명의 DLL에 의하면, 동기 정보가 디지털 코드 워드로 저장되어 동기 정보가 손실될 염려가 없고 정 전류 소모가 없는 효과가 있다.According to the DLL of the present invention, it has the same jitter characteristic as that of the analog DLL, and the synchronizing time is effective. In addition, according to the DLL of the present invention, the synchronization information is stored as a digital code word so that there is no fear that the synchronization information is lost and there is no constant current consumption.
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