KR20030059078A - 표면-실장형 집적회로의 제조 방법 및 그 회로 - Google Patents

표면-실장형 집적회로의 제조 방법 및 그 회로 Download PDF

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KR20030059078A
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ball
pins
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삘라에릭
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아트멜 그르노블 에스아
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Abstract

본 발명은, 먼저, 배면 및, 상기 배면 아래에서 배면에 수직하게 연장하는 핀 그리드 어레이를 가진 패키지를 제조한 다음, 각 핀의 단부에, 상기 단부를 감싸며 그것에 솔더링되는 저용융점 (low melting point) 합금 볼 (44) 을 형성하는 단계를 포함하는 표면-실장형 집적회로 (40) 를 제조하는 방법에 관한 것이다.
또한, 본 발명은, 배면 및, 상기 배면 아래에서 배면에 수직하게 연장하며, 핀 (42) 을 따라 대략 일정한 단면의 핀 그리드 어레이를 가진 패키지를 구비한 표면-실장형 집적회로 (40) 에 관한 것이다. 각 핀 (42) 의 단부에는, 저용융점합금 볼 (44) 이 이 단부를 감싸며 솔더링된다.

Description

표면-실장형 집적회로의 제조 방법 및 그 회로{METHOD FOR MAKING AN INTEGRATED CIRCUIT CAPABLE OF BEING SURFACE-MOUNTED AND RESULTING CIRCUIT}
본 발명은 전자 기판의 표면 실장을 위한 집적회로를 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 발명은 패키지와 전자 기판의 인쇄 회로 사이의 전기 접속부의 제조에 관한 것이다.
집적된 전자 회로의 복잡성의 증가와 셀프-세임 칩 (self-same chip) 에 집적될 수 있는 반도체 수의 증가는, 집적회로 출력 접속부의 개수와 밀도를 증가시켜왔다. 집적회로 표면 접속 기술은 이러한 추세를 따라 발전하고 있다.
종래 기술의 어떤 집적회로 패키지는, 균일한 피치 (pitch) 로 배열되며 집적회로의 에지에 수직하고 각 리드의 단부는 집적회로의 배면에 대해 90°구부러진 리드의 열 (rows of leads) 을 가지며, 여기서, 배면은, 집적회로가 솔더링 (soldering) 되어 실장되는 전자 기판의 표면과 대향한다. 리드가 90°로 구부러짐으로써 이 부분이 기판의 실장면에 솔더링될 수 있다. 듀얼 인 라인 (dual-in-line ; 또는 DIL) 로 널리 공지되어 있는 이러한 타입의 접속부는 벌크화 된다는 것과 출력 수가 제한된 패키기의 생산만을 가능하게 한다는 단점을 가진다.
핀들의 어레이 또는 핀 그리드 어레이 (pin grid array ; 또는 PGA) 로 공지된 접속 기술을 이용하는 접속부가 미세 전자 부품 (microelectronics) 에 오랫동안 이용되어 왔다. PGA 기술을 이용하여 제조된 인쇄 회로 패키지의 배면에는, 이 배면에 위치하며 이 면에 수직한 핀들의 어레이가 구비된다. 이 접속 기술에서는, 핀들이 전자 기판으로 삽입되어야 하고, 이는 상당량을 공간을 차지하게 된다.
표면-실장 집적회로 (surface-mount integrated circuit ; SMC) 기술에서는, 집적회로 패키지의 에지부 상에서 구부러진 J-형태 리드 또는 J-리드가 인쇄 회로에 솔더링된다.
최근 세대의 집적회로 패키지에서는, 집적회로와 인쇄 회로 사이의 접속이 주석/납 합금으로 이루어진 볼들의 어레이에 의해 수행된다. 볼 그리드 어레이 (Ball Grid Array ; 또는 BGA) 로 공지된 이 기술은, 수직으로 더 짧아진 접속부의, 따라서, 집적회로와 전자 기판 사이의 접속부의 길이가 짧아진, 고밀도의 패킹을 가능하게 한다. 이 기술의 장점 중 하나는 보다 나은 주파수 동작 (frequency behavior) 이다.
초기에, BGA 는 작은 풋프린트 (footprint) 패키지 상에 많은 수의 출력 핀을 획득하기 위해 개발되었지만, 오늘날, 이 기술은 적은 수의 출력 (예를 들면, 40-핀 메모리) 을 가진 작은 칩에 대해서도 이용되고 있다.
도 1 은 패키지 상에 실장된 칩 (12) 을 구비하는 집적회로의 세라믹 패키지 (10) 의 부분 단면도를 나타낸다. 도 1 은, 볼 그리드 어레이 또는 BGA 타입의 접속 기술을 이용하는 패키지의 출력 접속부 중 하나를 상세하게 나타낸다.
이 도 1 의 실시예에서, 칩 (12) 은, 패키지 (10) 의 상호 접속을 위해 기판과 대향하고 있는 활성면 상에 배치되어, 패키지의 기판에 직접적으로 솔더링될 수 있는 전기적 액세스 포인트를 나타내기 위해 역전되어 있다. 다른 실시예들에서, (미역전된) 칩은 와이어 접속에 의해 패키지에 솔더링될 수 있다.
칩 (12) 은 솔더링 접속부 (14) 에 의해 패키지 (10) 의 내부 접속부 (16) 와 접속된다. 내부 접속부 (16) 는 패키지 (10) 의 배면 (19) 과 동일한 면 상에 위치된 금속 패드 (18) 를 통해 패키지의 외면 상에 실현된다. (도면에 나타내지 않은) 인쇄 회로에 솔더링될 주석/납 합금으로 이루어진 볼 (20) 이 금속 패드 (18) 에 솔더링된다.
도 1 과 같은 타입의 BGA 접속은 주요한 단점을 가진다. 특히, 패키지의 기판과 패키지가 실장되는 기판이 다른 열 팽창 계수를 가질 경우, 예를 들면, 세라믹 패키지와 에폭시 수지로 이루어진 기판의 경우, 온도가 변경됨에 따른, 이들 두 기판 사이의 다른 열 팽창은 솔더 볼 (20) 을 파괴시킨다. 주석/납 합금으로 이루어진 볼들의 높이는 이 문제를 완화시키기에 불충분하며, 솔더링된 접합부는 열 사이클 (thermal cycles) 에 의해 비교적 빠르게 파괴된다.
패키지와 전자 기판의 솔더링 시, 볼 (20) 이 용융된 후 비교적 신속하게 냉각됨에 따라 발생하는 열 충격에 의해, 솔더 볼의 파괴가 발생할 수 있는 한편, 또 한편으로는, 군수 애플리케이션의 경우와 같이, 주위 온도의 변화가 매우 크고 빠르게 있는 경우 (-55℃ 내지 +150℃), 집적회로의 동작 동안 솔더 볼의 파괴가 발생할 수 있다.
볼 그리드 어레이 또는 BGA 타입의 접속 기술이 갖는 다른 단점은, 고장(breakdown) 이 있을 경우, 값비싼 부품을 교체하기 위해 패키지를 복구하기 어렵다는 것이다.
패키지 제조업자들은, 기판에 실장된 패키지의 솔더 볼 파괴를 방지하기 위한 해결책을 제안하고 있다.
도 2 는, 홀 (26) 을 가진 세라믹 플레이트 (27) 로 필수적으로 구성되는 인서트 (insert; 22) 를 이용하는 하나의 해결책을 나타낸다. 홀 (26) 은 패키지 접속부의 금속 패드 (18) 와 동일한 피치를 갖도록 배열된다.
인서트 (22) 가 패키지에 실장되기 전, 연장된 형태이며 세라믹 플레이트 (24) 의 양쪽으로부터 튀어 나온 솔더 볼 (28) 을 각 홀 (26) 에 생성한다.
연장된 볼 (28) 을 갖는 세라믹 플레이트는, 패키지 (10) 배면 아래의 일 표면 측에 배열된다. 세라믹 플레이트의 일 면과 동일측 상의 홀로부터 튀어 나온 볼들의 단부은 패키지 접속부들의 각 금속 패드 (18) 에 솔더링된다.
전자 기판에 솔더링될, 세라믹 플레이트의 다른측으로부터 튀어 나온 볼들의 다른 단부은 패키지에 솔더링될 볼들의 단부보다 길다. 따라서, 기판에 솔더링된 인서트를 구비한 패키지의 볼들 상에 가해진 열 응력 (thermal stresses) 은 볼의 주변을 통해 확산된다.
더 높은 볼 높이를 갖는 것이 바람직하다면, 볼을 기둥 모양으로 하여, 더 높은 열 응력을 견디도록 할 수도 있지만, 이는 적절한 몰드를 이용해야 한다.
솔더 볼의 파괴를 방지하기 위한 다른 해결책을 도 3 에 나타낸다.
패키지 (30) 는 패키지의 접속점에서 반구형의 캐비티 (32) 로 오목해진다.금속 (34) 층으로 피복된 각각의 캐비티 (32) 에 구형의 솔더 볼 (36 ; sphericla solder ball) 을 삽입한다. 캐비티에 관련된 이러한 타입의 접속에서는, 그의 제조를 위해 몰드를 필요로 하는 인서트를 이용하지 않으면서, 열 응력이 더 넓은 영역을 통해 분산된다.
세라믹 패키지의 경우, 솔더 볼로 이용되는 볼들은 일반적으로 93%의 납과 7%의 주석을 함유하는 합금으로 이루어지고, 이는 쉽게 성형되지 않는다. 플라스틱 패키지의 경우, 합금은 63% 납과 37% 주석을 함유한다. 세라믹 패키지의 경우에는, 기판과 패키지의 솔더링시, 볼들이 현저한 파괴에 이를 수 있기 때문에, 63% 의 납과 37%의 주석을 함유하는 합금을 이용할 수 없다.
솔더링된 접합부의 파괴 문제에 대한 현재의 해결책은 비용 또는 성능의 관점에서 만족스럽지 않다. 특히, 인서트는 값비싼 해결책이다. 기둥의 이용은 볼 파괴의 문제를 제한하지만, 그럼에도 불구하고, 이 해결책은, 군수 애플리케이션에, 기술적으로 부적합하다.
종래 기술의 집적 회로 패키지 접속 문제를 완화하기 위해서, 본 발명은, 배면 및, 상기 배면 아래에서 배면에 수직하게 연장하는 핀 그리드 어레이를 가진 패키지를 제작한 다음, 각 핀의 단부에, 상기 단부를 감싸며 솔더링되는 저용융점 (low melting point) 합금 볼을 형성하는 단계를 포함하며,
상기 각 핀의 단부에 볼을 형성하기 위해서,
- 집적회로 패키지의 핀과 동일한 피치로 분포되어 있는 셀룰러 플레이트 작용 셀 (working cells) 을 합금 소재로 이루어진 솔더 크림으로 채우는 단계;
- 상기 솔더 크림을 수용하는 셀들에 상기 셀룰러 플레이트 상부의 상기 집적회로의 핀 그리드 어레이 핀들을 삽입하는 단계;
- 상기 합금이 용융될 때까지 상기 셀룰러 플레이트를 가열하는 단계;
- 액체 합금이 상기 핀들을 따라 침투하지 않도록 하기 위해, 상기 셀룰러 플레이트를 아주 신속히 냉각시키는 단계;
- 상기 셀룰러 플레이트를 상기 집적회로의 상부에 배치하여 상기 집적회로가 상기 셀내의 응고된 합금에 지지된 핀들에 의해 셀룰러 플레이트로부터 현수되도록, 상기 집적회로와, 상기 회로에 상기 셀내의 응고된 합금에 의해 고정되어 있는 상기 셀룰러 플레이트를 역전하는 단계; 및
- 상기 셀의 솔더가 용융될 때까지, 상기 셀룰러 플레이트를 가열하여, 중량에 의해 (under gravity) 상기 집적회로를 상기 셀룰러 플레이트로부터 분리시키며 상기 핀의 단부에 솔더 볼을 형성시키는 단계를 포함하고,
상기 합금은, 상기 집적회로가 상기 셀룰러 플레이트로부터 분리되자마자 신속하게 볼 형태로 응고되어 핀을 따라 확산될 시간을 허용하지 않으면서 핀에 부착된 상태를 유지하기에 충분할 정도로 웨팅되는 (wetted) 것을 특징으로 하는 표면-실장형 집적회로 제조 방법을 제안한다.
또한, 본 발명은, 배면 및, 배면 아래에서 배면에 수직하게 연장하는 핀 그리드 어레이를 가진 패키지를 구비하되, 각 핀의 단부는 이 단부를 감싸며 각 핀의 단부에 솔더링된 저용융점 합금 볼을 갖는 것을 특징으로 하는, 본 발명에 따른 제조 방법에 의해 얻어지는 표면 실장형 집적회로를 제안하고 있다.
본 발명에 따른 집적회로의 특정 실시예에서는, 볼에 의해 감싸진 핀 단부의 길이가 대략 볼의 직경과 동일하다. 이는, 제 1 실시예에서는, 볼에 의해 감싸진 핀의 길이가 패키지의 배면으로부터 돌출한 핀의 길이와 동일하고, 제 2 실시예에서는, 패키지의 배면으로부터 돌출한 핀의 길이가 볼의 직경보다 큰 것과 같은 특정 실시예들을 얻게 한다.
본 발명에 따른 집적회로의 다른 실시형태에서는, 볼에 의해 감싸진 핀 단부의 길이가 볼의 직경보다 작다.
본 발명은 세라믹 패키지나 플라스틱 패키지로 제조한 집적 회로에 적용될 수 있다.
본 발명에 따른 제조 방법은, 일반적으로 그러하듯이, 특히 핀들이 유연한 (smooth) 경우에, 그 단면이 핀을 따라서 대략적으로 일정한 핀을 구비하는 집적회로에 특히 적합하다.
본 발명의 다른 특징과 이점을 첨부된 도면을 참조하여, 자세히 설명한다.
- 도 1 은, 상술한 바와 같이, 종래 기술의 세라믹 패키지의 부분 단면도를 나타낸다.
도 2 는, 상술한 바와 같이, 삽입을 이용하는, 도 1 의 패키지의 부분 단면도를 나타낸다.
도 3 은, 상술한 바와 같이, 패키지의 공동 (cavities) 에 배열된 솔더볼을 구비하는 종래 기술의 패키지의 부분 단면도이다.
도 4 는, 솔더 볼을 가진 핀을 구비하는 본 발명에 따른 집적회로를 나타낸다.
도 5a, 5b, 5c, 및 5d 는 본 발명에 따른 집적회로의 핀들의 다양한 실시예를 상세하게 나타낸다.
도 6 은 전자 보드에 솔더링된 도 4 의 집적회로의 핀을 상세하게 나타낸다.
도 7, 8, 9 및 10 은 본 발명에 따른 집적회로를 제조하는 여러 단계들을 나타낸다.
도 4 는, 각각이 그 단부에 이 단부를 감싸는 솔더 볼 (44) 을 가지며, 핀을 따라서 대략적으로 일정한 단면을 갖는 유연한 접속 핀들 (42 ; smooth connection pins) 을 구비하는, 본 발명에 따른 집적회로 (40) 를 나타낸다. 핀들은, 니켈로 도금된 후, 세라믹 패키지의 경우에는 금으로 도금되고, 플라스틱 패키지의 경우에는 코바 (Kovar) 로 도금된 페로니켈 (ferronickel) 로 구성된다.
집적회로 (40) 은 핀들의 길이 및 핀들의 단부에서의 볼들의 위치에 따라 다양한 구성으로 제조될 수 있다. 도 5a 내지 5d 는 다양한 구성을 갖는 집적회로의 핀들 중 하나를 상세하게 나타낸다.
도 5a 는 그 단부에 솔더링된 볼 (44) 의 직경보다 큰 길이 (Lb) 의 핀들을 구비한 집적회로 (40) 의 실시형태의 핀들 중 하나를 상세하게 나타낸다. 도 5a 의 실시예에서, 이하 핀 단부라고 부르는, 볼에 의해 감싸진 핀의 부분 (Le) 을 고려하면, 핀 단부의 길이는 볼 (44) 의 직경 (D) 과 대략적으로 동일하다. 이 실시예는, 집적회로가 보드상으로 이동할 때, 솔더 볼들이 용융되어 뭉개지도록 하지 않는다는 이점을 갖는다. 따라서, 볼들이 그들의 직경 (D) 을 통해 관통하는 개별 핀들에 의해 내부적으로 보강되게 된다.
다른 실시예에서는, 집적회로가 그 길이가 솔더 볼 (44) 의 직경과 대략적으로 동일한 짧은 핀 (46) 을 구비하며, 여기서 볼은 핀 전부를 감싸고 있다. 도 5b 는 이런 집적회로의 핀들중 하나를 나타낸다. 짧은 핀을 갖는 이런 구성은, 집적회로가 전자 보드 상으로 이동할 때, 집적회로의 무게에 의한 솔더 볼의 뭉개짐을 방지하는 동시에, 패키지가 보드의 인쇄회로에 매우 근접하게 솔더링되도록 하며, 도 5a 의 실시예에 나타낸 바와 같이, 볼은 그 직경 (D) 전체를 통해 보강된다.
집적회로의 다른 실시예에서는, 볼 (44) 에 의해 감싸진 핀 단부의 길이 (Le) 가 볼의 직경보다 작다.
도 5c 는 도 5a 의 핀 (42) 의 한가지 구성을 상세하게 나타내며, 이 경우, 볼 (44) 에 의해 감싸진 핀 단부의 길이 (Le) 는 볼의 직경 (D) 보다 작다.
도 5d 는 도 5b 의 것과는 다른 구성을 갖는 짧은 핀 (48) 을 상세하게 나타낸다. 도 5d 의 구성의 경우, 핀의 길이 (Lb) 는 볼의 직경 (D) 보다 작으며, 핀 (48) 전부가 볼 (44) 에 의해 감싸진다.
다양한 구성의 핀들에 대한 볼 (44) 은 63% 납과 37% 주석을 함유하는 합금으로부터 제조되며, 이는,
- 매우 낮은 용융점;
- 습윤성 (wettability); 및
- 그것이 인쇄 회로 상에 사용되는 것과 동일한 합금; 또는 표면 상으로의부품 (components) 이동에 적합한 임의의 다른 합금이라는 사실과 같은 이점들만을 갖는다.
도 6 은, 집적회로가 탑재 배선 (52 ; mounting metallization) 을 갖는 전자 보드 (50) 에 솔더링된 후의 도 5a 의 핀 (42) 을 상세하게 나타낸다. 배선은 그 표면에, 일반적으로 63% 납과 37% 주석을 함유하는 합금으로 이루어진 솔더 (54) 를 갖는다.
도 5a 및 도 5b 의 실시예에서는, 집적회로가 보드 상에 탑재되는 시점에, 배선 (52) 상의 솔더 (54) 가 핀 (42) 의 단부를 향해서 상승한다. 따라서, 핀들을 보드에 솔더링하기 위해 솔더 볼 (44) 을 뭉갤 필요가 없다.
이 발명의 다른 이점은, 핀과 보드의 금속 배선간의 솔더가 파괴되는 경우에도, 도금과 접촉하는 핀에 의해 전기적인 접촉이 제공되게 된다는 사실이다. 실제로, 세라믹 패키기에 소프트-솔더링된 핀은 매우 단단한 접속이다.
도 7, 8, 9, 및 10 은 도 4 의 집적회로를 제조하는 방법에 따른 제조 방법의 주요 단계들을 나타낸다.
도 7 에 나타낸 제 1 단계에서는, 표면 실장형의 집적회로 (60) 가 제작되는데, 이는 우선, 배면 (62), 및 배면 아래에서 배면에 수직하게 연장하는 유연한 핀들 (64) 의 핀 그리드 어레이를 갖는 패키지를 제조하는 것을 포함한다.
핀 (64) 의 길이와 직경은 애플리케이션과 신뢰성 요건의 제한에 따라 선택한다.
핀 (64) 의 단부은, PGA 기술을 이용하는 인쇄 회로 (60 ; printed circuit)의 표면 마무리에 따라, 주석 도금되거나 플럭스 (flux) 또는 임의의 다른 화학 성분에 침지된다.
도 7 에 나타낸 제 1 단계에서는, 그 셀들 (70) 이 인쇄 회로 (60) 의 패키지의 핀들 (64) 과 동일한 피치로 플레이트 상에 분포되어 있는 셀룰러 플레이트 (68) 를 합금과 용매 물질 (solvents) 로 이루어진 솔더 크림 (66) 으로 충진한다.
도 8 에 나타낸 제 2 단계에서는, 셀룰러 플레이트의 상부에 위치하는 집적회로 (60) 의 핀 그리드 어레이의 핀들 (64) 의 단부를 솔더 크림 (66) 을 포함하는 셀들 (70) 로 삽입한 다음, 합금이 용융될 때까지, 고온 플레이트 (hot plate) 위로 셀룰러 플레이트를 통과시켜 가열하고, 액체 합금이 핀들을 따라 침투할 시간이 생기지 않도록 셀룰러 플레이트를 아주 신속히 냉각시켜 합금을 셀 내에서 응고시킨다.
도 9 에 나타낸 제 3 단계에서는, 집적회로 (60) 및 셀 내에 응고된 합금에 의해 집적회로에 고정된 셀룰러 플레이트 (68) 를 역전하여 셀룰러 플레이트를 집적회로의 상부에 위치시킨다. 이 단계에서, 집적회로는 플레이트의 셀 (70) 내에 응고된 합금에 수용된 핀들에 의해 셀룰러 플레이트로부터 현수된다.
도 10 에 나타낸 제 4 단계에서는, 셀내의 합금이 용융될 때까지, 셀룰러 플레이트를 가열하여, 집적회로가 중력하에서 셀룰러 플레이트로부터 분리되고 솔더 볼 (72) 이 핀의 단부에 형성되게 한다. 합금은, 집적회로가 셀룰러 플레이트로부터 분리되자마자, 합금이 핀들을 따라 확산할 시간을 갖지 않으며, 신속하게 볼 형태로 냉각하면서, 핀들에 부착된 상태를 유지하기에 충분하도록 핀들을 웨팅시킨다 (wetted). 제 4 단계에서는, 합금이 셀 내에서 다시 용융되기 때문에, 집적회로는 이런 목적으로 제공된 집적회로 아래에 위치하는 리셉터클 (80; receptacle) 상으로 그 자신의 중량에 의해 낙하한다 (도 10 참조). 집적회로와 리셉터클 사이의 거리는 셀룰러 플레이트 내의 셀의 깊이와 동일한 것이 최소이다.
도 8 에 나타낸 제조 방법의 제 2 단계에서는, 집적회로 (60) 의 핀들 (64) 의 단부를 솔더 크림 (66) 을 포함하는 셀들 (70) 에 삽입하는 단계와 합금이 용융될 때까지 고온 플레이트 위로 셀룰러 플레이트를 통과시켜서 합금을 가열하는 단계로 구성되는 2 개 공정의 순서가 중요하지 않으며, 결과를 변경하지 않으면서 역전될 수 있다. 따라서, 셀내의 솔더 크림을 먼저 용융한 다음, 집적회로 (60)의 핀들 (64) 의 단부를 셀에 삽입하는 것도 가능하다.
예를 들어, 63% 납과 37% 주석을 함유하는 합금 소재로 형성된 솔더 플레이트는 부품의 표면실장에 적합한 임의의 다른 합금으로 이루어 질 수 있다.
솔더 볼을 핀의 단부에 형성하는 이 기술은 매우 저렴하며 사전에 형성된 볼을 위치시키기 위한 장치를 필요로 하지 않는다.
셀룰러 플레이트 (68) 은 그라파이트, 티타늄, 또는 리플로우 (reflow) 에 적합한 어떤 다른 물질 중의 하나로 이루어진다. 일반적으로, 솔더 크림은 50% 주석/납 합금과 50% 유체를 함유한다.
일반적으로, 제조 방법에서는, 핀의 단부가 가능한 셀의 폐쇄 단부까지 셀룰러 플레이트에 삽입되어 도 5a 와 도 5b 의 핀들이 얻어지며, 솔더 볼은 볼의 직경(D) 과 대략적으로 동일한 길이에 대하여 핀의 단부를 감싸게 된다.
셀룰러 플레이트의 상부에 존재하는 집적회로를 제조하는 다른 형태의 방법에서는, 어느 정도 크기의 합금 볼을 셀룰러 플레이트에 배치하고, 이 볼을 용융하여 용융 합금을 포함하는 셀에 집적회로의 핀 그리드 어레이의 핀들을 삽입함으로써, 셀룰러 플레이트 셀의 용융 합금 (molten alloy) 을 얻는데, 다시 말해,
- 셀룰러 플레이트를 아주 신속히 냉각시켜 액체 합금이 접속 부분을 따라 침투할 만한 시간을 허용하지 않는 단계;
- 상기 셀룰러 플레이트를 상기 집적회로의 상부에 배치하여 상기 집적회로가 상기 셀내의 응고된 합금에 지지된 핀들에 의해 셀룰러 플레이트로부터 현수되도록, 상기 집적회로와, 상기 회로에 상기 셀내의 응고된 합금에 의해 고정되어 있는 상기 셀룰러 플레이트를 역전하는 단계; 및
- 셀의 솔더가 용융될 때까지, 셀룰러 플레이트를 가열하여, 집적회로를 중력하에서 (under gravity) 셀룰러 플레이트로부터 분리시키며 핀의 단부에 솔더 볼 (72) 을 형성시키는 단계들은 상술한 방법에서와 동일하다.
다른 형태의 제조 방법에서, 셀에 배치된 볼을 용융하는 단계 및 집적회로 핀 그리드 어레이의 핀을 용융된 합금에 포함된 셀에 삽입하는 단계로 이루어지는 2 가지 동작의 순서는 중요하지 않으므로, 결과를 변경하지 않으면서 역전될 수 있음에 주의해야 한다. 따라서, 집적회로 핀 그리드 어레이의 핀을 어느 정도 크기의 볼 (sized balls) 을 포함하는 셀에 삽입한 다음, 볼을 용융하는 것도 가능하다.
본 발명에 따른 제조 방법은 PGA 형의 커넥터를 가진 집적회로를 BPGA (즉, ball pin grid array) 로 변경하는 기술이다. 집적회로가 생산되고 나면, 집적회로는 종래의 BGA 와 동일한 방법을 이용하여 전자 보드 상에 실장된다.
본 발명에 따른 집적회로는, 보다 나은 신뢰성, 회로의 용이한 복구 및 접속된 기판들 사이에서 열을 추출할 수 있는 가능성을 보장하는 동시에, 고밀도의 접속을 얻을 수 있게 한다.

Claims (17)

  1. 배면 (62) 및, 상기 배면 아래에서 배면에 수직하게 연장하는 핀 그리드 어레이를 가진 패키지를 제조한 다음, 각 핀 (42, 64) 의 단부에, 상기 단부를 감싸며 솔더링되는 저용융점 (low melting point) 합금 볼 (44, 72) 을 형성하는 단계를 포함하는 표면-실장형 집적회로 (40, 60) 를 제조하는 방법에 있어서,
    상기 각 핀의 단부에 볼을 형성하기 위해서,
    - 집적회로 (60) 패키지의 핀 (64) 과 동일한 피치로 분포되어 있는 셀룰러 플레이트 (68) 작용 셀 (70 ; working cells) 을 합금 소재로 이루어진 솔더 크림 (66) 으로 충진하는 단계;
    - 상기 솔더 크림 (66) 을 수용하는 셀들 (70) 에 상기 셀룰러 플레이트 상부의 상기 집적회로 (60) 의 핀 그리드 어레이 핀들 (64) 을 삽입하는 단계;
    - 상기 합금이 용융될 때까지 상기 셀룰러 플레이트를 가열하는 단계;
    - 액체 합금이 상기 핀들을 따라 침투하지 않도록 하기 위해, 상기 셀룰러 플레이트를 아주 신속히 냉각시키는 단계;
    - 상기 셀룰러 플레이트 (68) 를 상기 집적회로의 상부에 배치하여 상기 집적회로가 상기 셀내의 응고된 합금에 지지된 핀들에 의해 셀룰러 플레이트로부터 현수되도록, 상기 집적회로와, 상기 회로에 상기 셀내의 응고된 합금에 의해 고정되어 있는 상기 셀룰러 플레이트를 역전하는 단계; 및
    - 상기 셀 (70) 의 솔더가 용융될 때까지, 상기 셀룰러 플레이트 (68) 를 가열하여, 상기 집적회로 (60) 를 중량에 의해 (under gravity) 상기 셀룰러 플레이트로부터 분리시키며 상기 핀의 단부에 솔더 볼 (72) 을 형성시키는 단계를 포함하고,
    상기 합금은, 상기 집적회로가 상기 셀룰러 플레이트로부터 분리되자마자 신속하게 볼 형태로 응고되어 핀을 따라 확산될 시간을 허용하지 않으면서 핀에 부착된 상태를 유지하기에 충분할 정도로 웨팅되는 (wetted) 것을 특징으로 하는 표면-실장형 집적회로 제조 방법.
  2. 제 1 항에 있어서,
    상기 핀들 (64) 의 단부는 가능한 상기 셀들 (70) 의 폐쇄 단부까지 셀룰러 플레이트 (68) 에 삽입되는 것을 특징으로 하는 표면-실장형 집적회로 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 셀룰러 플레이트 (68) 는 그라파이트, 티타늄, 또는 리플로우 (reflow) 하기에 적합한 다른 소재들 중의 어느 하나로 형성되는 것을 특징으로 하는 표면-실장형 집적회로 제조 방법.
  4. 배면 (62) 및, 상기 배면 아래에서 배면에 수직하게 연장하는 핀 그리드 어레이를 가진 패키지를 제조한 다음, 각 핀의 단부에, 상기 단부를 감싸며 솔더링되는 저용융점 (low melting point) 합금 볼 (44, 72) 을 형성하는 단계를 포함하는표면-실장형 집적회로를 제조하는 방법에 있어서,
    상기 각 핀의 단부에 볼을 형성하기 위해서,
    - 어느 정도 크기를 가진 합금 볼을 셀룰러 플레이트의 셀에 배치하는 단계로서, 상기 셀들 (70) 은 상기 집적회로 (60) 패키지의 핀들 (74) 과 동일한 피치로 설정되어 있는, 단계
    - 상기 볼들을 용융하는 단계;
    - 상기 셀룰러 플레이트 상부의 상기 집적회로 (60) 의 핀 그리드 어레이 핀들 (64) 을 용융된 합금을 수용하는 상기 셀들 (70) 에 삽입하는 단계;
    - 액체 합금이 접속부를 따라 침투하지 않도록 하기 위해, 상기 셀룰러 플레이트를 아주 신속히 냉각시키는 단계;
    - 상기 셀룰러 플레이트 (68) 를 상기 집적회로의 상부에 배치하여 상기 집적회로가 상기 셀내의 응고된 합금에 지지된 핀들에 의해 셀룰러 플레이트로부터 현수되도록, 상기 집적회로와, 상기 회로에 상기 셀내의 응고된 합금에 의해 고정되어 있는 상기 셀룰러 플레이트를 역전하는 단계; 및
    - 상기 셀의 솔더가 용융될 때까지, 상기 셀룰러 플레이트를 가열하여, 상기 집적회로를 중력하에서 (under gravity) 상기 셀룰러 플레이트로부터 분리시키며 상기 핀의 단부에 솔더 볼 (72) 을 형성시키는 단계를 포함하고,
    상기 합금은, 상기 집적회로가 상기 셀룰러 플레이트로부터 분리되면 신속하게 볼 형태로 응고되어 핀을 따라 확산될 시간을 허용하지 않으면서, 핀에 부착된 상태를 유지하기에 충분할 정도로 웨팅되는 것을 특징으로 하는 표면-실장형 집적회로 제조 방법.
  5. 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,
    상기 핀들은, 핀을 따라 대체적으로 일정한 단면을 갖는 것을 특징으로 하는 표면-실장형 집적회로 제조 방법.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 핀들은 유연한 (smooth) 것을 특징으로 하는 표면-실장형 집적회로 제조 방법.
  7. 배면 (62) 및, 상기 배면 아래에서 배면에 수직하게 연장하는 핀 그리드 어레이 (42, 64) 를 가진 패키지를 구비하는 표면-실장형 집적회로 (40, 60) 에 있어서,
    각 핀의 단부는 상기 단부를 감싸며 각 핀의 단부에 솔더링되어 있는 저용융점 합금 볼 (44, 72) 을 구비하는 것을 특징으로 하는 표면-실장형 집적회로.
  8. 제 7 항에 있어서,
    상기 볼 (44, 72) 에 의해 감싸인 핀 단부의 길이 (Le) 는 상기 볼의 직경 (D) 과 대략 동일한 것을 특징으로 하는 표면-실장형 집적회로.
  9. 제 7 항 및 제 8 항 중의 어느 한 항에 있어서,
    상기 볼 (44) 에 의해 감싸인 핀 단부의 길이 (Le) 는 상기 패키지의 배면 (62) 으로부터 돌출한 핀의 길이 (Lb) 와 동일한 것을 특징으로 하는 표면-실장형 집적회로.
  10. 제 7 항 및 제 8 항 중의 어느 한 항에 있어서,
    상기 패키지의 배면으로부터 돌출한 핀의 길이는 상기 볼의 직경보다 큰 것을 특징으로 하는 표면-실장형 집적회로.
  11. 제 7 항에 있어서,
    상기 볼에 의해 감싸인 핀 단부의 길이 (Le) 는 상기 볼의 직경 미만인 것을 특징으로 하는 표면-실장형 집적회로.
  12. 제 7 항 내지 제 11 항 중의 어느 한 항에 있어서,
    상기 볼 (44, 72) 은 주석/납 (tin/lead) 합금인 것을 특징으로 하는 표면-실장형 집적회로.
  13. 제 12 항에 있어서,
    상기 합금은, 63% 납 및 37% 주석을 함유하는 합금과 같이, 인쇄형 회로 기판 (printed circuit board) 에 통상적으로 이용되는 합금인 것을 특징으로 하는표면-실장형 집적회로.
  14. 제 7 항 내지 제 13 항 중의 어느 한 항에 있어서,
    상기 패키지는 세라믹제 패키지인 것을 특징으로 하는 표면-실장형 집적회로.
  15. 제 7 항 내지 제 13 항 중의 어느 한 항에 있어서,
    상기 패키지는 플라스틱 패키지인 것을 특징으로 하는 표면-실장형 집적회로.
  16. 제 7 항 내지 제 15 항 중의 어느 한 항에 있어서,
    상기 핀들은, 상기 핀을 따라 대체적으로 일정한 단면인 것을 특징으로 하는 표면-실장형 집적회로.
  17. 제 7 항 내지 제 16 항 중의 어느 한 항에 있어서,
    상기 핀들은 유연한 것을 특징으로 하는 표면-실장형 집적회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL154002A0 (en) * 2000-07-18 2003-07-31 Atmel Grenoble Sa Method for making an integrated circuit capable of being surface-mounted and resulting circuit
JP4744689B2 (ja) * 2000-12-11 2011-08-10 パナソニック株式会社 粘性流体転写装置及び電子部品実装装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4396140A (en) 1981-01-27 1983-08-02 Bell Telephone Laboratories, Incorporated Method of bonding electronic components
US4722470A (en) * 1986-12-01 1988-02-02 International Business Machines Corporation Method and transfer plate for applying solder to component leads
US4759491A (en) * 1987-05-18 1988-07-26 American Telephone And Telegraph Company Method and apparatus for applying bonding material to component leads
JPH01270391A (ja) * 1988-04-22 1989-10-27 Nec Corp 予備半田付方法
JPH01278967A (ja) * 1988-05-06 1989-11-09 Senju Metal Ind Co Ltd 電子部品リードの予備はんだ付け方法
JP2810101B2 (ja) * 1989-04-17 1998-10-15 日本エー・エム・ピー株式会社 電気ピンおよびその製造方法
JPH06132439A (ja) * 1992-10-21 1994-05-13 Ngk Insulators Ltd セラミックパッケージのめっき方法
JPH08167772A (ja) * 1994-12-14 1996-06-25 Hitachi Ltd 表面実装電子部品の予備はんだ付け方法
US6007348A (en) 1996-05-07 1999-12-28 Advanced Intercommunications Corporation Solder ball terminal
US5847458A (en) * 1996-05-21 1998-12-08 Shinko Electric Industries Co., Ltd. Semiconductor package and device having heads coupled with insulating material
US5839191A (en) * 1997-01-24 1998-11-24 Unisys Corporation Vibrating template method of placing solder balls on the I/O pads of an integrated circuit package
US6002172A (en) * 1997-03-12 1999-12-14 International Business Machines Corporation Substrate structure and method for improving attachment reliability of semiconductor chips and modules
DE19807279C2 (de) 1998-02-23 2000-02-17 Dieter Friedrich Verfahren zum Herstellen eines elektronischen Bauelementes
FR2789225B1 (fr) 1999-02-02 2004-09-03 Thomson Csf Circuit integre de type montable en surface
IL154002A0 (en) * 2000-07-18 2003-07-31 Atmel Grenoble Sa Method for making an integrated circuit capable of being surface-mounted and resulting circuit

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