KR20030058038A - 반도체소자의 캐패시터 형성방법 - Google Patents

반도체소자의 캐패시터 형성방법 Download PDF

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박종범
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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 고유전체막을 이용한 캐패시터의 제조공정에서 저장전극 콘택플러그를 TiSi2/TiN/귀금속 적층구조로 형성하고, 상기 저장전극 콘택플러그에 접속되는 저장전극을 스택(stack)형으로 형성함으로써 후속 열처리공정에서 저장전극 콘택플러그를 구성하는 TiN막이 손상되는 것을 방지하고, 스텝 커버리지(step coverage)를 향상시켜 저장전극의 표면적이 감소되는 것을 방지하여 동일 높이에서 오목형 저장전극보다 높은 정전용량을 확보할 수 있는 기술이다.

Description

반도체소자의 캐패시터 형성방법{Forming method for capacitor of semiconductor device}
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 저장전극 콘택 플러그 상부에 보호막을 형성하여 저장전극 콘택플러그를 구성하는 TiN막이 손상되는 것을 방지하고, 저장전극의 구조를 스택형으로 변경하여 캐패시터의 면적이 감소하는 것을 방지하는 반도체소자의 캐패시터 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 소자의 동작에 필요한 최소한의 캐패시터의 정전용량은 줄어드는데 한계가 있다. 이에 작은 면적에 최소한의 정전용량(C)을 확보하기 위하여 많은 노력을 기울이고 있다. 정전용량은 유전율(ε)과 저장전극 표면적(A)에 비례하고 유전막 두께(d)에 반비례하므로 정전용량을 증가시키는 방법으로는 여러가지가 있을 수 있지만, 그 중에서 유전율이 큰 고유전체인 BST((Ba1-xSrx)TiO3), PZT(Pb(ZrTi1-x)O3), Ta2O5등을 이용하여 캐패시터의 정전용량을 증가시키는 방법이 현재 많이 연구되고 있다.
또한, 종래에는 전극 물질로서 다결정실리콘이 주로 사용되었으나, 상기 고유전체를 이용하여 캐패시터를 형성하는 경우 루테늄(Ru), 이리듐(Ir), 플라티늄(Pt) 등의 귀금속이 전극 물질로 사용되고 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터형성방법에 대하여 설명한다.
도 1a 내지 도 1k 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.
먼저,반도체기판(11)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트절연막, 텅스텐, 텅스텐 질화막, 다결정실리콘층 및 마스크 질화막의 적층구조를 형성한 후 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 워드라인(13)을 형성한다.
그 다음, 상기 워드라인(13)의 측벽에 질화막 스페이서를 형성한다.
다음, 전체표면 상부에 다결정실리콘을 증착한 후 전면 식각 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 실시하여 폴리 플러그(15)를 형성한다. (도 1a 참조)
그 다음, 상기 폴리 플러그(15)에서 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(도시안됨)을 형성한다.
다음, 전체표면 상부에 층간절연막(17)을 형성한다. 이때, 상기 층간절연막(17)은 고밀도 플라즈마 산화막(high density plasma oxide)으로 형성된다. (도 1b 참조)
그 다음, 저장전극 콘택마스크를 식각마스크로 상기 층간절연막(17)을 식각하여 상기 폴리 플러그(15)를 노출시키는 저장전극 콘택홀(19)을 형성한다. (도 1c 참조)
다음, 전체표면 상부에 Ti막(도시안됨)을 물리기상증착(physical vapor deposition, 이하 PVD 라 함)방법으로 증착한다. 이때, 상기 Ti막은 상기 폴리 플러그(15)와 후속 공정으로 형성되는 TiN막 간에 콘택 저항을 감소시키기 위하여 형성된다.
그 다음, 급속 열처리 공정을 실시하여 상기 저장전극 콘택홀(19)의 저부에 TiSi2막(21)을 형성한다. 이때, 상기 급속 열처리 공정은 500 ∼ 800℃의 N2분위기에서 30 ∼ 120초 동안 실시되며, 상기 급속 열처리 공정에 의해 상기 폴리 플러그(15)와 Ti막이 반응하여 TiSi2막(21)을 형성시킨다.
다음, 상기 급속 열처리 공정 후 잔존하는 Ti막을 습식식각공정으로 제거한다.
그 다음, 전체표면 상부에 TiN막(23)을 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법으로 증착한다.
다음, 상기 TiN막(23)을 CMP방법으로 제거하여 상기 저장전극 콘택홀(19)을 매립시키는 저장전극 콘택플러그를 형성한다. 이때, 상기 CMP공정은 상기 층간절연막(17)을 연마 장벽으로 사용하여 실시된다. (도 1d 참조)
그 다음, 전체표면 상부에 식각방지막(25)과 코아절연막(27)을 순차적으로 형성한다. 이때, 상기 식각방지막(25)은 Si3N4막으로 형성되고, 상기 코아절연막(27)은 SiO2막으로 형성된다. (도 1e 참조)
다음, 저장전극 마스크를 식각마스크로 상기 코아절연막(27)과 상기 식각방지막(25)을 순차적으로 건식식각하여 상기 저장전극 콘택플러그를 노출시킨다. 이때, 상기 식각방지막(25)은 상기 코아절연막(27)이 균일하게 식각되게 하고, 과도식각에 의해 층간절연막(17)이 손상되는 것을 방지하는 역할을 한다. (도 1f 참조)
그 다음, 전체표면 상부에 저장전극용 도전층(29)을 증착한다. 이때, 상기 저장전극용 도전층(29)은 CVD 방법에 의해 루테늄막으로 100 ∼ 500Å 두께 형성된다. (도 1g 참조)
다음, 상기 저장전극용 도전층(29) 상부에 감광막(31)을 도포한다. (도 1h 참조)
그 다음, 상기 감광막(31)과 저장전극용 도전층(29)을 전면식각공정으로 제거하여 오목형(concave) 저장전극(30)을 형성한다. 이때, 상기 전면식각공정은 상기 코아절연막(27)을 식각장벽으로 사용하여 실시되고, 전면식각공정 후 상기 저장전극(30) 사이에 감광막(31)이 잔존한다. (도 1i 참조)
다음, 상기 저장전극(30) 사이에 잔존하는 감광막(31)을 제거한다. 이때, 상기 감광막(31)은 N2, O2및 CF4혼합가스를 이용한 건식식각공정으로 제거된다. (도 1j 참조)
그 다음, 전체표면 상부에 고유전체막(33)과 플레이트전극용 도전층(35)을 형성한다. 이때, 상기 고유전체막(33)은 Ta2O5막 또는 BST[(Ba0.5Sr0.5)TiO3]막으로 형성되고, 상기 플레이트전극용 도전층(35)은 CVD방법에 의해 루테늄막으로 형성된다.
다음, 플레이트전극 마스크를 식각마스크로 상기 플레이트전극용 도전층(35)과 고유전체막(33)을 식각하여 플레이트전극과 고유전체막패턴을 형성한다. (도 1k 참조)
상기와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 저장전극용 물질로 사용되는 루테늄막은 코아절연막과의 접착력이 나쁘고 증착 두께가 매우 얇기 때문에 불순물을 제거하고 막질을 치밀화시키기 위한 열처리공정 시 저장전극용 물질인 루테늄막 끼리 뭉치려는 특성으로 인하여 저장전극 간에 균열이 발생되고, 후속공정으로 고유전체막을 형성한 다음 열처리공정을 실시하는 경우 저장전극 콘택플러그인 TiN막이 산소분위기에 노출되어 산화되며, 저장전극 형성 후 잔존하는 감광막을 제거할 때 저장전극 콘택플러그인 TiN막이 손상되어 캐패시터의 전기적 특성이 열화되는 문제점이 있다.
또한, 고집적 반도체소자의 제조공정에서 오목형 저장전극은 스텝커버리지 특성이 저하되어 고유전체막 형성 후 플레이트전극용 도전층의 매립 특성을 저하시켜 캐패시터의 면적을 감소시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, TiSi2/TiN 구조의 저장전극 콘택플러그 상부를 리세스시킨 후 귀금속을 형성하여 TiSi2/TiN/귀금속 적층구조의 저장전극 콘택플러그를 형성하고, 저장전극을 스택(stack)형으로 형성하여 고유전체막 형성 후 실시되는 열처리공정 시 저장전극 간에 균열이 발생되고 저장전극 콘택플러그가 산화되는 것을 방지하고, 고유전체막과 플레이트전극용 박막의 스텝 커버리지 특성을 향상시켜 캐패시터의 면적을 증가시킴으로써 캐패시터의 정전용량을 증가시키고 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터의 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1k 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2m 은 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 101 : 반도체기판 13, 103 : 워드라인
15, 105 : 폴리 플러그 17, 107 : 층간절연막
19, 109 : 저장전극 콘택홀 21, 111 : TiSi2막
23, 113 : TiN막 25 : 식각방지막
27, 121 : 코아절연막 29, 123 : 저장전극용 도전층
30, 124 : 저장전극 31 : 감광막
33, 125 : 고유전체막 35, 127 : 플레이트전극용 도전층
115 : 루테늄막 117 : 제1식각방지막
119 : 제2식각방지막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터의 형성방법은,
반도체기판 상부에 저장전극 콘택홀이 구비되는 층간절연막을 형성하는 공정과,
상기 저장전극 콘택홀 저부에 TiSi2막을 형성하는 공정과,
전체표면 상부에 TiN막을 형성한 다음, 전면식각공정으로 상기 TiN막을 제거하여 상기 저장전극 콘택홀 상부 일부를 노출시키는 공정과,
상기 저장전극 콘택홀의 상부를 귀금속으로 매립시켜 TiSi2/TiN/귀금속 구조의 저장전극 콘택플러그를 형성하는 공정과,
전체표면 상부에 제1식각방지막, 제2식각방지막 및 코아절연막의 적층구조를 형성하는 공정과,
저장전극 마스크를 식각마스크로 상기 적층구조를 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,
전체표면 상부에 저장전극용 도전층을 형성하는 공정과,
상기 저장전극용 도전층을 평탄화 식각공정으로 분리시켜 스택형 저장전극을 형성하는 공정과,
상기 코아절연막과 제2식각방지막을 제거하는 공정과,
전체표면 상부에 고유전체막 및 플레이트전극을 형성하는 공정과,
상기 저장전극 콘택홀 상부는 300 ∼ 1000Å 깊이 노출되는 것과,
상기 귀금속은 화학기상증착방법 또는 물리기상증착방법으로 증착된 루테늄막 또는 플라티늄막인 것과,
상기 제1식각방지막은 Si3N4막으로 300 ∼ 1500Å 두께 형성되는 것과,
상기 제2식각방지막은 TiN막으로 300 ∼ 1500Å두께 형성된 것과,
상기 코아절연막은 USG(undoped silicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 또는 PETEOS(plasma enhanced tetra ethyl ortho silicate glass)로 5000 ∼ 20000Å 두께 형성되는 것과,
상기 저장전극용 도전층은 루테늄막 또는 플라티늄막을 화학기상증착방법으로 300 ∼ 1000Å 두께 형성되는 것과,
상기 코아절연막은 상기 제2식각방지막을 식각장벽으로 사용한 습식식각방법으로 제거되는 것과,
상기 제2식각방지막은 상기 제1식각방지막을 식각장벽으로 사용한 습식식각방법으로 제거되는 것과,
상기 고유전체막은 Ta2O5막 또는 BST[(Ba0.5Sr0.5)TiO3]막으로 50 ∼ 500Å 두께 형성되는 것과,
상기 BST[(Ba0.5Sr0.5)TiO3]막은 380 ∼ 550℃의 온도 및 0.1 ∼ 5torr의 압력하의 공정 조건으로 형성되는 것과,
상기 플레이트전극은 루테늄막 또는 플라티늄막을 화학기상증착방법으로 형성하는 것을 포함하는 것을 특징으로 한다.
한편, 본 발명의 원리는 고유전체를 사용하는 캐패시터 형성공정에서 오목형 저장전극을 형성할 때 희생막으로 사용되는 감광막을 제거하는 경우 저장전극 콘택플러그를 구성하는 전도성 질화막이 손상되는 것을 방지하기 위하여 상기 저장전극 콘택플러그를 소정 두께 리세스시킨 후 귀금속을 이용하여 보호막을 형성하는 것이다.
또한, 저장전극을 스택형으로 형성함으로써 스텝커버리지 특성을 향상시켜 저장전극의 면적이 감소되는 것을 방지하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2m 은 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.
먼저,반도체기판(101)에 활성영역을 정의하는 소자분리절연막(도시안됨)을 형성한다.
다음, 상기 반도체기판(101) 상부에 게이트절연막, 텅스텐, 텅스텐 질화막, 다결정실리콘층 및 마스크 질화막의 적층구조를 형성한 후 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 워드라인(103)을 형성한다.
그 다음, 상기 워드라인(103)의 측벽에 질화막 스페이서를 형성한다.
다음, 전체표면 상부에 다결정실리콘을 증착한 후 전면 식각공정 또는 CMP공정을 통하여 폴리 플러그(105)를 형성한다. (도 2a 참조)
그 다음, 상기 폴리 플러그(105)에서 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(도시안됨)을 형성한다.
다음, 전체표면 상부에 층간절연막(107)을 형성한다. 이때, 상기 층간절연막(107)은 고밀도 플라즈마 산화막으로 형성된다. (도 2b 참조)
그 다음, 저장전극 콘택마스크를 식각마스크로 상기 층간절연막(107)을 식각하여 상기 폴리 플러그(105)를 노출시키는 저장전극 콘택홀(109)을 형성한다. (도 2c 참조)
다음, 전체표면 상부에 PVD방법으로 Ti막(도시안됨)을 증착한다. 이때, 상기 Ti막은 상기 폴리 플러그(105)와 후속 공정으로 형성되는 TiN막 간에 콘택 저항을 감소시키기 위하여 형성한다.
그 다음, 급속 열처리 공정을 실시하여 상기 저장전극 콘택홀(109)의 저부에 TiSi2막(111)을 형성한다. 이때, 상기 급속 열처리 공정은 500 ∼ 800℃의 N2분위기에서 30 ∼ 120초 동안 실시되며, 상기 급속 열처리 공정에 의해 상기 폴리 플러그(105)와 Ti막이 반응하여 TiSi2막(111)을 형성시킨다.
다음, 상기 급속 열처리 공정 후 잔존하는 Ti막을 습식식각공정으로 제거한다.
그 다음, 전체표면 상부에 CVD방법으로 TiN막(113)을 증착한다.
다음, 상기 TiN막(113)을 전면식각공정으로 제거하여 상기 저장전극 콘택홀(109)의 일부를 매립시키는 동시에 상기 저장전극 콘택홀(109) 상부 일부를 노출시킨다. 이때, 상기 저장전극 콘택홀(109) 상부가 300 ∼ 1000Å 깊이로 노출되게 한다. (도 2d 참조)
그 다음, 전체표면 상부에 귀금속인 루테늄막(115)을 PVD방법으로 증착한다. 이때, 상기 루테늄막(115)은 CVD방법으로 증착할 수도 있고, 상기 루테늄막(115) 대신 플라티늄막을 사용할 수도 있다.
다음, 상기 루테늄막(115)을 CMP공정으로 제거하여 상기 저장전극 콘택홀(109) 상부를 매립시킨다. (도 2e 참조)
그 다음, 전체표면 상부에 제1식각방지막(117), 제2식각방지막(119) 및 코아절연막(121)을 순차적으로 형성한다. 이때, 상기 제1식각방지막(117)은 Si3N4막을 300 ∼ 1500Å 두께 형성하고, 상기 제2식각방지막(119)은 PVD방법에 의해 TiN막으로 300 ∼ 1500Å두께 형성되고, 상기 코아절연막(121)은 SiO2막을 5000 ∼ 20000Å 두께 형성한다. 상기 코아절연막(121)은 USG(undoped silicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 또는 PETEOS(plasma enhanced tetra ethyl ortho silicate glass)로 형성된다. (도 2f 참조)
다음, 저장전극 마스크를 식각마스크로 상기 코아절연막(121), 제2식각방지막(119) 및 제1식각방지막(117)을 순차적으로 식각하여 상기 저장전극 콘택플러그를 노출시킨다. 이때, 상기 제2식각방지막(119)은 상기 코아절연막(121)의 식각장벽으로 사용되고, 상기 제1식각방지막(117)은 상기 제2식각방지막(119)의 식각장벽으로 사용된다. (도 2g 참조)
그 다음, 전체표면 상부에 저장전극용 도전층(123)을 형성한다. 이때, 상기 저장전극용 도전층(123)은 CVD방법에 의해 루테늄막 또는 플라티늄막으로 300 ∼ 1000Å 두께 형성된다. (도 2h 참조)
다음, 상기 저장전극용 도전층(123)을 CMP공정으로 제거하여 스택형 저장전극(124)을 형성한다. 이때, 상기 CMP공정은 상기 코아절연막(121)을 연마장벽으로 사용하여 실시된다. (도 2i 참조)
그 다음, 상기 코아절연막(121)을 제거한다. 이때, 상기 코아절연막(121)은 상기 제2식각방지막(119)을 식각장벽으로 이용한 습식식각으로 실시된다. (도 2j 참조)
다음, 상기 제2식각방지막(119)은 상기 제1식각방지막(117)을 식각장벽으로 이용한 습식식각으로 제거된다.
그 다음, 상기 저장전극(124) 내의 불순물을 제거하는 열처리공정을 실시한다. 이때, 상기 열처리공정은 400 ∼ 700℃의 N2분위기에서 30 ∼ 180초 동안 실시된다.
그 다음, 전체표면 상부에 고유전체막(125)을 형성한다. 이때, 상기 고유전체막(125)은 Ta2O5막 또는 BST[(Ba0.5Sr0.5)TiO3]막을 MOCVD(metal organic chemical vapor deposition)방법으로 50 ∼ 500Å 두께 형성된다.
여기서, 상기 고유전체막(125)이 BST[(Ba0.5Sr0.5)TiO3]막인 경우 380 ∼ 550℃의 온도 및 0.1 ∼ 5torr의 압력의 공정 조건으로 형성된다.
다음, 열처리공정을 실시한다. 이때, 상기 열처리공정은 500 ∼ 800℃의 N2분위기에서 급속 열처리 공정으로 실시한 다음, 300 ∼ 500℃ O2분위기에서 급속 열처리 공정 또는 퍼니스(furnace)를 이용한 열처리공정으로 실시된다. 여기서, 전자는 상기 고유전체막(125) 내의 불순물을 제거하여 막질을 향상시키기 위해 실시되고, 후자는 상기 고유전체막(125) 내에 산소를 공급하기 위해 실시된다. (도 2l 참조)
그 다음, 상기 고유전체막(125) 상부에 플레이트전극용 도전층(127)을 형성한다. 이때, 상기 플레이트전극용 도전층(127)은 CVD방법에 의해 루테늄막 또는 플라티늄막으로 형성된다.
다음, 플레이트전극 마스크를 식각마스크로 상기 플레이트전극용 도전층(127)과 고유전체막(125)을 식각하여 캐패시터를 완성한다. (도 2m 참조)
그 후, 상기 구조를 300 ∼ 500℃의 N2분위기에서 퍼니스를 이용한 열처리공정을 실시한다. 이때, 상기 열처리공정은 전 공정에서 손상된 캐패시터의 특성을회복시키기 위하여 실시된다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 고유전체막을 이용한 캐패시터의 제조공정에서 저장전극 콘택플러그를 TiSi2/TiN/귀금속 적층구조로 형성하고, 상기 저장전극 콘택플러그에 접속되는 저장전극을 스택형으로 형성함으로써 후속 열처리공정에서 저장전극 콘택플러그를 구성하는 TiN막이 손상되는 것을 방지하고, 스텝 커버리지를 향상시켜 저장전극의 표면적이 감소되는 것을 방지하여 동일 높이에서 오목형 저장전극보다 높은 정전용량을 확보할 수 있는 이점이 있다.

Claims (13)

  1. 반도체기판 상부에 저장전극 콘택홀이 구비되는 층간절연막을 형성하는 공정과,
    상기 저장전극 콘택홀 저부에 TiSi2막을 형성하는 공정과,
    전체표면 상부에 TiN막을 형성한 다음, 전면식각공정으로 상기 TiN막을 제거하여 상기 저장전극 콘택홀 상부 일부를 노출시키는 공정과,
    상기 저장전극 콘택홀의 상부를 귀금속으로 매립시켜 TiSi2/TiN/귀금속 구조의 저장전극 콘택플러그를 형성하는 공정과,
    전체표면 상부에 제1식각방지막, 제2식각방지막 및 코아절연막의 적층구조를 형성하는 공정과,
    저장전극 마스크를 식각마스크로 상기 적층구조를 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,
    전체표면 상부에 저장전극용 도전층을 형성하는 공정과,
    상기 저장전극용 도전층을 평탄화 식각공정으로 분리시켜 스택형 저장전극을 형성하는 공정과,
    상기 코아절연막과 제2식각방지막을 제거하는 공정과,
    전체표면 상부에 고유전체막 및 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 저장전극 콘택홀 상부는 300 ∼ 1000Å 깊이 노출되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 귀금속은 루테늄막 또는 플라티늄막인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  4. 제 3 항에 있어서,
    상기 루테늄막 또는 Pt막은 화학기상증착방법 또는 물리기상증착방법으로 증착되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 제1식각방지막은 Si3N4막으로 300 ∼ 1500Å 두께 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 제2식각방지막은 TiN막으로 300 ∼ 1500Å두께 형성된 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 코아절연막은 USG(undoped silicate glass), PSG(phosphosilicate glass), BPSG(borophosphosilicate glass) 또는 PETEOS(plasma enhanced tetra ethyl ortho silicate glass)로 5000 ∼ 20000Å 두께 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 저장전극용 도전층은 루테늄막 또는 Pt막을 화학기상증착방법으로 300 ∼ 1000Å 두께 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    상기 코아절연막은 상기 제2식각방지막을 식각장벽으로 사용한 습식식각방법으로 제거되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 제2식각방지막은 상기 제1식각방지막을 식각장벽으로 사용한 습식식각방법으로 제거되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 고유전체막은 Ta2O5막 또는 BST[(Ba0.5Sr0.5)TiO3]막으로 50 ∼ 500Å 두께 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 BST[(Ba0.5Sr0.5)TiO3]막은 380 ∼ 550℃의 온도 및 0.1 ∼ 5torr의 압력하의 공정 조건으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  13. 제 1 항에 있어서,
    상기 플레이트전극은 루테늄막 또는 플라티늄막을 화학기상증착방법으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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