KR20030057875A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 형성 공정에서 노출되는 게이트 산화막의 측면 및 캐패시터 제조 공정에서 노출되는 유전체막의 측면을 별도의 공정을 추가하지 않고 질화시켜 게이트 산화막의 전기장 집중에 의한 핫 캐리어의 게이트 산화막 데미지를 감소시킬 수 있고, 캐패시터에서의 기생 캐패시턴스에 의한 캐패시턴스의 저하를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, the side surface of the gate oxide film exposed in the gate forming process and the side surface of the dielectric film exposed in the capacitor manufacturing process are nitrided without adding a separate process to thereby concentrate the electric field of the gate oxide film. The present invention relates to a method for manufacturing a semiconductor device which can reduce gate oxide film damage of a hot carrier and can prevent a decrease in capacitance due to parasitic capacitance in a capacitor.
현재 0.18㎛ 이하의 고집적 논리 소자에 적용되는 게이트 산화막을 형성하기 위해 습식 산화 공정을 실시한 후 NO 가스 분위기에서 인시투 어닐 공정을 실시하여 게이트 산화막내에 SiON막을 형성한다. 이러한 공정을 통해 게이트 전극을 형성하는 방법을 도 1(a) 내지 도 1(c)를 이용하여 설명하면 다음과 같다.In order to form a gate oxide film that is currently applied to a highly integrated logic device of 0.18 탆 or less, a wet oxidation process is performed, followed by an in-situ annealing process in an NO gas atmosphere to form a SiON film in the gate oxide film. A method of forming the gate electrode through this process will be described with reference to FIGS. 1A to 1C as follows.
도 1(a)를 참조하면, 반도체 기판(11)의 소정 영역을 식각하여 트렌치를 형성한 후 절연막으로 매립하여 소자 분리막(12)을 형성한다. 전체 구조 상부에 게이트 산화막(13)을 형성한다. 게이트 산화막(13)은 습식 산화 공정을 실시한 후 NO 가스 분위기에서 인시투 어닐 공정을 실시하여 형성한다. 이러한 공정에 의해 게이트 산화막(13)과 반도체 기판(11) 사이에 SiON막(14)이 형성된다. 상기 SiON막(14)은 궁극적으로 후속 게이트 전극을 형성하기 위한 공정을 실시한 후 발생되는 붕소 침투(penetration) 뿐만 아니라 신뢰성에 관계되는 중요한 특성중 하나인 핫 캐리어 이펙트(hot carrier effect) 등을 최소화시키는 역할을 한다.Referring to FIG. 1A, a predetermined region of the semiconductor substrate 11 is etched to form a trench, and then a device isolation layer 12 is formed by filling an insulating layer. A gate oxide film 13 is formed over the entire structure. The gate oxide film 13 is formed by performing an in-situ annealing process in a NO gas atmosphere after performing a wet oxidation process. By this process, the SiON film 14 is formed between the gate oxide film 13 and the semiconductor substrate 11. The SiON layer 14 ultimately minimizes the hot carrier effect, which is one of important characteristics related to reliability, as well as boron penetration generated after the process of forming a subsequent gate electrode. Play a role.
도 1(b)를 참조하면, 전체 구조 상부에 폴리실리콘막(15)을 형성한 후 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(15) 및 게이트 산화막(13)을 패터닝하여 게이트 전극을 형성한다. 그리고, 세정 공정을 실시한다. 그런데, 세정 공정을 실시하면 외부로 노출된 게이트 산화막(13)에 언더컷(A)이 발생된다.Referring to FIG. 1B, the polysilicon layer 15 is formed on the entire structure, and then the polysilicon layer 15 and the gate oxide layer 13 are patterned by a lithography process and an etching process using a gate mask. To form. And a washing process is performed. However, when the cleaning process is performed, the undercut A is generated in the gate oxide film 13 exposed to the outside.
도 1(c)는 게이트 전극 측벽에 스페이서(16)를 형성한 후 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상의 소정 영역에 접합 영역(17)을 형성한 상태의 단면도이다.FIG. 1C is a cross-sectional view of a state in which a junction region 17 is formed in a predetermined region on a semiconductor substrate 11 by forming a spacer 16 on a gate electrode sidewall and performing an impurity ion implantation process.
상기와 같은 공정으로 게이트 전극을 형성하면, 게이트 산화막 측벽에 언더컷이 발생되므로, 그 부분에 전기장이 집중되게 된다. 이에 따라 핫 캐리어 이펙트가 감소하여 소자의 신뢰성을 저하시키게 된다.When the gate electrode is formed in the above-described process, an undercut is generated on the sidewall of the gate oxide film, so that the electric field is concentrated in the portion. This reduces the hot carrier effect and degrades the reliability of the device.
본 발명의 목적은 게이트 산화막 측벽에 언더컷이 발생되지 않도록 함으로써 상기한 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device which can solve the above problems by preventing undercut from occurring on the sidewall of the gate oxide film.
본 발명의 다른 목적은 전극을 패터닝한 후 질소 래디컬을 발생시켜 산화막의 측벽을 질화시킴으로써 상기한 문제점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device capable of solving the above problems by nitriding the sidewall of the oxide film by generating nitrogen radicals after patterning the electrode.
본 발명에서는 전극을 형성하기 위한 식각 공정의 마지막 단계에서 질소 래디컬을 발생시킬 수 있는 NO, N2O 또는 NH3등을 이용한 질소 처리를 실시함으로써 전극을 형성하기 위한 식각 공정 후 노출되어 있는 산화막의 측면을 질화시킨다.In the present invention, the oxide film exposed after the etching process for forming the electrode by performing a nitrogen treatment using NO, N 2 O or NH 3 that can generate nitrogen radicals in the last step of the etching process for forming the electrode Nitriding the sides.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (c) are cross-sectional views of devices sequentially shown to explain a method of forming a gate electrode of a conventional semiconductor device.
도 2(a) 내지 도 2(d)는 본 발명을 적용한 실시 예로서의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method as an embodiment to which the present invention is applied.
도 3(a) 내지 도 3(c)는 본 발명을 적용한 다른 실시 예로서의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.3 (a) to 3 (c) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a capacitor as another embodiment to which the present invention is applied.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21 및 31 : 반도체 기판12, 22 : 소자 분리막11, 21 and 31: semiconductor substrate 12, 22: device isolation film
13 및 23 : 게이트 산화막14, 24 및 26 : SiON막13 and 23: gate oxide film 14, 24 and 26: SiON film
15 및 25 : 폴리실리콘막16 및 27 : 스페이서15 and 25 polysilicon film 16 and 27 spacer
17 및 28 : 접합 영역32 : 층간 절연막17 and 28 junction region 32 interlayer insulating film
33 : 폴리실리콘막34 : 장벽층33 polysilicon film 34 barrier layer
35 : Ta2O5막36 : TiN막35 Ta 2 O 5 film 36 TiN film
37 : TaON막37: TaON film
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 게이트 산화막 및 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 및 상기 게이트 산화막의 소정 영역을 식각하여 게이트 전극을 형성하는 단계와, 질화 처리를 실시하여 상기 게이트 산화막의 측면에 산화질화막을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하고 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a gate oxide film and a polysilicon film on a semiconductor substrate, etching a predetermined region of the polysilicon film and the gate oxide film, and forming a gate electrode; And forming a junction region on the semiconductor substrate by performing a nitriding process to form an oxynitride film on the side of the gate oxide film, forming a spacer on the sidewall of the gate electrode, and performing an impurity ion implantation process. Characterized in that made.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 소정의 구조가형성된 반도체 기판 상부에 층간 절연막을 형성하고, 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 폴리실리콘막을 형성한 후 패터닝하여 하부 전극을 형성하는 단계와, 전체 구조 상부에 장벽층, 산화막 및 TiN막을 형성한 후 상기 TiN막, 고유전 산화막 및 장벽층의 소정 영역을 식각하여 상부 전극을 형성하는 단계와, 질화 처리를 실시하여 상기 산화막 측면에 산화질화막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a contact hole for forming an interlayer insulating film on a semiconductor substrate having a predetermined structure and etching a predetermined region of the interlayer insulating film to expose a predetermined region of the semiconductor substrate. Forming a polysilicon film so as to fill the contact hole, and then patterning the lower electrode to form a lower electrode; Etching a predetermined region of the layer to form an upper electrode, and performing nitriding to form an oxynitride film on the side of the oxide film.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 도 2(d)는 본 발명을 적용한 실시 예로서의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown in order to explain a transistor manufacturing method according to an embodiment to which the present invention is applied.
도 2(a)를 참조하면, 반도체 기판(21)의 소정 영역을 식각하여 트렌치를 형성한 후 절연막으로 매립하여 소자 분리막(22)을 형성한다. 전체 구조 상부에 게이트 산화막(23)을 형성한다. 게이트 산화막(23)은 습식 산화 공정을 실시한 후 NO 가스 분위기에서 인시투 어닐 공정을 실시하여 형성한다. 이러한 공정에 의해 게이트 산화막(23)과 반도체 기판(21) 사이에 SiON막(24)이 형성된다.Referring to FIG. 2A, a predetermined region of the semiconductor substrate 21 is etched to form a trench, and then a device isolation layer 22 is formed by filling an insulating layer. A gate oxide film 23 is formed over the entire structure. The gate oxide film 23 is formed by performing an in-situ annealing process in a NO gas atmosphere after performing a wet oxidation process. By this process, the SiON film 24 is formed between the gate oxide film 23 and the semiconductor substrate 21.
도 2(b)를 참조하면, 전체 구조 상부에 폴리실리콘막(25)을 형성한 후 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(25) 및 게이트 산화막(23)을 패터닝하여 게이트 전극을 형성한다. 게이트 전극을 패터닝하기 위한 식각 공정에서 게이트 산화막(23)이 노출된다.Referring to FIG. 2B, the polysilicon layer 25 is formed on the entire structure, and then the polysilicon layer 25 and the gate oxide layer 23 are patterned by a lithography process and an etching process using a gate mask to form a gate electrode. To form. The gate oxide layer 23 is exposed in an etching process for patterning the gate electrode.
도 2(c)를 참조하면, 폴리실리콘막(25)을 식각한 후 질소 래디컬을 발생시기 위한 플라즈마 처리를 실시하여 게이트 산화막(23)의 측벽을 질화시켜 SiON막(26)이 형성되도록 한다. 질소 플라즈마 처리는 폴리실리콘막을 식각하기 위한 식각 챔버에 RF 전력을 인가한 상태에서 NO, N2O 또는 NH3가스를 유입시켜 실시한다. 여기서, RF 전력은 폴리실리콘막을 식각하기 위해 인가하는 RF 전력보다 상당히 낮은 수준이다. 예를들어 폴리실리콘막을 식각하기 위해 600W의 RF 전력을 인가한다면 플라즈마 처리를 위해 50∼500W의 RF 전력을 인가하면 된다. 본 발명의 바람직한 실시 예로서 폴리실리콘 식각 챔버의 압력을 0.1∼10mTorr로 유지한 상태에서 RF 전력을 5∼500W 정도 인가하고, NO, N2O 또는 NH3가스를 1∼100sccm 정도 유입시키면 게이트 산화막(23)의 측벽에 10∼100Å 정도의 두께로 SiON막(26)이 형성된다.Referring to FIG. 2C, after etching the polysilicon layer 25, a plasma treatment for generating nitrogen radicals is performed to nitride the sidewall of the gate oxide layer 23 to form the SiON layer 26. The nitrogen plasma treatment is performed by introducing NO, N 2 O or NH 3 gas while RF power is applied to the etching chamber for etching the polysilicon film. Here, RF power is considerably lower than RF power applied to etch the polysilicon film. For example, if 600W RF power is applied to etch a polysilicon film, RF power of 50 to 500W may be applied for plasma processing. In a preferred embodiment of the present invention, when the pressure of the polysilicon etching chamber is maintained at 0.1 to 10 mTorr, RF power is applied at about 5 to 500 W, and when NO, N 2 O or NH 3 gas is introduced at about 1 to 100 sccm, the gate oxide film The SiON film 26 is formed in the side wall of 23 with the thickness of about 10-100 micrometers.
도 2(d)를 참조하면, 세정 공정을 실시한 후 게이트 전극 측벽에 스페이서 (27)을 형성한다. 그리고, 불순물 이온 주입 공정을 실시하여 반도체 기판(21)상의 소정 영역에 접합 영역(28)을 형성한다.Referring to FIG. 2D, a spacer 27 is formed on sidewalls of the gate electrode after the cleaning process is performed. The impurity ion implantation process is then performed to form the junction region 28 in the predetermined region on the semiconductor substrate 21.
상기와 같이 폴리실리콘막 식각 공정의 마지막 단계에서 폴리실리콘 식각 챔버에 질소 가스를 유입시켜 노출된 게이트 산화막 측벽에 SiON막을 형성함으로써 세정 공정 후에도 게이트 산화막에 언더컷이 발생되지 않는다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.As described above, the silicon oxide is introduced into the polysilicon etching chamber in the last step of the polysilicon film etching process to form a SiON film on the exposed gate oxide film sidewalls so that undercut does not occur even after the cleaning process. Therefore, the reliability of the transistor can be improved.
도 3(a) 내지 도 3(c)는 본 발명을 적용한 다른 실시 예로서의 256M 이상의 DRAM 소자에 적용되는 Ta2O5막을 유전체막으로 사용하는 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.3 (a) to 3 (c) are diagrams sequentially illustrating a capacitor fabrication method using a Ta 2 O 5 film applied as a dielectric film applied to a DRAM device of 256M or more as another embodiment to which the present invention is applied. It is a cross section.
도 3(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(31) 상부에 층간 절연막(32)을 형성하고, 층간 절연막(32)의 소정 영역을 식각하여 반도체 기판(31)의 소정 영역을 노출시키는 콘택홀을 형성한다. 콘택홀이 매립되도록 폴리실리콘막 (33)을 형성한 후 패터닝하여 하부 전극을 형성한다. 폴리실리콘막(33) 상부에 장벽층(34)을 형성한 후 유전체막으로 사용되는 Ta2O5막(35) 및 상부 전극으로 사용되는 TiN막(36)을 형성한다. 장벽층(34)은 유전체막으로 사용되는 Ta2O5막(35)의 산소아 하부의 폴리실리콘막(33)의 이상 결합에 의해 산화막이 형성되는 것을 방지하는 역할을 한다. 또한, 유전체막으로 Ta2O5막(35) 대신에 고유전 물질인 Al2O3막 또는 ZrO2을 형성할 수 있다.Referring to FIG. 3A, an interlayer insulating layer 32 is formed on a semiconductor substrate 31 having a predetermined structure, and a predetermined region of the interlayer insulating layer 32 is etched to form a predetermined region of the semiconductor substrate 31. A contact hole for exposing is formed. The polysilicon layer 33 is formed to fill the contact hole and then patterned to form a lower electrode. After the barrier layer 34 is formed on the polysilicon film 33, a Ta 2 O 5 film 35 used as a dielectric film and a TiN film 36 used as an upper electrode are formed. The barrier layer 34 serves to prevent the oxide film from being formed by abnormal bonding of the polysilicon film 33 below the oxygen atom of the Ta 2 O 5 film 35 used as the dielectric film. In addition, instead of the Ta 2 O 5 film 35, an Al 2 O 3 film or ZrO 2 , which is a high dielectric material, may be formed as the dielectric film.
도 3(b)를 참조하면, 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 TiN막(36), Ta2O5막(35) 및 장벽층(34)을 식각한다. 이러한 식각 공정은 일반적으로 플라즈마를 이용한 건식 식각 공정이 이용되는데, 플라즈마 데미지로 인한 장벽층(34)의 티닝(thining) 현상이 발생한다. 이 상태에서 이후 공정을 실시하면 열버짓(thermal budget)에 의해 폴리실리콘막(33)의 실리콘이 장벽층(34)을 침투하여 Ta2O5막(35)과 결합하여 이상 산화를 발생시킴과 동시에 기생 캐패시턴스가 발생하여 전체적인 DRAM 셀의 캐패시턴스가 감소하는 요인이 될 수 있다. 이는 캐패시턴스 감소 뿐만 아니라 취약해진 누설 특성에 의해 DRAM 수율 역시 감소되는 문제를 유발시킨다.Referring to FIG. 3B, the TiN film 36, the Ta 2 O 5 film 35, and the barrier layer 34 are etched by a lithography process and an etching process using a predetermined mask. This etching process is generally a dry etching process using a plasma, a thinning phenomenon of the barrier layer 34 due to plasma damage occurs. In this state, when the subsequent process is performed, the silicon of the polysilicon film 33 penetrates the barrier layer 34 by the thermal budget and combines with the Ta 2 O 5 film 35 to generate abnormal oxidation. At the same time, parasitic capacitance may occur, which may reduce the overall DRAM cell capacitance. This not only reduces the capacitance, but also causes the DRAM yield to be reduced due to the weak leakage characteristic.
도 3(c)를 참조하면, 식각 챔버의 압력을 0.1∼10mTorr로 유지한 상태에서 RF 전력을 5∼500W 정도 인가하고, NO, N2O 또는 NH3가스를 1∼100sccm 정도 유입시켜 Ta2O5막(35)의 측벽에 10∼100Å 정도의 두께로 TaON막(37)을 형성한다. 이렇게 하면 Ta2O5막(35)과 실리콘의 이상 결합을 방지할 수 있다. 이때, TaON막(37)에 포함되는 질소 농도는 1E20∼1E22atoms/㎤이다. 한편, Ta2O5막(35) 대신에 Al2O3막을 형성할 경우 AlON막이 형성되고, ZrO2막을 형성할 경우 ZrON막이 형성된다.Referring to FIG. 3 (c), RF power is applied at about 5 to 500 W while the pressure of the etching chamber is maintained at 0.1 to 10 mTorr, and NO, N 2 O or NH 3 gas is introduced at about 1 to 100 sccm, thereby introducing Ta 2. A TaON film 37 is formed on the sidewall of the O 5 film 35 with a thickness of about 10 to 100 Å. In this way, abnormal bonding between the Ta 2 O 5 film 35 and silicon can be prevented. At this time, the nitrogen concentration contained in the TaON film 37 is 1E20 to 1E22 atoms / cm 3. On the other hand, when an Al 2 O 3 film is formed instead of the Ta 2 O 5 film 35, an AlON film is formed, and when a ZrO 2 film is formed, a ZrON film is formed.
상술한 바와 같이 본 발명에 의하면 게이트 전극을 패터닝하기 위한 식각 공정을 실시한 후 세정 공정에서 발생되는 게이트 산화막의 언더컷 문제를 별도의 공정을 추가하지 않고 게이트 산화막의 측벽을 질화시켜 전기장 집중에 의한 핫 캐리어의 게이트 산화막 데미지를 감소시킬 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, after performing the etching process for patterning the gate electrode, the undercutting problem of the gate oxide film generated in the cleaning process is nitrided without adding a separate process, thereby nitriding the sidewalls of the gate oxide film to obtain hot carriers due to electric field concentration. The gate oxide film damage can be reduced, thereby improving the reliability of the device.
또한, Ta2O5막을 유전체막으로 형성하는 256M 이상의 DRAM 캐패시터에서도 취약한 Ta2O5막의 측면에 TaON막을 형성하여 기생 캐패시턴스에 의한 DRAM 셀의 캐패시턴스의 저하를 방지할 수 있고 누설 특성 향상에 의한 수율을 향상시킬 수 있다.In addition, even with 256M or larger DRAM capacitors forming Ta 2 O 5 films as dielectric films, TaON films can be formed on the side of the weak Ta 2 O 5 films to prevent the parasitic capacitance from degrading the capacitance of DRAM cells and to improve the yield by leakage characteristics. Can improve.
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2001
- 2001-12-29 KR KR1020010087977A patent/KR20030057875A/en not_active Application Discontinuation
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