KR20030056923A - method for manufacturing a metal line - Google Patents
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Abstract
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 상부 금속 배선과 하부 금속배선 사이의 연결 통로 역할을 하는 비아홀(via hole) 형성에 있어서, 상기 비아홀 형성을 위한 실리콘 산화막의 식각 공정 진행 시에 발생되는폴리머(polymer)를 저감시킬 수 있는 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, in forming a via hole serving as a connection path between an upper metal wiring and a lower metal wiring, an etching process of a silicon oxide film for forming the via hole is performed. The present invention relates to a metal wiring forming method capable of reducing a polymer generated at the time.
도 1a 내지 도 1f는 종래 기술에 따른 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a metal wiring according to the prior art.
종래 기술에 따른 금속 배선 형성 방법은, 도 1a에 도시된 바와 같이, 반도체기판(100) 상에 다결정 실리콘층을 형성한 후, 포토리쏘그라피 공정에 의해 상기 다결정 실리콘층을 식각하여 게이트(102)를 형성한다. 이어서, 상기 게이트를 포함한 기판 전면에 실리콘 질화막을 증착한 후, 상기 실리콘 질화막을 에치백(etch back)하여 게이트 측면에 절연 스페이서(104)를 형성한다.According to the prior art, the method for forming metal wirings, as shown in FIG. 1A, forms a polycrystalline silicon layer on a semiconductor substrate 100, and then etches the polycrystalline silicon layer by a photolithography process to form a gate 102. To form. Subsequently, after the silicon nitride film is deposited on the entire surface of the substrate including the gate, the silicon nitride film is etched back to form an insulating spacer 104 on the side of the gate.
그 다음, 상기 기판 상에 상기 절연 스페이서(104)를 포함한 게이트(102)를 덮도록 제 1절연막(106)을 증착한 후, 상기 제 1절연막(106) 상에 감광막을 도포하고 노광 및 현상하여 제 1비아홀 형성영역이 정의된 제 1감광막 패턴(130)을 형성한다.Next, after depositing the first insulating film 106 to cover the gate 102 including the insulating spacer 104 on the substrate, by applying a photosensitive film on the first insulating film 106, and exposed and developed A first photoresist layer pattern 130 having a first via hole formation region is defined.
이 후, 상기 제 1감광막 패턴(130)을 마스크로 하고 상기 제 1절연막(106)을 식각하여 게이트(102) 사이를 노출시키는 제 1비아홀(107)을 형성한다.Thereafter, the first photoresist layer pattern 130 is used as a mask, and the first insulating layer 106 is etched to form first via holes 107 exposing the gates 102.
이어서, 도 1b에 도시된 바와 같이, 상기 제 1감광막 패턴을 제거한다. 그 다음, 상기 제 1절연막(106) 상에 제 1비아홀(107)을 덮도록 다결정 실리콘층 등의 제 1도전층을 증착한 후, 상기 제 1도전층에 화학-기계적 연마 공정 또는 에치백 공정을 진행하여 제 1도전 플러그(110)을 형성한다.Subsequently, as shown in FIG. 1B, the first photoresist pattern is removed. Thereafter, a first conductive layer such as a polycrystalline silicon layer is deposited on the first insulating layer 106 to cover the first via hole 107, and then a chemical-mechanical polishing process or an etch back process is applied to the first conductive layer. Proceed to form the first conductive plug 110.
이 후, 제 1도전 플러그(110)를 포함한 제 1절연막(106) 상에 하부 금속배선 형성용 텅스텐막(112) 및 제 1TiN막(114)을 차례로 증착한다.Thereafter, a tungsten film 112 for forming a lower metal wiring 112 and a first TiN film 114 are sequentially deposited on the first insulating film 106 including the first conductive plug 110.
이어서, 도 1c에 도시된 바와 같이, 상기 제 1TiN막(114) 상에 감광막을 도포하고 노광 및 현상하여 하부 금속배선 형성영역이 정의된 제 2감광막 패턴(132)을 형성한다. 이 후, 상기 제 2감광막 패턴(132)을 마스크로 하고 상기 제 1TiN막 및 텅스텐막을 식각하여 각각의 하부 금속배선(113) 및 제 1확산방지막(115)을 형성한다.Subsequently, as illustrated in FIG. 1C, a photoresist film is coated, exposed, and developed on the first TiN film 114 to form a second photoresist film pattern 132 in which a lower metal wiring formation region is defined. Thereafter, the second photoresist layer pattern 132 is used as a mask, and the first TiN layer and the tungsten layer are etched to form respective lower metal interconnects 113 and the first diffusion barrier layer 115.
이어서, 도 1d에 도시된 바와 같이, 상기 제 2감광막 패턴을 제거한다.Subsequently, as illustrated in FIG. 1D, the second photoresist pattern is removed.
그런 다음, 상기 확산방지막(115)을 포함한 제 1절연막(106) 상에 제 2절연막(118)을 증착한 다음, 상기 제 2절연막(118) 상에 제 2비아홀 형성영역이 정의된 제 3감광막 패턴(134)을 형성한다.Then, a second insulating film 118 is deposited on the first insulating film 106 including the diffusion barrier film 115, and then a third photoresist film having a second via hole formation region defined on the second insulating film 118. Pattern 134 is formed.
이 후, 상기 제 3감광막 패턴(134)을 마스크로 하고 상기 제 2절연막을 식각하여 제 2비아홀(119)을 형성한다.Thereafter, the second photoresist pattern 134 is used as a mask to etch the second insulating layer to form a second via hole 119.
이어서, 도 1e에 도시된 바와 같이, 상기 제 3감광막 패턴을 제거한다. 이 후, 상기 제 2절연막 상에 제 2비아홀(119)를 덮도록 다결정 실리콘층 등의 제 2도전층을 증착한 후, 상기 제 2도전층에 화학-기계적 연마 공정 또는 에치백 공정을 진행하여 제 2도전 플러그(120)을 형성한다.Subsequently, as shown in FIG. 1E, the third photoresist pattern is removed. Thereafter, after depositing a second conductive layer such as a polycrystalline silicon layer to cover the second via hole 119 on the second insulating layer, a chemical-mechanical polishing process or an etch back process is performed on the second conductive layer. The second conductive plug 120 is formed.
그 다음, 상기 제 2도전 플러그(120)를 포함한 제 2절연막(118) 상에 상부 금속배선 형성용 텅스텐막(122) 및 제 2TiN막(124)을 차례로 증착한다.Next, an upper tungsten film 122 and a second TiN film 124 are sequentially deposited on the second insulating film 118 including the second conductive plug 120.
이어서, 도 1f에 도시된 바와 같이, 상기 제 2TiN막(124) 상에 감광막을 도포하고 노광 및 현상하여 상부 금속배선 형성영역이 정의된 제 4감광막 패턴(136)을 형성한다. 이 후, 상기 제 4감광막 패턴(136)을 마스크로 하고 상기 제 2TiN막및 텅스텐막을 식각하여 각각의 상부 금속배선(123) 및 제 2확산방지막(125)을 형성한다. 이때, 상기 제 1 2TiN막(114)(214)은 감광막의 노광 공정에서 난반사를 방지하기 위한 확산방지막으로서의 역할 뿐만 아니라 스파이킹 (spiking) 방지 역할을 한다.Subsequently, as illustrated in FIG. 1F, a photoresist film is coated, exposed, and developed on the second TiN film 124 to form a fourth photoresist pattern 136 in which an upper metal wiring formation region is defined. Thereafter, the fourth photoresist layer pattern 136 is used as a mask, and the second TiN layer and the tungsten layer are etched to form upper metal wirings 123 and second diffusion barriers 125, respectively. In this case, the first 2TiN films 114 and 214 may serve as a diffusion preventing film to prevent diffuse reflection in the exposure process of the photosensitive film, as well as to prevent spikes.
그러나, 종래 기술에서는 반도체소자가 고집적화에 따른 비아홀 크기가 점차축소화되고, 또한 노광장비의 한계에 부딪침에 따라, 하부 금속배선과 상부 금속배선 사이를 연결시켜주는 통로 역할을 하는 제 2비아홀 형성을 위한 제 2절연막 식각 공정 시, 하부 금속배선에 대한 과도 식각 정도에 따라 제2절연막의 식각가스와 TiN의 반응 부산물로 다량의 폴리머가 발생된다. 따라서, 상기 폴리머에 의해 제 2비아홀이 막혀 공정의 신뢰성이 저하되는 문제점이 있었다.However, in the related art, as the size of the via hole due to the high integration of the semiconductor device is gradually reduced, and also the limit of the exposure equipment is encountered, the second via hole is formed to serve as a passage connecting the lower metal wiring and the upper metal wiring. In the second insulating layer etching process, a large amount of polymer is generated as a reaction by-product of the etching gas and TiN of the second insulating layer depending on the degree of excessive etching of the lower metal wiring. Accordingly, there is a problem in that the second via hole is blocked by the polymer, thereby reducing the reliability of the process.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 금속 배선과 금속 배선 사이의 연결 통로 역할을 하는 비아홀 형성에 있어서, 상기 비아홀 형성을 위한 실리콘 산화막의 식각 공정 진행 시에 발생되는 폴리머를 저감시킬 수 있는 금속 배선 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the conventional problem, in the formation of the via hole serving as a connection path between the metal wiring and the metal wiring, the polymer generated during the etching process of the silicon oxide film for forming the via hole It is an object of the present invention to provide a metal wiring forming method which can be reduced.
도 1a 내지 도 1f는 종래 기술에 따른 금속 배선 형성 방법을 설명하기 위한공정단면도.1A to 1F are cross-sectional views illustrating a method of forming a metal wiring according to the prior art.
도 2a 내지 도 2f는 본 발명에 따른 금속 배선 형성 방법을 설명하기 위한 공정단면도.2A to 2F are cross-sectional views illustrating a method of forming a metal wiring according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
200. 반도체기판 202. 게이트200. Semiconductor substrate 202. Gate
204. 절연 스페이서 206, 218. 절연막204. Insulation spacers 206, 218. Insulation layer
207, 219. 비아홀 210, 220. 도전 플러그207, 219. Via hole 210, 220. Conductive plug
213, 223. 금속 배선 215, 215a,225. 확산방지층213, 223. Metal wiring 215, 215a, 225. Diffusion barrier
230, 232, 234, 236. 감광막 패턴230, 232, 234, 236. Photoresist pattern
상기 목적을 달성하기 위한 본 발명에 따른 금속 배선 형성 방법은 반도체기판 상에 각각의 하부 금속배선 및 제 1확산방지막을 형성하는 단계와, 제 1확산방지막을 포함한 기판 전면에 절연막을 형성하는 단계와, 절연막 및 제 1확산방지막을 식각하여 하부 금속배선을 노출시키는 비아홀을 형성하는 단계와, 비아홀을 채우는 도전 플러그를 형성하는 단계와, 도전 플러그를 포함한 절연막 상에 각각의 상부 금속배선 및 제 2확산방지막을 형성하는 단계를 포함한 것을 특징으로 한다.Metal wire forming method according to the present invention for achieving the above object comprises the steps of forming each of the lower metal wiring and the first diffusion barrier film on the semiconductor substrate, forming an insulating film on the entire surface of the substrate including the first diffusion barrier film; Forming a via hole exposing the lower metal wiring by etching the insulating film and the first diffusion barrier film, forming a conductive plug filling the via hole, and each of the upper metal wiring and the second diffusion on the insulating film including the conductive plug. It characterized by including a step of forming a protective film.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.2A through 2F are cross-sectional views illustrating a method of forming a metal wiring according to the present invention.
본 발명에 따른 금속 배선 형성 방법은, 도 2a에 도시된 바와 같이, 반도체기판(200) 상에 다결정 실리콘층을 화학기상증착(Chemical Vapor Deposition)한 후, 포토리쏘그라피 공정에 의해 상기 다결정 실리콘층을 식각하여 게이트(202)를 형성한다. 이때, 기판(200)과 게이트(202) 사이에 게이트 절연막(미도시)을 재개시킨다.In the method of forming a metal wiring according to the present invention, as shown in FIG. 2A, after the chemical vapor deposition of the polycrystalline silicon layer on the semiconductor substrate 200, the polycrystalline silicon layer is formed by a photolithography process. Etch to form the gate 202. At this time, a gate insulating film (not shown) is restarted between the substrate 200 and the gate 202.
이어서, 상기 게이트(202)를 포함한 기판 전면에 실리콘 질화막을 증착한 후, 상기 실리콘 질화막을 에치백하여 게이트 측면에 절연 스페이서(204)를 형성한다.Subsequently, after the silicon nitride film is deposited on the entire surface of the substrate including the gate 202, the silicon nitride film is etched back to form an insulating spacer 204 on the side of the gate.
그 다음, 상기 기판 상에 상기 절연 스페이서(204)를 포함한 게이트(102)를 덮도록 제 1절연막(206) 및 제 1비아홀 형성영역이 정의된 제 1감광막 패턴(230)을 차례로 형성한다.Next, a first photoresist layer pattern 230 in which a first insulation layer 206 and a first via hole formation region are defined is sequentially formed on the substrate to cover the gate 102 including the insulation spacer 204.
이 후, 상기 제 1감광막 패턴(230)을 마스크로 하고 상기 제 1절연막(206)을 식각하여 게이트(202) 사이의 소오스/드레인 등의 불순물영역(미도시)을 노출시키는 제 1비아홀(207)을 형성한다.Subsequently, the first via hole 207 exposing an impurity region (not shown) such as a source / drain between the gates 202 by etching the first insulating layer 206 using the first photoresist layer pattern 230 as a mask. ).
이어서, 도 2b에 도시된 바와 같이, 상기 제 1감광막 패턴을 제거한 다음, 상기 제 1절연막(206) 상에 제 1비아홀(207)을 덮도록 다결정 실리콘층 등의 제 1도전층을 화학기상증착하고 나서 상기 제 1도전층에 화학-기계적 연마 공정 또는 에치백 공정을 진행하여 제 1도전 플러그(210)을 형성한다.Subsequently, as illustrated in FIG. 2B, the first photoresist layer pattern is removed, and then a first chemical vapor deposition layer, such as a polycrystalline silicon layer, is formed on the first insulating layer 206 to cover the first via hole 207. Then, the first conductive layer is subjected to a chemical-mechanical polishing process or an etch back process to form the first conductive plug 210.
이 후, 상기 제 1도전 플러그(210)를 포함한 제 1절연막(206) 상에 스퍼터링 공정에 의해 하부 금속배선 형성용 텅스텐막(212) 및 제 1TiN막(214)을 차례로 증착한다.Thereafter, a tungsten film for forming a lower metal wiring 212 and a first TiN film 214 are sequentially deposited on the first insulating film 206 including the first conductive plug 210 by a sputtering process.
이어서, 도 2c에 도시된 바와 같이, 상기 제 1TiN막(114) 상에 하부 금속배선 형성영역이 정의된 제 2감광막 패턴(232)을 형성한다. 그 다음, 상기 제 2감광막 패턴(232)을 마스크로 하고 상기 제 1TiN막 및 텅스텐막을 식각하여 각각의 하부 금속배선(213) 및 제 1확산방지막(215)을 형성한다.Subsequently, as illustrated in FIG. 2C, a second photoresist layer pattern 232 having a lower metal wiring formation region defined thereon is formed on the first TiN layer 114. Next, the second photoresist film pattern 232 is used as a mask, and the first TiN film and the tungsten film are etched to form respective lower metal wirings 213 and a first diffusion barrier film 215.
이 후, 도 2d에 도시된 바와 같이, 제 2감광막 패턴을 제거한 다음, 상기 제 1확산방지막(215)을 제 1절연막(206) 상에 제 2절연막(218) 및 제 3감광막 패턴(234)을 형성하고 나서, 상기 제 3감광막 패턴(234)을 마스크로 하고 상기 제 2절연막 및 제 1확산방지막을 식각하여 제 2비아홀(219)을 형성한다. 이때, 상기 식각 공정은 식각가스로 F성분을 포함한 가스를 이용한다. 또한, 도면부호 215a는 식각 후 잔류된 제 1확산방지막을 도시한 것이다.After that, as shown in FIG. 2D, the second photoresist layer pattern is removed, and then, the first diffusion barrier 215 is disposed on the first insulation layer 206, and the second insulation layer 218 and the third photoresist layer pattern 234 are formed. After forming the second photoresist pattern 234 as a mask, the second insulating layer and the first diffusion barrier layer are etched to form a second via hole 219. In this case, the etching process uses a gas containing an F component as an etching gas. In addition, reference numeral 215a illustrates a first diffusion barrier film remaining after etching.
이어서, 도 2e에 도시된 바와 같이, 상기 제 3감광막 패턴을 제거한 다음, 상기 제 2비아홀(219)을 포함한 제 2절연막 상에 다결정 실리콘층 등의 제 2도전막을 증착한 후, 상기 제 2도전막을 에치백 또는 화학적-기계적 연마 공정을 진행하여 제 2도전 플러그(220)를 형성한다.Subsequently, as shown in FIG. 2E, after the third photoresist pattern is removed, a second conductive film such as a polycrystalline silicon layer is deposited on the second insulating film including the second via hole 219. The film is subjected to an etch back or chemical-mechanical polishing process to form the second conductive plug 220.
이 후, 상기 제 2도전 플러그(220)을 포함한 제 2절연막 상에 스퍼터링 공정에 의해 상부 금속배선 형성용 텅스텐막(222) 및 제 2TiN막(224)을 차례로 증착한다.Thereafter, the upper tungsten film 222 and the second TiN film 224 are sequentially deposited on the second insulating film including the second conductive plug 220 by the sputtering process.
그 다음, 도 2f에 도시된 바와 같이, 상기 제 2TiN막(224) 상에 감광막을 도포하고 노광 및 현상하여 상부 금속배선 형성영역이 정의된 제 4감광막 패턴(236)을 형성한다. 이 후, 상기 제 4감광막 패턴(236)을 마스크로 하고 상기 제 2TiN막 및 텅스텐막을 식각하여 각각의 상부 금속배선(223) 및 제 2확산방지막(225)을 형성한다. 이때, 상기 제 1및 제 2확산방지막(215)(225)은 TiN, TiSi 또는 TaN 중 어느 하나를 이용한다.Next, as illustrated in FIG. 2F, a photoresist film is coated, exposed, and developed on the second TiN film 224 to form a fourth photoresist pattern 236 in which an upper metal wiring formation region is defined. Thereafter, the fourth photoresist layer pattern 236 is used as a mask, and the second TiN layer and the tungsten layer are etched to form upper metal wirings 223 and a second diffusion barrier 225, respectively. In this case, the first and second diffusion barrier layers 215 and 225 use any one of TiN, TiSi, or TaN.
이상에서와 같이, 본 발명의 방법에서는 하부 금속배선과 상부 금속배선의 연결 통로인 제 2비아홀 식각과 더불어 폴리머 발생 소오스인 TiN막을 함께 제거함으로써, 후속의 제 2도전 플러그 형성 시 폴리머 양을 대폭적으로 감소시킨다. 따라서, 매립 불량 문제를 해결하여 전기적으로 안정한 소자를 제조할 수 있다.As described above, in the method of the present invention, by removing the TiN film, which is the polymer generating source, together with the second via hole etching, which is a connection path between the lower metal wiring and the upper metal wiring, the amount of polymer is greatly reduced in the subsequent formation of the second conductive plug. Decrease. Therefore, it is possible to fabricate an electrically stable device by solving the problem of poor filling.
또한, 폴리머 감소에 따른 스퍼터 식각 타겟을 줄일 수 있어 제조 공정 시간을 단축시키어 생산성을 향상시킨다.In addition, it is possible to reduce the sputter etching target due to the reduction of the polymer to shorten the manufacturing process time to improve productivity.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465761B1 (en) * | 2002-06-17 | 2005-01-13 | 삼성전자주식회사 | Semiconductor interconnect structure with TaN and method of forming the same |
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2001
- 2001-12-28 KR KR1020010087264A patent/KR20030056923A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465761B1 (en) * | 2002-06-17 | 2005-01-13 | 삼성전자주식회사 | Semiconductor interconnect structure with TaN and method of forming the same |
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