KR20030053559A - A repair circuit in a semiconductor memory device - Google Patents

Abstract

PURPOSE: A repairing circuit of a semiconductor memory apparatus is provided to reduce the stand-by state current by breaking a pull-up circuit of a corresponding column after a column repair is completed. CONSTITUTION: A defective cell address storing unit(310) stores an address of a defective cell. The defective cell address storing unit(310) determines whether or not an address being inputted from outside coincides with the address of the defective cell and displays the determination result. If it is determined by the defective cell address storing unit(310) that the address being inputted from outside coincides with the address of the defective, a pull-up controlling unit(308) turns off pull-up transistors(312a,312b) of bit lines(318a,318b). The defective cell address storing unit(310) is comprised of a fuse circuit.

Description

반도체 메모리 장치의 복구 회로{A REPAIR CIRCUIT IN A SEMICONDUCTOR MEMORY DEVICE}Recovery circuit of semiconductor memory device {A REPAIR CIRCUIT IN A SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 복구 회로(repair circuit)에 관한 것으로서, 특히 에스램(SRAM), 디램(DRAM) 등의 반도체 메모리 장치에서 대기 상태의 전류를 감소시킬 수 있는 복구 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a repair circuit of a semiconductor memory device, and more particularly, to a repair circuit capable of reducing a current in a standby state in a semiconductor memory device such as an SRAM or a DRAM.

현재 반도체 메모리 장치에 사용되는 대부분의 복구 회로(또는 리던던시 회로)는 널리 알려진 대로 반도체의 수율을 향상시키는데 크게 기여하여 왔다. 그러나 점점 경제성의 원리에 따라 작아지는 칩 사이즈(chip size)와 휴대용 기기의 증가에 따른 대기 전류값의 미소화에 따라 기존의 복구 방식으로는 더 이상 수율의 증가를 기대하기 어렵게 되었다.Most recovery circuits (or redundancy circuits) currently used in semiconductor memory devices have contributed greatly to improving the yield of semiconductors as is well known. However, due to the economical principle, the chip size is becoming smaller and the quiescent current value becomes smaller due to the increase in the number of portable devices.

도 1은 종래의 복구 회로가 적용된 반도체 메모리 장치의 회로도이다. 도 1에 도시되어 있는 바와 같이, 회로(100)는 Y 어드레스 입력 버퍼(102)와 Y 어드레스 프리디코더(104)와 Y 어드레스 디코더(106)와 Y 마스터 퓨즈 회로(master fuse circuits : 107)를 구비하고 있다. 도 1에서 PMOS 트랜지스터(108)는 풀업 트랜지스터(pull-up transistors)이고, PMOS 트랜지스터(110)는 이퀄라이저 트랜지스터(equalizer transistor)이다.1 is a circuit diagram of a semiconductor memory device to which a conventional recovery circuit is applied. As shown in FIG. 1, the circuit 100 includes a Y address input buffer 102, a Y address predecoder 104, a Y address decoder 106, and Y master fuse circuits 107. Doing. In FIG. 1, the PMOS transistor 108 is pull-up transistors, and the PMOS transistor 110 is an equalizer transistor.

어드레스 버퍼(102)는 칩 선택 신호(csb)가 로우 레벨이면 인에이블 되어 어드레스(y0-y3)를 수신한다. Y 마스터 퓨즈 회로(107)에는 불량 셀의 어드레스가 복구 퓨즈(repair fuse : 122)에 의해 코딩되어 있으며, 외부로부터 어드레스(y0-y3)가 입력되면 복구 퓨즈(122)에 의해 코딩되어 있는 어드레스와 비교된다. 비교 결과 어드레스가 일치하면 신호(ymas)가 로우 레벨로 되어 정상적인 경로가 차단되고 복구 칼럼(repair column)이 구동된다. 한편 대기 상태(stand-by state)에서는 모든 Y 경로를 차단하고, 이어서 풀업 트랜지스터(108)를 동작시켜 비트라인(116)을 전원전압(Vcc)으로 프리챠지 시킨다.The address buffer 102 is enabled when the chip select signal csb is at a low level to receive the addresses y0-y3. In the Y master fuse circuit 107, an address of a defective cell is coded by a repair fuse 122. When an address y0-y3 is input from the outside, the address of the defective cell is encoded by the recovery fuse 122. Are compared. If the address matches, the signal ymas goes low, the normal path is blocked, and the repair column is driven. Meanwhile, in the stand-by state, all the Y paths are blocked, and then the pull-up transistor 108 is operated to precharge the bit line 116 to the power supply voltage Vcc.

그런데 소자의 미세화에 따라 반도체 소자를 제작하는데 요구되는 디자인 룰은 더욱 엄격해지고 있으며, 최근의 소자들은 폴리 워드 라인(poly word line)과 비트 라인의 메탈 콘택(metal contact)이 쇼트(short)되는 경우가 매우 많아지고 있다. 쇼트 되는 영역을 도 1에서 점선(114)으로 표시하였다. 대기 상태에서 워드 라인(114)은 원래 로우 레벨을 가지고, 비트 라인(116)은 하이 레벨을 가지므로 이와 같이 워드 라인(114)과 비트 라인(116)이 쇼트 되는 경우, 이는 전류의 경로로 존재하게 된다. 해당 칼럼을 복구하면 실제 쓰기/읽기 동작상의 문제점을 발생하지않지만, 최근의 휴대용 기기의 발전에 따른 저소비전력 추세는 이러한 대기 전류의 흐름을 용납하지 않으며, 해당 소자는 불량으로 처리될 수밖에 없다.However, due to the miniaturization of devices, design rules required for fabricating semiconductor devices are becoming more stringent. In recent years, the shorter the metal contact of the poly word line and the bit line, the shorter the metal contact. Is getting very much. The shorted region is indicated by a dotted line 114 in FIG. 1. In the standby state, the word line 114 originally had a low level, and the bit line 116 had a high level. Thus, when the word line 114 and the bit line 116 are shorted in this manner, they exist as a path of current. Done. Restoring the column does not cause any actual write / read operation problems, but the low power consumption trend of recent portable devices does not allow the flow of the standby current, and the device can be treated as a defect.

본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 칼럼 복구가 이루어지면 해당 칼럼의 풀업 회로를 차단하여 대기 상태의 전류 경로를 제거하는 반도체 메모리 장치의 복구 회로를 제공하는 것을 목적으로 한다.The present invention has been proposed to solve such a problem, and an object of the present invention is to provide a recovery circuit of a semiconductor memory device that removes a standby current path by blocking a pull-up circuit of a corresponding column when a column recovery is performed.

도 1은 종래의 복구 회로가 적용된 반도체 메모리 장치의 회로도.1 is a circuit diagram of a semiconductor memory device to which a conventional recovery circuit is applied.

도 2는 본 발명의 일 실시예에 의한 복구 회로가 적용된 반도체 메모리 장치의 회로도.2 is a circuit diagram of a semiconductor memory device to which a recovery circuit according to an exemplary embodiment of the present invention is applied.

이러한 목적을 이루기 위한 본 발명은 반도체 메모리 장치의 복구 회로에 있어서, 불량 셀의 어드레스를 저장하고 있으며, 외부로부터 어드레스가 입력될 때 상기 불량 셀의 어드레스와 일치하는가 여부를 판정하고 상기 판정 결과를 표시하는 판정하는 불량 셀 어드레스 저장부와, 상기 불량 셀 어드레스 저장부에 의해 상기 입력 어드레스가 불량 셀의 어드레스인 것으로 판정되면 비트라인의 풀업 트랜지스터가 턴오프 되도록 하는 풀업 제어부를 구비하는 것을 특징으로 한다. 불량 셀 어드레스 저장부는 퓨즈 회로로 구성될 수 있다.According to an aspect of the present invention, a recovery circuit of a semiconductor memory device stores an address of a defective cell, and determines whether or not the address of the defective cell coincides with an address inputted from the outside, and displays the determination result. And a pull-up control unit configured to turn off a pull-up transistor of a bit line when it is determined that the input address is an address of a defective cell by the defective cell address storage unit. The bad cell address storage may be configured as a fuse circuit.

반도체 메모리 장치는 칼럼 어드레스를 디코딩하는 칼럼 어드레스 디코더부를 구비하며, 불량 셀 어드레스 저장부에 의해 입력 어드레스가 불량 셀의 어드레스인 것으로 판정되면 칼럼 어드레스 디코더부는 디스에이블되는 것이 바람직하다.The semiconductor memory device includes a column address decoder that decodes the column address, and when the bad cell address storage determines that the input address is the address of the bad cell, the column address decoder is preferably disabled.

이와 같은 본 발명의 구성에 의하면, 반도체 소자의 미세화로 인해 워드 라인과 비트 라인 사이에 쇼트가 발생하더라도 대기 상태에서 비트 라인이 전원 전압으로 프리챠지 되지 않으므로 대기 전류가 흐르지 않는다. 따라서 회로 전체적으로대기 상태의 전류를 저감시킬 수 있는데, 이는 휴대용 기기와 같은 저전력 장비에서 특히 유용하다.According to the configuration of the present invention as described above, even if a short occurs between the word line and the bit line due to the miniaturization of the semiconductor device, the standby current does not flow since the bit line is not precharged to the power supply voltage in the standby state. This can reduce standby current throughout the circuit, which is particularly useful in low power equipment such as portable devices.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; In the drawings, the same reference numerals are used to refer to the same or similar components and signals for the sake of consistency of description.

도 2는 본 발명의 일 실시예에 의한 복구 회로가 적용된 반도체 메모리 장치의 회로도이다. 도 2에 도시되어 있는 바와 같이, 회로(200)는 Y 어드레스 입력 버퍼(302)와 Y 어드레스 프리디코더(304)와 Y 어드레스 디코더(306)와 풀업 회로(308)와 Y 마스터 퓨즈 회로(310)를 구비하고 있다. 도 2에서 PMOS 트랜지스터(312)는 풀업 트랜지스터이고, PMOS 트랜지스터(314)는 이퀄라이저 트랜지스터이며, 라인(316)은 워드 라인이고, 라인(318)은 비트 라인이며, 라인(320)은 데이터 라인이다.2 is a circuit diagram of a semiconductor memory device to which a recovery circuit according to an exemplary embodiment of the present invention is applied. As shown in FIG. 2, the circuit 200 includes a Y address input buffer 302, a Y address predecoder 304, a Y address decoder 306, a pull-up circuit 308, and a Y master fuse circuit 310. Equipped with. In FIG. 2, PMOS transistor 312 is a pull-up transistor, PMOS transistor 314 is an equalizer transistor, line 316 is a word line, line 318 is a bit line, and line 320 is a data line.

Y 어드레스 버퍼(302)는 칩 선택 신호(csb)가 로우 레벨이면 인에이블 되어 어드레스(y0-y3)를 버퍼링한다. Y 마스터 퓨즈 회로(310)에는 불량 셀의 어드레스가 퓨즈(324)를 통해 코딩되어 있으며, 수신된 어드레스(y0-y3)는 Y 마스터 퓨즈 회로(310)에서 퓨즈(324)가 표시하는 어드레스와 비교된다. 비교 결과 어드레스가 일치하면 신호(ymas)는 로우 레벨로 되고, 일치하지 않으면 하이 레벨로 된다. 신호(ymas)는 Y 어드레스 프리디코더(304)의 NAND 게이트(326)와, Y 어드레스 디코더(306)의 NAND 게이트(328)와, 풀업 회로(308)의 NAND 게이트(330)로 제공된다. NAND 게이트(330)는 Y 어드레스 디코더(306)로 생성되어 노드(nn)에 인가되는신호와 Y 마스터 퓨즈 회로(310)에서 생성되는 신호(ymas)에 대해 NAND 연산을 수행하며, 그 출력신호는 풀업 트랜지스터(312)의 게이트와 이퀄라이저 트랜지스터(314)의 게이트로 제공된다. 풀업 트랜지스터(312)에서 소오스에는 전원전압(Vcc)이 제공되고, 게이트에는 NAND 게이트(330)의 출력신호가 인가되며, 드레인은 비트 라인(318)에 연결되어 있다. 비트 라인(318)은 전송 게이트(322)를 경유하여 데이터 라인(320)에 연결되며, 전송 게이트(322)의 단속(斷續) 여부는 노드(mm)에 인가되는 신호에 의해 제어된다.The Y address buffer 302 is enabled when the chip select signal csb is at a low level to buffer the addresses y0-y3. The address of the bad cell is coded through the fuse 324 in the Y master fuse circuit 310, and the received address y0-y3 is compared with the address indicated by the fuse 324 in the Y master fuse circuit 310. do. As a result of the comparison, if the addresses match, the signal ymas goes to the low level, and if it does not match, the signal ymas goes to the high level. The signal ymas is provided to the NAND gate 326 of the Y address predecoder 304, the NAND gate 328 of the Y address decoder 306, and the NAND gate 330 of the pull-up circuit 308. The NAND gate 330 performs a NAND operation on the signal generated by the Y address decoder 306 and applied to the node nn and the signal ymas generated by the Y master fuse circuit 310, and the output signal thereof is The gate of the pull-up transistor 312 and the gate of the equalizer transistor 314. In the pull-up transistor 312, a source voltage Vcc is provided to a source, an output signal of the NAND gate 330 is applied to a gate, and a drain thereof is connected to the bit line 318. The bit line 318 is connected to the data line 320 via the transfer gate 322, and whether the transfer gate 322 is interrupted is controlled by a signal applied to the node mm.

먼저 정상적인 쓰기/읽기 동작을 보면, 수신되는 어드레스(y0-y3)와 퓨즈(324)로 코딩된 어드레스가 일치하지 않는 경우이며, Y 마스터 퓨즈 회로(310)가 생성하는 신호(ymas)는 전술한 바와 같이 하이 레벨을 갖는다. 하이 레벨의 신호(ymas)는 Y 어드레스 프리디코더(304)의 NAND 게이트(326)와 Y 어드레스 디코더(306)의 NAND 게이트(328)가 정상적인 동작을 할 수 있도록 하여, Y 어드레스가 디코딩되도록 한다. 또한 하이 레벨의 신호(ymas)는 풀업 회로(308)의 NAND 게이트(330)가 동작 가능 상태가 되도록 한다. NAND 게이트(330)가 동작하면 Y 디코더(306)에서 나온 출력(nn)에 의해 평상시에는 풀업 트랜지스터(312)가 동작하여 비트 라인(318)이 전원전압(Vcc)으로 프리챠지 되고, Y 어드레스가 디코딩되었을 경우에는 풀업 트랜지스터(312)가 차단되어 정상적인 쓰기/읽기가 가능해진다.First, when a normal write / read operation is performed, the received address y0-y3 and the address coded by the fuse 324 do not match, and the signal ymas generated by the Y master fuse circuit 310 is described above. As it has a high level. The high level signal ymas allows the NAND gate 326 of the Y address predecoder 304 and the NAND gate 328 of the Y address decoder 306 to operate normally, so that the Y address is decoded. In addition, the high level signal ymas causes the NAND gate 330 of the pull-up circuit 308 to be in an operable state. When the NAND gate 330 operates, the pull-up transistor 312 is normally operated by the output nn from the Y decoder 306 so that the bit line 318 is precharged to the power supply voltage Vcc. If decoded, pull-up transistor 312 is shut off, allowing normal write / read.

다음에는 본 발명에 의한 대기 전류 감소에 대해 설명한다. 수신되는 어드레스(y0-y3)가 퓨즈(324)에 의해 코딩된 어드레스가 일치하면 Y 마스터 퓨즈 회로(310)는 로우 레벨의 신호(ymas)를 출력한다. 이 로우 레벨의 신호(ymas)는 프리디코더(304)의 NAND 게이트(326)와 디코더(306)의 NAND 게이트(328)를 디스에이블 시켜서 Y 어드레스가 디코딩되는 것을 금지한다. 또한 풀업 트랜지스터(312)를 제어하는 NAND 게이트(330)의 출력도 하이 레벨로 고정하여 풀업 트랜지스터(312)가 동작하지 않도록 한다. 따라서 비트 라인(116)은 전원 전압(Vcc)으로 프리챠지 되는 것이 금지된다.Next, the standby current reduction according to the present invention will be described. If the received addresses y0-y3 match the addresses coded by the fuse 324, the Y master fuse circuit 310 outputs a low level signal ymas. This low level signal ymas disables the NAND gate 326 of the predecoder 304 and the NAND gate 328 of the decoder 306 to prevent the Y address from being decoded. In addition, the output of the NAND gate 330 that controls the pull-up transistor 312 is also fixed to a high level so that the pull-up transistor 312 does not operate. Therefore, the bit line 116 is prohibited from being precharged to the power supply voltage Vcc.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The embodiments described herein are merely intended to enable those skilled in the art to easily understand and practice the present invention, and are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes are possible within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.

이와 같은 본 발명의 구성에 의하면, 반도체 소자의 미세화로 인해 워드 라인과 비트 라인 사이에 쇼트가 발생하더라도 대기 상태에서 비트 라인이 전원 전압으로 프리챠지 되지 않으므로 대기 전류가 흐르지 않는다. 따라서 회로 전체적으로 대기 상태의 전류를 저감시킬 수 있는데, 이는 휴대용 기기와 같은 저전력 장비에서 특히 유용하다.According to the configuration of the present invention as described above, even if a short occurs between the word line and the bit line due to the miniaturization of the semiconductor device, the standby current does not flow since the bit line is not precharged to the power supply voltage in the standby state. This reduces the standby current throughout the circuit, which is particularly useful in low power equipment such as portable devices.

Claims (4)

반도체 메모리 장치의 복구 회로에 있어서,In a recovery circuit of a semiconductor memory device, 불량 셀의 어드레스를 저장하고 있으며, 외부로부터 어드레스가 입력될 때 상기 불량 셀의 어드레스와 일치하는가 여부를 판정하고 상기 판정 결과를 표시하는 판정하는 불량 셀 어드레스 저장부와,A bad cell address storage section for storing an address of a bad cell and determining whether or not the address of the bad cell matches the address of the bad cell and displaying the determination result; 상기 불량 셀 어드레스 저장부에 의해 상기 입력 어드레스가 불량 셀의 어드레스인 것으로 판정되면 비트라인의 풀업 트랜지스터가 턴오프 되도록 하는 풀업 제어부를A pull-up control unit configured to turn off a pull-up transistor of a bit line when it is determined by the bad cell address storage unit that the input address is an address of a bad cell; 구비하는 것을 특징으로 하는 복구 회로.The recovery circuit characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 불량 셀 어드레스 저장부는 퓨즈 회로로 구성되는 것을 특징으로 하는 복구 회로.And the bad cell address storage is constituted by a fuse circuit. 제 1 항에 있어서,The method of claim 1, 상기 반도체 메모리 장치에 구비된 메모리 셀의 칼럼 어드레스를 디코딩하는 칼럼 어드레스 디코더부가 구비되며,A column address decoder configured to decode column addresses of memory cells included in the semiconductor memory device; 상기 불량 셀 어드레스 저장부에 의해 상기 입력 어드레스가 불량 셀의 어드레스인 것으로 판정되면 상기 칼럼 어드레스 디코더부는 디스에이블되는 것을 특징으로 하는 복구 회로.And if the input address is determined to be an address of a bad cell by the bad cell address storage, the column address decoder is disabled. 제 3 항에 있어서,The method of claim 3, wherein 상기 불량 셀 어드레스 저장부의 출력신호와 상기 칼럼 어드레스 디코더부의 출력신호에 대해 NAND 연산을 수행하는 논리 게이트가 더 구비되며,A logic gate for performing a NAND operation on the output signal of the bad cell address storage unit and the output signal of the column address decoder unit; 상기 비트라인의 풀업 트랜지스터는 소오스가 전원단자에 연결되고, 게이트에 상기 논리 게이트의 출력신호가 인가되며, 드레인이 비트라인에 연결되는 PMOS 트랜지스터인 것을 특징으로 하는 복구 회로.And a pull-up transistor of the bit line is a PMOS transistor having a source connected to a power supply terminal, an output signal of the logic gate applied to a gate, and a drain connected to a bit line.