KR20030051920A - Level shift circuit - Google Patents
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Abstract
Description
본 발명은 폴리실리콘을 이용한 액정표시장치의 구동회로에 관한 것으로, 특히 폴리실리콘형 액정패널 상에 내장되기에 적합한 레벨쉬프트 회로에 관한 것이다.The present invention relates to a driving circuit of a liquid crystal display device using polysilicon, and more particularly, to a level shift circuit suitable for being embedded on a polysilicon liquid crystal panel.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다. 구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 공통전극을 구동하기 위한 공통전압 발생부를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 비디오신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 비디오신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix and a driving circuit for driving the liquid crystal panel. In the liquid crystal panel, the gate lines and the data lines are arranged to cross each other, and the liquid crystal cells are positioned in an area where the gate lines and the data lines cross each other. The liquid crystal panel is provided with pixel electrodes and a common electrode for applying an electric field to each of the liquid crystal cells. Each of the pixel electrodes is connected to any one of the data lines via source and drain terminals of a thin film transistor, which is a switching element. The gate terminal of the thin film transistor is connected to any one of the gate lines through which the pixel voltage signal is applied to the pixel electrodes of one line. The driving circuit includes a gate driver for driving the gate lines, a data driver for driving the data lines, and a common voltage generator for driving the common electrode. The gate driver sequentially supplies the scanning signals to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a video signal to each of the data lines whenever a gate signal is supplied to any one of the gate lines. The common voltage generator supplies a common voltage signal to the common electrode. Accordingly, the liquid crystal display displays an image by adjusting light transmittance by an electric field applied between the pixel electrode and the common electrode according to the video signal for each liquid crystal cell.
이러한 액정표시장치에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘과 폴리(Poly) 실리콘을 사용하는가에 따라 아몰퍼스실리콘형과 폴리실리콘형으로 구분된다. 아몰퍼스실리콘형 박막트랜지스터는 아몰퍼스실리콘막이 비교적 균일성이 좋고 특성이 안정된 장점을 가지고 있으나 전하이동도가 비교적 작아 화소밀도를 향상시키는 경우에는 적용이 어려운 단점이 있다. 또한, 아몰퍼스실리콘형 박막트랜지스터를 사용하는 경우 상기 게이트드라이버와 데이터드라이버와 같은 주변 구동회로를 별도로 제작하여 액정패널에 실장시켜야 하므로 액정표시장치의 제조비용이 높다는 단점이 있다. 반면에, 폴리실리콘형 박막트랜지스터는 전하이동도가 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로들을 액정패널 상에 내장하여 실장하게 되므로 제조단가를 낮출 수 있는 장점을 가지고 있다. 이에 따라, 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치가 각광받고 있다.Thin film transistors used in such liquid crystal display devices are classified into amorphous silicon type and polysilicon type depending on whether amorphous silicon and poly silicon are used as semiconductor layers. The amorphous silicon thin film transistor has an advantage that the amorphous silicon film has a relatively uniformity and stable characteristics, but it is difficult to apply when the pixel density is improved because the charge mobility is relatively small. In addition, in the case of using an amorphous silicon type thin film transistor, peripheral driving circuits such as the gate driver and the data driver have to be manufactured separately and mounted on the liquid crystal panel, which has a disadvantage in that the manufacturing cost of the liquid crystal display device is high. On the other hand, as the polysilicon thin film transistor has a high charge mobility, the pixel density is not difficult to increase and the peripheral driving circuits are mounted on the liquid crystal panel to reduce manufacturing costs. Accordingly, a liquid crystal display device using a polysilicon thin film transistor has been in the spotlight.
실제로 구동회로를 내장한 폴리실리콘형 액정패널은 도 1에 도시된 바와 같이 화상표시부(22)와, 데이터 쉬프트 레지스터 어레이(12) 및 데이터 레벨 쉬프터 어레이(14)와 샘플링 스위치 어레이(16)를 포함하는 데이터 드라이버와, 게이트 쉬프트 레지스터 어레이(18) 및 게이트 레벨 쉬프터 어레이(20)를 포함하는 게이트 드라이버를 구비한다.In fact, the polysilicon liquid crystal panel incorporating a driving circuit includes an image display unit 22, a data shift register array 12, a data level shifter array 14, and a sampling switch array 16 as shown in FIG. And a gate driver including a gate shift register array 18 and a gate level shifter array 20.
액정패널(10)에 포함되는 데이터 쉬프트 레지스터 어레이(12), 데이터 레벨쉬프터 어레이(14), 샘플링 스위치 어레이(16), 게이트 쉬프트 레지스터 어레이(18), 게이트 레벨 쉬프터 어레이(20)는 화상표시부(22)와 함께 폴리실리콘 공정을 포함하는 박막트랜지스터 공정으로 형성된다.The data shift register array 12, the data level shifter array 14, the sampling switch array 16, the gate shift register array 18, and the gate level shifter array 20 included in the liquid crystal panel 10 may include an image display unit ( 22) and a thin film transistor process including a polysilicon process.
화상표시부(22)에는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트라인(GL)과 데이터라인(DL)의 교차점에 접속된 스위칭소자로서 폴리실리콘을 이용한 박막트랜지스터(TFT)를 포함한다. 박막트랜지스터(TFT)가 아몰퍼스실리콘 보다 전하이동도가 100배 정도 빠른 폴리실리콘을 이용함에 따라 액정셀들(LC)은 점순차 방식으로 구동된다. 게이트라인들(GL)은 게이트 레벨 쉬프터 어레이(20)를 통해 스캔펄스를 공급받는다. 데이터라인들(DL)은 샘플링스위치 어레이(16)를 통해 비디오신호를 공급받는다.In the image display unit 22, liquid crystal cells LC are arranged in a matrix to display an image. Each of the liquid crystal cells LC includes a thin film transistor TFT using polysilicon as a switching element connected to an intersection of the gate line GL and the data line DL. As the thin film transistor TFT uses polysilicon 100 times faster than amorphous silicon, the liquid crystal cells LC are driven in a point-sequential manner. The gate lines GL are supplied with scan pulses through the gate level shifter array 20. The data lines DL receive a video signal through the sampling switch array 16.
게이트 쉬프트 레지스터 어레이(18)는 게이트 레벨 쉬프터 어레이(20)에 포함된 다수개의 레벨 쉬프터들에 출력단이 각각 접속된 다수의 게이트 쉬프트 레지스터들(도시하지 않음)로 구성된다. 게이트 쉬프트 레지스터들은 입력 게이트스타트펄스(GSP)를 쉬프트시켜 레벨 쉬프터들에 순차적으로 쉬프트펄스를 공급한다.The gate shift register array 18 is composed of a plurality of gate shift registers (not shown), each having an output terminal connected to a plurality of level shifters included in the gate level shifter array 20. The gate shift registers shift the input gate start pulse (GSP) to sequentially supply the shift pulses to the level shifters.
게이트 레벨 쉬프터 어레이(20)는 게이트 쉬프트 레지스터와 게이트라인(GL) 사이에 각각 접속된 다수개의 레벨 쉬프터들(도시하지 않음)로 구성된다. 레벨 쉬프터들은 게이트 쉬프트 레지스터로부터의 쉬프트펄스를 그의 스윙전압을 증대시켜 게이트라인들(GL)에 스캔펄스로 공급한다. 예를 들면, 게이트 레벨 쉬프터 어레이(20)는 게이트 쉬프트 레지스터 어레이(18)에서 10V 정도의 스윙전압을 가지고 입력되는 쉬프트신호를 18V 정도의 스윙폭을 가지게끔 레벨 쉬프팅하여 스캔펄스로 출력한다.The gate level shifter array 20 is composed of a plurality of level shifters (not shown) respectively connected between the gate shift register and the gate line GL. The level shifters supply a shift pulse from the gate shift register to the gate lines GL as a scan pulse by increasing its swing voltage. For example, the gate level shifter array 20 level shifts a shift signal input with a swing voltage of about 10V from the gate shift register array 18 to have a swing width of about 18V and outputs it as a scan pulse.
데이터 쉬프트 레지스터 어레이(12)는 데이터 레벨 쉬프터 어레이(14)에 포함된 다수개의 레벨 쉬프터들에 출력단이 각각 접속된 다수의 데이터 쉬프트 레지스터들(도시하지 않음)로 구성된다. 데이터 쉬프트 레지스터들은 입력 데이터스타트펄스(DSP)를 쉬프트시켜 레벨 쉬프터들에 순차적으로 쉬프트신호를 공급한다.The data shift register array 12 is composed of a plurality of data shift registers (not shown), each having an output terminal connected to a plurality of level shifters included in the data level shifter array 14. The data shift registers shift the input data start pulses (DSP) to sequentially supply shift signals to the level shifters.
데이터 레벨 쉬프터 어레이(14)는 데이터 쉬프트 레지스터와 샘플링 스위치 어레이(16)의 샘플링 스위치 사이에 각각 접속된 다수개의 레벨 쉬프터들(도시하지 않음)로 구성된다. 레벨 쉬프터들은 데이터 쉬프트 레지스터로부터의 쉬프트펄스를 그의 스윙전압을 증대시켜 샘플링스위치에 샘플링신호로 공급한다. 예를 들면, 데이터 레벨 쉬프터 어레이(14)는 데이터 쉬프트 레지스터 어레이(12)에서 10V 정도의 스윙전압을 가지고 입력되는 쉬프트펄스를, 부극성 전압을 포함하여 18V 정도의 스윙폭을 가지게끔 레벨 쉬프팅하여 샘플링신호로 출력한다.The data level shifter array 14 is composed of a plurality of level shifters (not shown) respectively connected between the data shift register and the sampling switch of the sampling switch array 16. Level shifters supply a shift pulse from the data shift register to the sampling switch by increasing its swing voltage. For example, the data level shifter array 14 level shifts a shift pulse input with a swing voltage of about 10V from the data shift register array 12 to have a swing width of about 18V including a negative voltage. Output by sampling signal.
샘플링 스위치 어레이(16)는 데이터라인들(DL)에 출력단이 각각 접속되고 데이터 레벨 쉬프터 어레이(14)로부터 입력되는 샘플링신호에 의해 구동되는 다수의 샘플링 스위치들(도시하지 않음)로 구성된다. 샘플링 스위치들은 샘플링신호에 응답하여 제어칩(42)으로부터 입력되는 비디오신호를 순차적으로 샘플링하여 데이터라인들(DL)에 공급한다.The sampling switch array 16 is composed of a plurality of sampling switches (not shown), each having an output terminal connected to the data lines DL, and driven by a sampling signal input from the data level shifter array 14. The sampling switches sequentially sample the video signal input from the control chip 42 in response to the sampling signal and supply the data signal to the data lines DL.
이러한 폴리실리콘형 액정패널에서 데이터 드라이버 및 게이트 드라이버가 내장되기 위해서는 박막트랜지스터들의 수와 필요 전원수가 비교적 작아야만 한다. 특히 데이터 드라이버에서는 점순차 방식으로 비디오신호를 샘플링하기 위하여 수MHz 대역의 주파수에 응답할 수 있는 고속응답 특성을 가져야만 한다.In the polysilicon liquid crystal panel, in order to embed the data driver and the gate driver, the number of thin film transistors and the number of required power sources must be relatively small. In particular, the data driver must have a fast response characteristic that can respond to a frequency of several MHz band in order to sample the video signal in a point-sequential manner.
특히 소비전력 절감을 위해 범용 저전압 컨트롤러에서 발생된 저전압 레벨의 신호들을 레벨 쉬프트 하는 레벨 쉬프터가 액정패널 상에 내장되기 위해 다음과 같은 레벨 쉬프트 회로들이 제안되고 있다.In particular, the following level shift circuits have been proposed in order to embed a level shifter on a liquid crystal panel to level shift signals of low voltage levels generated by a general purpose low voltage controller to reduce power consumption.
도 2를 참조하면 종래의 레벨 쉬프트 회로는 입력전압(VIN) 입력라인에 게이트 단자가 공통 접속되고 제1 전원(VDD) 입력라인과 제3 전원(VSS2) 입력라인 사이에 직렬로 접속된 제1 PMOS 트랜지스터(MPT1) 및 제1 NMOS 트랜지스터(MNT1)와, 제1 PMOS 트랜지스터(MPT1)와 제1 NMOS 트랜지스터(MNT1) 사이의 제1 노드(N1)에 게이트 단자가 공통 접속되고 제1 전원(VDD) 입력라인과 제3 전원(VSS2) 입력라인 사이에 직렬 접속된 제2 PMOS 트랜지스터(MPT2) 및 제2 NMOS 트랜지스터(MNT2)와, 제2 PMOS 트랜지스터(MPT2)와 제2 NMOS 트랜지스터(MNT2) 사이의 제2 노드(N2)에 게이트단자가 접속되고 제1 전원(VDD)의 입력라인과 제3 노드(N3) 사이에 접속된 제3 PMOS 트랜지스터(MPT3)와, 출력노드인 제4 노드(N4)에 게이트단자가 접속되고 제3 노드(N3)와 제2 전원(VSS1) 입력라인 사이에 접속된 제3 N형 MOS 박막트랜지스터(MNT3)와, 제1 노드(N1)에 게이트단자가 접속되고 제1 전원(VDD) 입력라인과 제4 노드(N4) 사이에 접속된 제4 PMOS 트랜지스터(MPT4)와, 제3 노드(N3)에 게이트단자가 접속되고 제4 노드(N4)와 제2 전원(VSS1) 입력라인 사이에 접속된 제4 NMOS 트랜지스터(MNT4)를 구비한다. 또한 도 2에 도시된 레벨 쉬프트 회로는 제4 노드(N4)에 직렬접속된 2개의 인버터(INV1, INV2)를 더 구비한다. 이 인버터(INV1, INV2)는 제1 및 제2 전원(VDD, VSS1)에 공통적으로 접속된다.Referring to FIG. 2, a conventional level shift circuit includes a first terminal having a gate terminal commonly connected to an input voltage VIN input line and connected in series between a first power supply VDD input line and a third power supply VSS2 input line. A gate terminal is commonly connected to the PMOS transistor MPT1 and the first NMOS transistor MNT1 and the first node N1 between the first PMOS transistor MPT1 and the first NMOS transistor MNT1 and the first power source VDD. ) Between the second PMOS transistor MPT2 and the second NMOS transistor MNT2 connected in series between the input line and the third power supply VSS2 input line, and between the second PMOS transistor MPT2 and the second NMOS transistor MNT2. A third PMOS transistor MPT3 connected between an input line of the first power supply VDD and a third node N3 and a fourth node N4 that is an output node, with a gate terminal connected to the second node N2 of the second node N2 of FIG. The third N-type MOS thin film transistor connected to the third node N3 and the second power source VSS1 input line A fourth PMOS transistor MPT4 and a third node connected to the master MNT3 and the first node N1 and connected between the first power supply VDD input line and the fourth node N4. A gate terminal is connected to N3 and a fourth NMOS transistor MNT4 is connected between the fourth node N4 and the second power supply VSS1 input line. In addition, the level shift circuit shown in FIG. 2 further includes two inverters INV1 and INV2 connected in series to the fourth node N4. These inverters INV1 and INV2 are commonly connected to the first and second power sources VDD and VSS1.
이러한 구성을 가지는 레벨 쉬프트 회로는 제1 전원(VDD)으로는 10V, 제2 전원(VSS1)으로는 -10V, 제3 전원(VSS2)으로는 -4V, 입력전압으로는 0V~5V를 스윙하는 펄스전압이 공급된다고 가정하는 경우 출력전압으로 -10V~10V의 스윙폭을 갖는 펄스전압을 출력하게 된다.The level shift circuit having such a configuration swings 10V with the first power supply VDD, -10V with the second power supply VSS1, -4V with the third power supply VSS2, and 0V-5V with the input voltage. Assuming that a pulse voltage is supplied, a pulse voltage having a swing width of -10V to 10V is output as an output voltage.
입력전압(VIN)으로 제1 로우레벨의 전압(0V)이 입력되는 경우 제1 PMOS 트랜지스터(MPT1)가 턴-온되어 제1 노드(N1)에는 제1 전원(VDD)에서 공급되는 제2 하이레벨의 전압(10V)이 충전된다. 제1 노드(N1)에 충전된 제2 하이레벨의 전압(10V)에 의해 제2 NMOS 트랜지스터(MNT2)가 턴-온되어 제2 노드(N2)에는 제3 전원(VSS2)에서 공급되는 제2 로우레벨의 전압(-4V)이 충전된다. 제2 노드(N2)에 충전된 제1 로우레벨의 전압(-4V)에 의해 제3 PMOS 트랜지스터(MPT3)가 턴-온되어 제3 노드(N3)에는 제1 전원(VDD)에서 공급되는 하이레벨의 전압(10V)이 충전된다. 제3 노드(N3)에 충전된 제2 하이레벨의 전압(10V)에 의해 제4 NMOS 트랜지스터(MNT4)가 턴-온되어 제2 전원(VSS1)에서 공급되는 제3 로우레벨의 전압(-10V)이 출력노드인 제4 노드(N4)에 충전된다. 이 경우 제1 노드(N1)에 충전된 제2 하이레벨의 전압(10V)에 의해 제4 PMOS 트랜지스터(MPT4)가 턴-오프된다. 이에 따라, 제4 노드(N4)에 충전된 제3 로우레벨 전압(-10V)은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력전압(VOUT)으로 공급된다. 결과적으로 입력전압(VIN)으로 입력되어진 제1 로우레벨의 전압(0V)이 그 보다 작은 제3 로우레벨의 전압(-10V)으로 레벨 쉬프팅되게 된다.When the first low-level voltage 0V is input to the input voltage VIN, the first PMOS transistor MPT1 is turned on to supply a second high voltage supplied from the first power source VDD to the first node N1. The voltage of the level 10V is charged. The second NMOS transistor MNT2 is turned on by the second high level voltage 10V charged in the first node N1, and the second NMOS transistor MNT2 is supplied to the second node N2 from the third power source VSS2. The low level voltage (-4V) is charged. The third PMOS transistor MPT3 is turned on by the first low-level voltage (-4V) charged in the second node N2, and the high voltage supplied from the first power source VDD to the third node N3 is provided. The voltage of the level 10V is charged. The fourth NMOS transistor MNT4 is turned on by the second high level voltage 10V charged in the third node N3, and the third low level voltage (-10V) supplied from the second power source VSS1 is provided. ) Is charged to the fourth node N4 which is an output node. In this case, the fourth PMOS transistor MPT4 is turned off by the second high level voltage 10V charged in the first node N1. Accordingly, the third low level voltage-10V charged in the fourth node N4 is supplied to the output voltage VOUT via the first and second inverters INV1 and INV2. As a result, the first low level voltage 0V input to the input voltage VIN is level-shifted to a smaller third low level voltage-10V.
이와 달리 입력전압(VIN)으로 제1 하이레벨의 전압(5V)이 입력되는 경우 제1NMOS 트랜지스터(MNT1)가 턴-온되어 제1 노드(N1)에는 제3 전원(VSS2)에서 공급되는 제2 로우레벨의 전압(-4V)이 충전된다. 제1 노드(N1)에 충전된 제2 로우레벨의 전압(-4V)에 의해 제2 및 제4 PMOS 트랜지스터(MPT2, MPT4)가 턴-온되어 제2 노드(N2)와 제4 노드(N4)에는 제1 전원(VDD)에서 공급되는 제2 하이레벨의 전압(10V)이 충전된다. 제2 노드(N2)에 충전된 제2 하이레벨의 전압(10V)에 의해 제3 PMOS 트랜지스터(MNT4)는 턴-오프된다. 동시에 제4 노드(N4)에 충전된 제2 하이레벨의 전압(10V)에 의해 제3 NMOS 트랜지스터(MNT3)가 턴-온되어 제3 노드(N3)에는 제3 로우레벨의 전압(-10V)이 공급됨으로써 제4 NMOS 트랜지스터(MNT4)가 턴-오프된다. 이에 따라, 제4 노드(N4)에 충전된 제2 하이레벨 전압(10V)은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력전압(VOUT)으로 공급된다. 결과적으로 입력전압(VIN)으로 입력되어진 제1 하이레벨의 전압(5V)이 그 보다 큰 제2 하이레벨의 전압(10V)으로 레벨 쉬프팅되게 된다.On the contrary, when the first high level voltage 5V is input to the input voltage VIN, the first NMOS transistor MNT1 is turned on and the second node supplied from the third power source VSS2 to the first node N1. The low level voltage (-4V) is charged. The second and fourth PMOS transistors MPT2 and MPT4 are turned on by the second low-level voltage (-4V) charged in the first node N1 to turn on the second node N2 and the fourth node N4. ) Is charged with a second high level voltage 10V supplied from the first power supply VDD. The third PMOS transistor MNT4 is turned off by the second high level voltage 10V charged in the second node N2. At the same time, the third NMOS transistor MNT3 is turned on by the second high level voltage 10V charged in the fourth node N4, and the third low level voltage-10V is applied to the third node N3. This supply turns off the fourth NMOS transistor MNT4. Accordingly, the second high level voltage 10V charged in the fourth node N4 is supplied to the output voltage VOUT via the first and second inverters INV1 and INV2. As a result, the first high level voltage 5V input to the input voltage VIN is level shifted to the second high level voltage 10V.
이와 같이 도 2에 도시된 레벨 쉬프트 회로는 0V~5V의 스윙폭을 갖는 입력전압(VIN)을 -10V~10V의 스윙폭을 갖는 출력전압(VOUT)으로 레벨 쉬프팅하여 출력하게 된다. 그러나 도 2에 도시된 레벨 쉬프트 회로는 다른 레벨 쉬프트 회로와 대비하여 제3 전원(VSS2)을 추가로 사용하여야 하는 단점을 가진다. 또한, 도 2에 도시된 레벨 쉬프트 회로에 포함되는 MOS 트랜지스터(MNT, MPT)들은 제조공정이 까다로운 폴리실리콘을 포함함에 따라 MOS 트랜지스터들의 문턱전압이 달라지게 되는 경우 레벨 쉬프트 회로가 정상 동작하지 않는 문제가 발생하게 된다. 특히 MOS 트랜지스터들(MNT, MPT)의 문턱전압이 높아지는 경우 턴-온 전류량이 작아지게 됨으로써 출력전압(VOUT)이 감쇄되는 문제가 발생하게 된다.As described above, the level shift circuit shown in FIG. 2 outputs a level shifted input voltage VIN having a swing width of 0V to 5V to an output voltage VOUT having a swing width of -10V to 10V. However, the level shift circuit shown in FIG. 2 has a disadvantage in that a third power source VSS2 is additionally used as compared to other level shift circuits. In addition, the MOS transistors MNT and MPT included in the level shift circuit shown in FIG. 2 do not operate normally when the threshold voltages of the MOS transistors are changed due to the difficult manufacturing process of polysilicon. Will occur. In particular, when the threshold voltages of the MOS transistors MNT and MPT increase, the turn-on current amount decreases, causing a problem that the output voltage VOUT is attenuated.
통상적으로 아몰퍼스실리콘형 박막트랜지스터 보다 문턱전압이 매우 큰 폴리실리콘형 박막트랜지스터(MNT, MPT)는 폴리실리콘의 전하이동도에 따라 가변하게 된다. 폴리실리콘의 전하이동도는 폴리실리콘의 결정화시 생성되는 그레인 바운더리의 크기에 의해 좌우되어, 그 그레인 바운더리의 크기는 통상 폴리실리콘의 결정화 영역별로 차이가 나게 된다. 이렇게 결정화 영역별로 달라지는 그레인 바운더리의 크기에 의해 동일공정으로 제작된 박막트랜지스터들(MNT, MPT)도 결정화 영역, 즉 글래스 상에서 형성된 위치에 따라 서로 다른 문턱전압을 가지게 된다. 이렇게 결정화 영역별로 박막트랜지스터(MNT, MPT)의 문턱전압이 달라짐에 따라 레벨 쉬프터 회로별로 문턱전압이 달라지게 되는 경우가 초래된다. 그러나 도 2에 도시된 종래의 레벨 쉬프트 회로는 문턱전압이 가변되는 경우에 대한 보상방법이 없어 출력전압(VOUT)의 감쇄 등과 같이 레벨 쉬프트 회로의 신뢰성이 저하되는 문제가 발생하게 된다.In general, polysilicon thin film transistors MNT and MPT having a much higher threshold voltage than amorphous silicon thin film transistors are variable according to the charge mobility of polysilicon. The charge mobility of the polysilicon depends on the size of the grain boundary generated during the crystallization of the polysilicon, and the size of the grain boundary is usually different for each crystallization region of the polysilicon. The thin film transistors MNT and MPT fabricated in the same process may have different threshold voltages depending on the crystallization region, that is, the position formed on the glass. As the threshold voltages of the thin film transistors MNT and MPT are changed for each crystallization region, the threshold voltage is changed for each level shifter circuit. However, the conventional level shift circuit shown in FIG. 2 does not have a compensation method for the case where the threshold voltage is variable, resulting in a problem that the reliability of the level shift circuit is degraded, such as attenuation of the output voltage VOUT.
도 3은 폴리실리콘형 액정패널 상에 내장되는 다른 레벨 쉬프트 회로를 도시한 것이다.3 illustrates another level shift circuit embedded on a polysilicon liquid crystal panel.
도 3에 도시된 레벨 쉬프트 회로는 제1 노드(N1)에 게이트 및 소스 단자가 공통접속되고 제1 전원(VDD) 공급라인에 드레인 단자가 접속된 제1 PMOS 트랜지스터(MPT1)와, 상기 제1 노드(N1)에 게이트 및 드레인 단자가 공통접속되고 제2 전원(VSS) 공급라인에 소스 단자가 접속된 제1 NMOS 트랜지스터(MNT1)와, 제1 노드(N1)에 게이트 단자가 접속되고 제1 전원(VDD) 공급라인과 출력노드인 제2 노드(N2) 사이에 접속된 제2 PMOS 트랜지스터(MPT2)와, 제1 노드(N1)에 게이트 단자가 접속되고 제2 노드(N2)와 입력라인 사이에 접속된 제2 NMOS 트랜지스터(MNT2)를 구비한다. 또한 도 3에 도시된 레벨 쉬프트 회로는 제2 노드(N2)에 직렬접속된 2개의 인버터(INV1, INV2)를 더 구비한다. 이 인버터(INV1, INV2)는 제1 및 제2 전원(VDD, VSS)에 공통적으로 접속된다.The level shift circuit shown in FIG. 3 includes a first PMOS transistor MPT1 having a gate and a source terminal commonly connected to a first node N1, and a drain terminal connected to a first power supply VDD supply line, and the first PMOS transistor MPT1. A first NMOS transistor MNT1 having a gate and a drain terminal commonly connected to the node N1 and a source terminal connected to the second power supply VSS supply line, and a gate terminal connected to the first node N1, A second PMOS transistor MPT2 connected between the power supply VDD supply line and the second node N2 as an output node, and a gate terminal connected to the first node N1, and the second node N2 and the input line are connected to each other. A second NMOS transistor MNT2 connected therebetween is provided. In addition, the level shift circuit shown in FIG. 3 further includes two inverters INV1 and INV2 connected in series to the second node N2. These inverters INV1 and INV2 are commonly connected to the first and second power sources VDD and VSS.
제1 전원(VDD) 공급라인과 제2 전원(VSS) 공급라인 사이에 직렬로 접속된 제1 PMOS 및 제1 NMOS 트랜지스터(MPT1, MNT1)은 항상 턴-온 상태를 유지하여 전압분배기 역할을 수행한다.The first PMOS and the first NMOS transistors MPT1 and MNT1 connected in series between the first power supply VDD supply line and the second power supply VSS supply line are always turned on to act as voltage dividers. do.
입력전압(VIN)으로 로우레벨의 전압(0V)이 입력되는 경우 제2 NMOS 트랜지스터(MNT2)는 턴-온되고 제2 PMOS 트랜지스터(MPT2)는 턴-오프되어 출력노드(N2)에는 로우레벨의 전압(OV)이 충전된다. 이 로우레벨의 전압(0V)은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력전압(VOUT)으로 출력된다.When the low level voltage 0V is input to the input voltage VIN, the second NMOS transistor MNT2 is turned on and the second PMOS transistor MPT2 is turned off so that the output node N2 has a low level. The voltage OV is charged. This low level voltage 0V is outputted to the output voltage VOUT via the first and second inverters INV1 and INV2.
입력전압(VIN)으로 하이레벨의 전압(5V)이 입력되는 경우 제2 NMOS 트랜지스터(MNT2)는 턴-오프되고 제2 PMOS 트랜지스터(MPT2)는 턴-온되어 출력노드(N2)에는 제1 전원(VDD)인 하이레벨의 전압이 충전된다. 이 하이레벨의 전압은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력전압(VOUT)으로 출력된다.When the high level voltage 5V is input to the input voltage VIN, the second NMOS transistor MNT2 is turned off and the second PMOS transistor MPT2 is turned on so that the first power source is supplied to the output node N2. The high level voltage (VDD) is charged. This high level voltage is output to the output voltage VOUT via the first and second inverters INV1 and INV2.
이러한 구성을 가지는 레벨 쉬프트 회로는 도 2에 도시된 레벨 쉬프트 회로와 대비하여 추가의 전원을 필요로 하지 않음과 아울러 상대적으로 작은 수의 MOS 트랜지스터를 필요로 한다는 장점을 가진다. 반면에, 레벨 쉬프팅된 출력전압(VOUT)의 로우레벨이 입력전압의 로우레벨로 고정됨에 따라 레벨 쉬프트범위가 매우 한정적임과 아울러 동작가능 주파수가 현저하게 떨어진다는 단점을 가진다. 또한 MOS 트랜지스터의 문턱전압이 가변되는 경우 도 2에 도시된 레벨 쉬프트 회로와 같이 보상방법이 없어 출력전압(VOUT) 감쇄 등과 같은 레벨 쉬프트 회로의 신뢰성이 저하되는 문제가 발생하게 된다.The level shift circuit having such a configuration has the advantage of not requiring an additional power source and requiring a relatively small number of MOS transistors as compared to the level shift circuit shown in FIG. On the other hand, as the low level of the level shifted output voltage VOUT is fixed to the low level of the input voltage, the level shift range is very limited and the operating frequency is significantly reduced. In addition, when the threshold voltage of the MOS transistor is variable, there is no compensating method as in the level shift circuit shown in FIG. 2, which causes a problem that the reliability of the level shift circuit such as attenuation of the output voltage VOUT is degraded.
따라서, 본 발명의 목적은 폴리실리콘형 트랜지스터의 특성변화에 따른 신호감쇠를 보상할 수 있는 레벨 쉬프트 회로를 제공하는 것이다.Accordingly, an object of the present invention is to provide a level shift circuit capable of compensating for signal attenuation caused by a change in characteristics of a polysilicon transistor.
도 1은 종래의 폴리실리콘형 액정패널의 구성을 개략적으로 나타내는 블록도.1 is a block diagram schematically showing the configuration of a conventional polysilicon liquid crystal panel.
도 2는 도 1에 도시된 레벨 쉬프트 어레이에 포함되는 레벨 쉬프트 회로도.FIG. 2 is a level shift circuit diagram included in the level shift array shown in FIG. 1. FIG.
도 3은 도 1에 도시된 레벨 쉬프트 어레이에 포함되는 다른 레벨 쉬프트 회로도.3 is another level shift circuit diagram included in the level shift array shown in FIG.
도 4는 본 발명의 실시 예에 따른 레벨 쉬프트 회로도.4 is a level shift circuit diagram according to an embodiment of the present invention.
도 5는 본 발명의 다른 실시 예에 따른 레벨 쉬프트 회로도.5 is a level shift circuit diagram according to another embodiment of the present invention.
< 도면의 주요부분에 대한 설명><Description of Main Parts of Drawing>
10 : 액정패널 12 : 데이터 쉬프트 레지스터 어레이10 liquid crystal panel 12 data shift register array
14 : 데이터 레벨 쉬프터 어레이 16 : 샘플링 스위치 어레이14 data level shifter array 16 sampling switch array
18 : 게이트 쉬프트 레지스터 어레이 20 : 게이트 레벨 쉬프터 어레이18: gate shift register array 20: gate level shifter array
22 : 화상표시부22: image display unit
상기 목적을 달성하기 위하여, 본 발명에 따른 레벨 쉬프터 회로는 다수의 박막트랜지스터들로 구성되며 입력전압을 기준전압과 비교하여 입력전압이 기준전압 보다 큰 하이레벨의 전압인 경우 그 하이레벨 전압보다 큰 제1 전원을 출력하고 상기 입력전압이 기준전압 보다 작은 로우레벨의 전압인 경우 그 로우레벨 전압보다 작은 제2 전원을 출력하는 레벨 쉬프트부와; 박막트랜지스터들의 문턱전압이 특정치 이상이 되어 감소하는 출력전압의 전류량을 보상하기 위한 전류보상부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the level shifter circuit according to the present invention is composed of a plurality of thin film transistors and the input voltage is higher than the high level voltage when the input voltage is a high level voltage larger than the reference voltage A level shift unit configured to output a first power and output a second power smaller than the low level voltage when the input voltage is a low level voltage smaller than a reference voltage; It characterized in that it comprises a current compensation unit for compensating the amount of current of the output voltage which decreases because the threshold voltage of the thin film transistors is more than a specific value.
여기서 전류보상부는 제1 및 제2 전원 공급라인 사이에 접속되어 레벨 쉬프트부로 공급되는 제2 전원의 전류량을 보상하는 커런트미러인 것을 특징으로 한다.The current compensator is a current mirror connected between the first and second power supply lines to compensate the amount of current of the second power supplied to the level shift unit.
그리고, 상기 레벨 쉬프트부의 출력전압을 입력전압으로 하여 제1 전원과제2 전원으로 다시 레벨 쉬프팅시키는 2차 레벨 쉬프트부를 추가로 구비하는 것을 특징으로 한다.And a second level shift unit configured to level-shift back to the first power source and the second power source using the output voltage of the level shift unit as an input voltage.
상기 2차 레벨 쉬프트부는 레벨 쉬프트부의 출력단에 직렬로 접속되며 제1 및 제2 전원을 공급받는 제1 및 제2 인버터를 구비하는 것을 특징으로 한다.The second level shift unit may include first and second inverters connected in series to an output terminal of the level shift unit and receiving first and second power.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.
이하, 도 4 및 도 5를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 and 5.
도 4는 본 발명의 실시 예에 따른 레벨 쉬프터 회로도를 도시한 것이다.4 illustrates a level shifter circuit diagram according to an embodiment of the present invention.
도 4에 도시된 레벨 쉬프트 회로는 입력전압(VIN)을 기준전압(VREF)과 비교하여 제1 전원(VDD) 및 제2 전원(VSS) 중 어느 하나의 전압을 출력전압(VOUT)으로 출력하는 비교기를 구비한다.The level shift circuit shown in FIG. 4 compares the input voltage VIN with the reference voltage VREF to output the voltage of any one of the first power supply VDD and the second power supply VSS as the output voltage VOUT. A comparator is provided.
우선 입력전압(VIN)으로는 제1 로우레벨~제1 하이레벨로 스윙하는 펄스전압이 공급되고, 제1 전원(VDD)로는 제1 하이레벨 보다 큰 제2 하이레벨의 전압이, 제2 전원(VSS)으로는 제1 로우레벨 보다 작은 제2 로우레벨의 전압이 공급된다고 가정한다.First, the pulse voltage swinging from the first low level to the first high level is supplied to the input voltage VIN, and the voltage of the second high level greater than the first high level is supplied to the first power supply VDD. Assume that VSS is supplied with a second low level voltage smaller than the first low level.
비교기는 입력전압(VIN) 공급라인과 기준전압(VREF) 공급라인 각각에 게이트 단자가 접속되고 제2 전원(VSS)이 공급되는 제2 노드(N2)에 병렬로 접속된 제1 및 제2 NMOS 트랜지스터(MNT1, MNT2)와, 제1 전압(VDD) 공급라인과 제2 노드(N2) 사이에 제1 NMOS 트랜지스터(MNT1)와 직렬로 접속되는 제1 PMOS 트랜지스터(MPT1)와,제1 전압(VDD) 공급라인과 제2 노드(N2) 사이에 제2 NMOS 트랜지스터(MNT2)와 직렬로 접속되는 제2 PMOS 트랜지스터(MPT2)를 구비한다. 여기서 제1 및 제2 PMOS 트랜지스터(MPT1, MPT2)의 게이트단자는 제1 NMOS 트랜지스터(MNT1)의 소스단자에 접속되는 제1 노드(N1)에 공통접속되고, 제2 PMOS 및 NMOS 트랜지스터(MPT2, MNT2) 사이에 출력노드인 제3 노드(N3)가 마련된다.The comparator includes first and second NMOSs connected in parallel to a second node N2 to which a gate terminal is connected to each of an input voltage VIN supply line and a reference voltage VREF supply line, and to which a second power supply VSS is supplied. A first PMOS transistor MPT1 and a first voltage connected in series with the first NMOS transistor MNT1 between the transistors MNT1 and MNT2, the first voltage VDD supply line, and the second node N2. VDD) A second PMOS transistor MPT2 is connected between the supply line and the second node N2 in series with the second NMOS transistor MNT2. Here, the gate terminals of the first and second PMOS transistors MPT1 and MPT2 are commonly connected to the first node N1 connected to the source terminal of the first NMOS transistor MNT1, and the second PMOS and NMOS transistors MPT2, A third node N3 serving as an output node is provided between the MNT2s.
입력전압(VIN)으로 기준전압(VREF) 보다 큰 제1 하이레벨의 전압이 공급되는 경우 제1 NMOS 트랜지스터(MNT1)는 턴-온되고 제2 NMOS 트랜지스터(MNT2)는 턴-오프된다. 이에 따라, 턴-온된 제1 NMOS 트랜지스터(MNT1)를 경유하여 제1 노드(N1)에는 제2 전원(VSS)으로부터 제2 로우레벨의 전압이 충전된다. 제1 노드(N1)에 충전된 제2 로우레벨의 전압에 의해 제1 및 제2 PMOS 트랜지스터(MPT1, MPT2)가 턴-온됨으로써 출력노드인 제3 노드(N3)를 통해 출력전압(VOUT)으로는 제1 전원(VDD)으로부터의 제2 하이레벨 전압이 공급된다.When the first high level voltage greater than the reference voltage VREF is supplied to the input voltage VIN, the first NMOS transistor MNT1 is turned on and the second NMOS transistor MNT2 is turned off. Accordingly, the first node N1 is charged with a second low level voltage from the second power supply VSS via the turned-on first NMOS transistor MNT1. The first and second PMOS transistors MPT1 and MPT2 are turned on by the second low-level voltage charged in the first node N1 to output the output voltage VOUT through the third node N3 as an output node. Is supplied with the second high level voltage from the first power supply VDD.
이와 달리, 입력전압(VIN)으로 기준전압(VREF) 보다 작은 제1 로우레벨의 전압이 공급되는 경우 제1 NMOS 트랜지스터(MNT1)는 턴-오프되고 제2 NMOS 트랜지스터(MNT2)는 턴-온된다. 이에 따라 제1 전원(VDD)에 접속되어진 제1 및 제2 PMOS 트랜지스터(MPT1, MPT2)는 턴-오프되고, 턴-온된 제2 NMOS 트랜지스터(MNT2)를 경유하여 제3 노드(N3)에는 제2 전원(VSS)으로부터의 제2 로우레벨의 전압이 공급되어 출력전압(VOUT)으로 출력된다.In contrast, when the first low level voltage smaller than the reference voltage VREF is supplied to the input voltage VIN, the first NMOS transistor MNT1 is turned off and the second NMOS transistor MNT2 is turned on. . Accordingly, the first and second PMOS transistors MPT1 and MPT2 connected to the first power source VDD are turned off, and the third node N3 is turned on through the turned-on second NMOS transistor MNT2. The second low level voltage from the second power supply VSS is supplied and output to the output voltage VOUT.
여기서, 레벨 쉬프트 회로를 구성하는 트랜지스터들의 문턱전압이 특정전압 이상으로 결정되는 경우 제2 NMOS 트랜지스터(MNT2)를 통해 흐르는 전류량이 작아짐에 따라 제3 노드(N3)에 공급되는 제2 전원(VSS)이 감쇠되어 공급되게 된다.Here, when the threshold voltages of the transistors constituting the level shift circuit are determined to be greater than or equal to a specific voltage, the second power source VSS supplied to the third node N3 as the amount of current flowing through the second NMOS transistor MNT2 decreases. Is attenuated and supplied.
이러한 MOS 트랜지스터들(MNT, MPT)의 특성, 즉 문턱전압이 달라짐에 따른 신호감쇠를 보정하기 위하여 도 4에 도시된 레벨 쉬프트 회로는 비교기에 포함되는제2 노드(N2)와 제2 전원(VSS) 공급라인 사이에 접속된 전류보상부를 추가로 구비한다.In order to correct the characteristics of the MOS transistors MNT and MPT, that is, the signal attenuation due to the change of the threshold voltage, the level shift circuit shown in FIG. 4 includes the second node N2 and the second power source VSS included in the comparator. ) And a current compensation unit connected between supply lines.
전류보상부는 커런트 미러(Current Mirror)로서 제4 노드(N4)에 게이트 및 소스 단자가 공통접속되고 제1 전원(VDD) 공급라인에 드레인 단자가 접속된 제3 PMOS 트랜지스터(MPT3)와, 상기 제4 노드(N4)에 게이트 및 드레인 단자가 공통접속되고 제2 전원(VSS) 공급라인에 소스 단자가 접속된 제3 NMOS 트랜지스터(MNT3)와, 제4 노드(N4)에 게이트 단자가 접속되고 제2 노드(N2)와 제2 전원(VSS) 공급라인 사이에 접속된 제4 NMOS 트랜지스터(MNT4)를 구비한다.The current compensator includes a third PMOS transistor MPT3 in which a gate and a source terminal are commonly connected to a fourth node N4 and a drain terminal is connected to a first power supply VDD supply line as a current mirror. A third NMOS transistor MNT3 having a gate and a drain terminal commonly connected to the fourth node N4 and a source terminal connected to the second power supply VSS supply line, and a gate terminal connected to the fourth node N4, A fourth NMOS transistor MNT4 is connected between the second node N2 and the second power supply VSS supply line.
전류보상부를 구성하는 3개의 MOS 트랜지스터들(MPT3, MNT3, MNT4)은 전류 미러 형태로 구성되어 레벨 쉬프트부를 구성하는 MOS 트랜지스터들(MNT, MPT)의 문턱 전압이 균일하지 않을 경우 이에 의한 동작 오류를 보상할 수 있게 한다. 다시 말하여, 전류보상부의 MOS 트랜지스터들(MPT3, MNT3, MNT4)은 특정위치의 레벨 쉬프터들을 구성하고 있는 NMOS 트랜지스터들(MNT)의 문턱전압이 상대적으로 낮은 경우 비교기의 제2 노드(N2)의 전압이 상대적으로 높은 값을 유지하도록 전류량을 보상하게 된다. 또한 NMOS 트랜지스터들(MNT)의 문턱전압이 상대적으로 높은 경우 제2 노드(N2)의 전압을 보다 높은 값으로 유지하도록 전류량을 보상하게 된다. 결과적으로 전류보상부는 문턱전압의 불균일에서 오는 동작특성의 차이를 보상할 수있게 한다.The three MOS transistors MPT3, MNT3, and MNT4 constituting the current compensator are configured in the form of current mirrors, and thus, when the threshold voltages of the MOS transistors MNT and MPT constituting the level shift unit are not uniform, an operation error caused by the current compensator To compensate. In other words, the MOS transistors MPT3, MNT3, and MNT4 of the current compensator have a relatively low threshold voltage of the NMOS transistors MNT constituting the level shifters at a specific position. The amount of current is compensated to keep the voltage relatively high. In addition, when the threshold voltages of the NMOS transistors MNT are relatively high, the amount of current is compensated to maintain the voltage of the second node N2 at a higher value. As a result, the current compensator makes it possible to compensate for differences in operating characteristics resulting from nonuniformity of the threshold voltage.
도 5는 본 발명의 다른 실시 예에 따른 레벨 쉬프트 회로를 도시한 것이다.5 illustrates a level shift circuit according to another embodiment of the present invention.
도 5에 도시된 레벨 쉬프트 회로는 레벨 쉬프팅된 펄스전압의 안정화를 위하여 레벨 쉬프팅 동작을 2단계로 수행하기 위한 것으로 도 4에 도시된 레벨 쉬프트 회로와 대비하여 출력노드(N3)에 접속된 제2 레벨 쉬프트부를 추가로 구비한다. 다시 말하여 도 5에 도시된 레벨 쉬프트 회로는 비교기로 구성되는 제1 레벨 쉬프터부와; 제1 레벨 쉬프터부의 트랜지스터 특성변화에 따른 신호감쇄를 보상하는 전류보상부와; 제1 레벨 쉬프터부와 동일한 제1 및 제2 전원(VDD, VSS)을 이용하여 2단계 레벨쉬프팅 동작을 하는 제2 레벨 쉬프터부를 구비한다.The level shift circuit shown in FIG. 5 is for performing a level shifting operation in two stages to stabilize the level shifted pulse voltage, and is connected to the output node N3 in comparison with the level shift circuit shown in FIG. A level shift part is further provided. In other words, the level shift circuit shown in Fig. 5 includes: a first level shifter section composed of a comparator; A current compensator for compensating for signal attenuation according to a change in transistor characteristics of the first level shifter; A second level shifter unit is configured to perform a two-level level shifting operation by using the same first and second power sources VDD and VSS as the first level shifter unit.
우선 입력전압(VIN)으로는 제1 로우레벨~제1 하이레벨로 스윙하는 펄스전압이 공급되고, 제1 전원(VDD)으로는 제1 하이레벨 보다 큰 제2 하이레벨의 전압이, 제2 전원(VSS)으로는 제1 로우레벨 보다 작은 제2 로우레벨의 전압이 공급된다고 가정한다.First, the pulse voltage swinging from the first low level to the first high level is supplied to the input voltage VIN, and the voltage of the second high level larger than the first high level is supplied to the first power supply VDD. It is assumed that the power supply VSS is supplied with a second low level voltage smaller than the first low level.
제1 레벨 쉬프터부는 비교기로서 입력전압(VIN) 공급라인과 기준전압(VREF) 공급라인 각각에 게이트 단자가 접속되고 제2 전원(VSS)이 공급되는 제2 노드(N2)에 병렬로 접속된 제1 및 제2 NMOS 트랜지스터(MNT1, MNT2)와, 제1 전압(VDD) 공급라인과 제2 노드(N2) 사이에 제1 NMOS 트랜지스터(MNT1)와 직렬로 접속되는 제1 PMOS 트랜지스터(MPT1)와, 제1 전압(VDD) 공급라인과 제2 노드(N2) 사이에 제2 NMOS 트랜지스터(MNT2)와 직렬로 접속되는 제2 PMOS 트랜지스터(MPT2)를 구비한다. 여기서 제1 및 제2 PMOS 트랜지스터(MPT1, MPT2)의 게이트단자는 제1 NMOS 트랜지스터(MNT1)의 소스단자에 접속되는 제1 노드(N1)에 공통접속되고, 제2 PMOS 및 NMOS 트랜지스터(MPT2, MNT2) 사이에 출력노드인 제3 노드(N3)가 마련된다.The first level shifter unit is a comparator, and a gate terminal is connected to each of the input voltage VIN supply line and the reference voltage VREF supply line, and is connected in parallel to the second node N2 to which the second power supply VSS is supplied. A first PMOS transistor MPT1 connected in series with the first NMOS transistor MNT1 between the first and second NMOS transistors MNT1 and MNT2, the first voltage VDD supply line, and the second node N2; And a second PMOS transistor MPT2 connected in series with the second NMOS transistor MNT2 between the first voltage VDD supply line and the second node N2. Here, the gate terminals of the first and second PMOS transistors MPT1 and MPT2 are commonly connected to the first node N1 connected to the source terminal of the first NMOS transistor MNT1, and the second PMOS and NMOS transistors MPT2, A third node N3 serving as an output node is provided between the MNT2s.
전류보상부는 커런트 미러(Current Mirror)로서 제4 노드(N4)에 게이트 및 소스 단자가 공통접속되고 제1 전원(VDD) 공급라인에 드레인 단자가 접속된 제3 PMOS 트랜지스터(MPT3)와, 상기 제4 노드(N4)에 게이트 및 드레인 단자가 공통접속되고 제2 전원(VSS) 공급라인에 소스 단자가 접속된 제3 NMOS 트랜지스터(MNT3)와, 제4 노드(N4)에 게이트 단자가 접속되고 제2 노드(N2)와 제2 전원(VSS) 공급라인 사이에 접속된 제4 NMOS 트랜지스터(MNT4)를 구비한다.The current compensator includes a third PMOS transistor MPT3 in which a gate and a source terminal are commonly connected to a fourth node N4 and a drain terminal is connected to a first power supply VDD supply line as a current mirror. A third NMOS transistor MNT3 having a gate and a drain terminal commonly connected to the fourth node N4 and a source terminal connected to the second power supply VSS supply line, and a gate terminal connected to the fourth node N4, A fourth NMOS transistor MNT4 is connected between the second node N2 and the second power supply VSS supply line.
제2 레벨 쉬프터부는 제3 노드(N3)에 게이트 단자가 공통 접속되고 제1 전원(VDD) 공급라인과 제2 전원(VSS) 공급라인 사이에 직렬로 접속된 제4 PMOS 트랜지스터(MPT4) 및 제5 NMOS 트랜지스터(MNT5)로 구성되는 제1 인버터와, 제3 노드(N3)에 게이트단자가 접속되고 제1 전원(VDD) 공급라인과 제6 노드(N6) 사이에 접속된 제5 PMOS 트랜지스터(MPT5)와, 제4 PMOS 트랜지스터(MPT4)와 제5 NMOS 트랜지스터(MNT5) 사이의 제5 노드(N5)에 게이트 단자가 접속되고 제1 전원(VDD) 공급라인과 출력노드인 제7 노드(N7) 사이에 접속된 제6 PMOS 트랜지스터(MPT6)와, 제6 노드(N6)에 게이트 및 드레인 단자가 공통 접속되고 소스 단자가 제2 전원(VSS) 공급라인에 접속된 제6 NMOS 트랜지스터(MNT6)와, 제6 노드(N6)에 게이트단자가 접속되고 제7 노드(N7)과 제2 전원(VSS) 공급라인 사이에 접속된 제7 NMOS 트랜지스터(MNT7)로 구성되는 제2 인버터를 구비한다.The second level shifter unit includes a fourth PMOS transistor MPT4 and a fourth gate terminal commonly connected to the third node N3 and connected in series between the first power supply VDD supply line and the second power supply VSS supply line. A first inverter composed of five NMOS transistors MNT5, and a fifth PMOS transistor connected to a third terminal N3 having a gate terminal connected between the first power supply VDD supply line and a sixth node N6; A gate terminal is connected to the fifth node N5 between the MPT5 and the fourth PMOS transistor MPT4 and the fifth NMOS transistor MNT5, and is a seventh node N7 that is a first power supply VDD supply line and an output node. ) And a sixth NMOS transistor MNT6 having a gate and a drain terminal commonly connected to the sixth node N6 and a source terminal connected to the second power supply VSS supply line. And a seventh NMOS transistor having a gate terminal connected to the sixth node N6 and connected between the seventh node N7 and the second power supply VSS supply line. And a second inverter composed of a rotor MNT7.
전류보상부를 구성하는 3개의 MOS 트랜지스터들(MPT3, MNT3, MNT4)은 항상턴-온 상태를 유지하여 레벨 쉬프트 회로를 구성하는 트랜지스터들의 문턱전압이 특정전압 이하로 결정되어 트랜지스터들이 정상적으로 구동되는 경우 비교기의 제2 노드(N2)에 제2 전원(VSS)이 공급되게 한다.The three MOS transistors MPT3, MNT3, and MNT4 constituting the current compensator are always turned on so that the threshold voltages of the transistors constituting the level shift circuit are determined to be below a specific voltage so that the transistors are normally driven. The second power source VSS is supplied to the second node N2 of the device.
입력전압(VIN)으로 기준전압(VREF) 보다 큰 제1 하이레벨의 전압이 공급되는 경우 제1 NMOS 트랜지스터(MNT1)는 턴-온되고 제2 NMOS 트랜지스터(MNT2)는 턴-오프된다. 이에 따라, 턴-온된 제1 NMOS 트랜지스터(MNT1)를 경유하여 제1 노드(N1)에는 제2 노드(N2)에 공급되어진 제2 전원(VSS)으로부터의 제2 로우레벨의 전압이 충전된다. 제1 노드(N1)에 충전된 제2 로우레벨의 전압에 의해 제1 및 제2 PMOS 트랜지스터(MPT1, MPT2)가 턴-온됨으로써 제1 레벨쉬프터부의 출력노드인 제3 노드(N3)에는 제1 전원(VDD)으로부터의 제2 하이레벨 전압이 충전된다.When the first high level voltage greater than the reference voltage VREF is supplied to the input voltage VIN, the first NMOS transistor MNT1 is turned on and the second NMOS transistor MNT2 is turned off. Accordingly, the first node N1 is charged with the second low level voltage from the second power supply VSS supplied to the second node N2 via the turned-on first NMOS transistor MNT1. The first and second PMOS transistors MPT1 and MPT2 are turned on by the second low-level voltage charged in the first node N1 so that the third node N3, which is an output node of the first level shifter unit, is turned on. The second high level voltage from one power supply VDD is charged.
제3 노드(N3)에 충전된 제2 하이레벨의 전압에 의해 제5 NMOS 트랜지스터(MNT5)가 턴-온되어 제5 노드(N5)에는 제2 전원(VSS)에서 공급되는 제2 로우레벨의 전압이 충전된다. 제5 노드(N5)에 충전된 제2 로우레벨의 전압에 의해 제6 PMOS 트랜지스터(MPT6)가 턴-온되고, 제4 및 제5 PMOS 트랜지스터(MPT4, MPT5)와 제6 및 제7 NMOS 트랜지스터(MNT6, MNT7)는 턴-오프된다. 턴-온된 제6 PMOS 트랜지스터(MPT6)에 의해 출력노드인 제7 노드(N7)에는 제1 전원(VDD)으로부터의 제2 하이레벨의 전압이 충전되어 출력전압(VOUT)으로 공급된다.The fifth NMOS transistor MNT5 is turned on by the second high level voltage charged in the third node N3, and the second low level is supplied from the second power source VSS to the fifth node N5. The voltage is charged. The sixth PMOS transistor MPT6 is turned on by the second low level voltage charged in the fifth node N5, and the fourth and fifth PMOS transistors MPT4 and MPT5 and the sixth and seventh NMOS transistors are turned on. MNT6 and MNT7 are turned off. The seventh node N7, which is an output node, is charged with a second high level voltage from the first power supply VDD by the turned-on sixth PMOS transistor MPT6 and supplied to the output voltage VOUT.
이렇게 입력전압(VIN)으로 공급된 제1 하이레벨의 전압이 제1 및 제2 레벨 쉬프터부에 의해 2단계로 제1 전원(VDD)에서 공급되는 제2 하이레벨 전압으로 레벨쉬프팅됨으로써 출력전압(VOUT)으로 공급되는 전압은 제1 전원(VDD)에 충분히 도달한 상태가 된다.The first high level voltage supplied to the input voltage VIN is level shifted to the second high level voltage supplied from the first power supply VDD in two stages by the first and second level shifters, thereby outputting the output voltage ( The voltage supplied to VOUT is in a state where the first power supply VDD is sufficiently reached.
이와 달리, 입력전압(VIN)으로 기준전압(VREF) 보다 작은 제1 로우레벨의 전압이 공급되는 경우 제1 NMOS 트랜지스터(MNT1)는 턴-오프되고 제2 NMOS 트랜지스터(MNT2)는 턴-온된다. 이에 따라 제1 전원(VDD)에 접속되어진 제1 및 제2 PMOS 트랜지스터(MPT1, MPT2)는 턴-오프되고, 턴-온된 제2 NMOS 트랜지스터(MNT2)를 경유하여 제3 노드(N3)에는 제2 전원(VSS)으로부터의 제2 로우레벨의 전압이 충전된다.In contrast, when the first low level voltage smaller than the reference voltage VREF is supplied to the input voltage VIN, the first NMOS transistor MNT1 is turned off and the second NMOS transistor MNT2 is turned on. . Accordingly, the first and second PMOS transistors MPT1 and MPT2 connected to the first power source VDD are turned off, and the third node N3 is turned on through the turned-on second NMOS transistor MNT2. The second low level voltage from the second power supply VSS is charged.
여기서, 레벨 쉬프트 회로를 구성하는 트랜지스터들의 문턱전압이 특정전압 이상으로 결정되는 경우 제2 NMOS 트랜지스터(MNT2)를 통해 흐르는 전류량이 작아지는 경우 전류보상부가 제2 노드(N2)에 공급되는 전류량을 증대되게 보상한다. 이에 따라, 제2 NMOS 트랜지스터(MNT2)가 턴-온된 경우 문턱전압 증가로 작아진 전류량을 보상하여 제3 노드(N3)에 공급되는 제2 전원(VSS)이 정상적으로 충전되게 한다.Here, when the threshold voltage of the transistors constituting the level shift circuit is determined to be higher than or equal to a specific voltage, when the amount of current flowing through the second NMOS transistor MNT2 decreases, the current compensation unit increases the amount of current supplied to the second node N2. To compensate. Accordingly, when the second NMOS transistor MNT2 is turned on, the current amount reduced due to the increase in the threshold voltage is compensated for, so that the second power supply VSS supplied to the third node N3 is normally charged.
제3 노드(N3)에 충전된 제2 로우레벨의 전압에 의해 제4 및 제5 PMOS 트랜지스터(MPT4, MPT5)가 턴-온되어 제5 및 제6 노드(N5, N6)에는 제1 전원(VDD)에서 공급되는 제2 하이레벨의 전압이 충전된다. 제5 노드(N5)에 충전된 제2 하이레벨의 전압에 의해 제6 PMOS 트랜지스터(MPT6)는 턴-오프된다. 이와 달리 제6 노드(N6)에 충전된 제2 하이레벨의 전압에 의해 제6 및 제7 NMOS 트랜지스터(MNT6, MNT7)가 턴-온되어 제7 노드(N7)에는 제2 전원(VSS)에서 공급되는 제2 로우레벨의 전압이 충전된다. 제2 노드(N2)에 충전된 제2 로우레벨의 전압은 출력전압(VOUT)으로 공급된다.The fourth and fifth PMOS transistors MPT4 and MPT5 are turned on by the second low-level voltage charged in the third node N3 so that the fifth and sixth nodes N5 and N6 have a first power supply ( The second high level voltage supplied from VDD) is charged. The sixth PMOS transistor MPT6 is turned off by the second high level voltage charged in the fifth node N5. In contrast, the sixth and seventh NMOS transistors MNT6 and MNT7 are turned on by the second high level voltage charged in the sixth node N6, and the seventh node N7 is turned on by the second power source VSS. The supplied second low level voltage is charged. The second low level voltage charged in the second node N2 is supplied to the output voltage VOUT.
이렇게 입력전압(VIN)으로 공급된 제1 로우레벨의 전압이 제1 및 제2 레벨 쉬프터부에 의해 2단계로 제2 전원(VSS)에서 공급하는 제2 로우레벨 전압으로 레벨쉬프팅됨으로써 출력전압(VOUT)은 제2 전원(VSS)에 충분히 도달한 상태가 된다.The first low level voltage supplied to the input voltage VIN is level shifted to the second low level voltage supplied from the second power supply VSS in two stages by the first and second level shifters, thereby outputting the output voltage ( VOUT is in a state where the second power supply VSS is sufficiently reached.
이와 달리, 도 5에 도시된 레벨 쉬프트 회로가 전류보상부를 제외한 제1 및 제2 레벨 쉬프터부로만 구성되는 경우에도 입력전압(VIN)이 2단계로 레벨쉬프팅됨으로써 안정된 레벨쉬프팅 전압을 출력할 수 있게 된다.On the other hand, even when the level shift circuit shown in FIG. 5 is composed of only the first and second level shifters except for the current compensating part, the input voltage VIN is level shifted in two stages so that a stable level shifting voltage can be output. do.
상술한 바와 같이, 본 발명에 따른 레벨 쉬프트 회로는 입력전압을 기준전압과 비교하여 레벨 쉬프트시킴으로써 기준전압만을 조절하여 레벨 쉬프트 전압범위를 임의로 가변시킬 수 있게 된다. 이러한 레벨 쉬프트 전압범위의 조정은 구동회로가 내장되는 폴리실리콘형 액정패널 등에서 인터페이스부를 담당하는 레벨 쉬프트 회로의 마진과 보정능력 나아가 신뢰성을 증대시킬 수 있게 한다.As described above, the level shift circuit according to the present invention can arbitrarily vary the level shift voltage range by adjusting only the reference voltage by level shifting the input voltage with respect to the reference voltage. Such adjustment of the level shift voltage range makes it possible to increase the margin and correction capability and reliability of the level shift circuit in charge of the interface part in a polysilicon liquid crystal panel in which the driving circuit is incorporated.
또한 본 발명에 따른 레벨 쉬프트 회로는 전류보상부를 구비하여 트랜지스터들의 문턱전압과 같은 특성변화에 따른 신호감쇄를 보상함으로써 트랜지스터의 특성변화에 상관없이 신뢰성을 확보할 수 있게 된다.In addition, the level shift circuit according to the present invention includes a current compensating unit to compensate for signal attenuation due to characteristic changes such as threshold voltages of the transistors, thereby ensuring reliability regardless of the characteristics of the transistors.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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