KR20030050772A - Method for fabricating semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 방법에 관한것으로, 더욱 상세하게는 반도체 소자의 전하저장 전극 형성 방법에 관한 것이다.The present invention relates to a semiconductor technology, and more particularly to a method for manufacturing a semiconductor device, and more particularly to a method for forming a charge storage electrode of a semiconductor device.
이상적인 캐패시터는 작은 크기에 용량이 큰 것으로 소자가 더욱더 집적화되면서 그 필요성이 대두되고 있다. 일반적으로, 캐패시터의 용량은 전극면의 면적과 유전체의 유전상수에 의해 좌우되는 바, 유전상수가 큰 신물질 도입에 연구가 집중되고 있는 추세이다.Ideal capacitors are small in size and large in capacity, and are increasingly needed as devices become more integrated. In general, the capacity of the capacitor is dependent on the area of the electrode surface and the dielectric constant of the dielectric, so the research is focused on the introduction of new materials having a large dielectric constant.
현재, 널리 사용되고 있는 DRAM(Dynamic Random Access Memory)은 트랜지스터와 캐패시터가 각각 하나씩으로 구성된 셀구조를 가지고 있으며, 이러한 셀 구조는 현재까지 크게 바뀌지 않고 유지되어 왔다. 그러나, 소자의 고집적화가 빠른 속도로 진행됨에 따라 셀을 이루고 있는 트랜지스터와 캐패시터, 셀 사이의 절연을 담당하는 소자분리의 영역 크기가 크게 작아지게 되었고, 이에 따라 각 반도체 구성 요소들에 여러 문제점을 유발시키고 있다.At present, a widely used DRAM (Dynamic Random Access Memory) has a cell structure consisting of one transistor and one capacitor, and this cell structure has remained unchanged until now. However, as the high integration of devices proceeds at a high speed, the area size of the device isolation that is insulated between the transistors, capacitors, and cells constituting the cell is significantly reduced, which causes various problems in each semiconductor component. I'm making it.
종래의 캐패시터 면적을 증가시키려는 노력은 첫째, 캐패시터를 3차원으로 디자인하여 적층구조(Stacked structure)또는 트렌치 구조(Trench structure)로 만들므로서 소자의 면적과 간격을 확보하는 것이다. 둘째, 전하저장의 표면에 요철을 주어 유효 면적을 증가시키므로서 축전량을 확보하려는 시도인데, MPS(Metastable PolySilicon)를 전극 상부에 증착하는 방법이다. MPS는 LPCVD(Low Pressure Chemical Vaper Deposition) 시스템에서 실리콘을 580 ℃ 근방에서 증착할 때, 폴리실리콘 표면이 반구형되면서 증착되는 것으로 일반적으로는 HSG(hemispherical shaped grains; 이하 반구형 실리콘 그레인이라 함)라고도 한다. 580 ℃의 온도는 증착된 실리콘의 구조가 비정질에서 다결정으로 변하는 천이구역에 해당되며, 이 천이 구역은 온도와 압력, SiH4의 유속 등의 증착 변수 함수이다. 전극의 표면을 이처럼 요철을 만들어 표면적을 증가시킬 경우, 평탄화 전극 구조에 비해 약 2 배 가량 전극용량을 증가시킬 수 있다.The conventional effort to increase the capacitor area is to secure the area and spacing of the device by first designing the capacitor in three dimensions to form a stacked structure or a trench structure. Second, it is an attempt to secure the amount of storage by increasing the effective area by giving the irregularities on the surface of the charge storage, a method of depositing MPS (Metastable PolySilicon) on the electrode. MPS is deposited on a low pressure chemical vapor deposition (LPCVD) system with a hemispherical polysilicon surface when silicon is deposited near 580 ° C, commonly referred to as hemispherical shaped grains (HSG). The temperature of 580 ° C corresponds to a transition zone where the structure of the deposited silicon changes from amorphous to polycrystalline, which is a function of deposition parameters such as temperature and pressure and the flow rate of SiH 4 . When the surface of the electrode is made of irregularities to increase the surface area, the electrode capacity can be increased by about twice that of the planarized electrode structure.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 캐패시터 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.1A to 1C are cross-sectional views illustrating a capacitor forming process of a semiconductor device according to the prior art, which will be described in detail with reference to the drawings.
먼저, 도 1a에 도시된 바와 같이 이온주입을 통해 기판(10) 내부에 소스/드레인 접합 등의 불순물 확산영역(11)을 형성한 후, 기판(10) 상에 게이트전극(도시하지 않음)을 형성한 다음, 전체 구조 상부에 평탄화된 층간절연막(12)을 형성한다.First, as shown in FIG. 1A, an impurity diffusion region 11 such as a source / drain junction is formed inside the substrate 10 through ion implantation, and then a gate electrode (not shown) is formed on the substrate 10. After the formation, a planarized interlayer insulating film 12 is formed over the entire structure.
이어, 층간절연막(12)을 선택적으로 식각하여 전하저장 전극 콘택을 위해 불순물 확산영역(11) 상부를 노출시킨 후, 폴리실리콘 등을 이용하여 전술한 콘택 내부에 부분 매립되도록 플러그(13)를 형성한다. 이어서, Ti, TiN, TiSi2등을 이용한 배리어막(14)을 형성한 다음, 층간절연막(12) 표면이 노출될 때까지 배리어막(14)을 전면식각(Etchback) 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등을 이용하여 평탄화시킨다.Subsequently, the interlayer insulating layer 12 is selectively etched to expose the upper portion of the impurity diffusion region 11 for the charge storage electrode contact, and then the plug 13 is formed to be partially embedded in the above-described contact using polysilicon or the like. do. Subsequently, after forming the barrier layer 14 using Ti, TiN, TiSi 2, etc., the barrier layer 14 is etched back or chemical mechanically polished until the surface of the interlayer insulating layer 12 is exposed. Planarization using polishing (hereinafter referred to as CMP) and the like.
계속해서, 평탄화된 전체 구조 상부에 산화막 등을 이용하여 캐패시터의 높이 및 용량을 결정짓는 캐패시터 희생막(20)을 증착한 다음, 평탄화 공정을 실시한다. 이어, 캐패시터 희생막(20)을 선택적으로 식각하여 배리어막(14) 표면을 노출시키는 홈(도시하지 않음)을 형성하는 바, 캐패시터의 정전용량을 확보하기 위해캐패시터의 수직 높이를 결정하는 캐패시터 희생막(20)의 두께를 두껍게할수록 콘택 영역은 고집적화에 따른 식각 특성상 홈 하부로 갈수록 그 폭이 좁아지게 된다. 따라서, 홈 하측은 그 상측에 비해 그 폭이 좁다. 한편, 이러한 프로파일은 그 수직 단차에 의해 필연적으로 발생하는 것으로 일반적으로 홈 상부에서 저면으로 약 2/3 지점까지는 수직 프로파일을 갖으나, 저면에서 상부로 약 1/3 지점까지는 도시된 바와 같이 경사를 갖게 된다.Subsequently, a capacitor sacrificial film 20 that determines the height and capacity of the capacitor is deposited on the entire planarized structure using an oxide film or the like, and then a planarization process is performed. Subsequently, the capacitor sacrificial layer 20 is selectively etched to form a groove (not shown) that exposes the surface of the barrier layer 14. The capacitor sacrificial layer determines the vertical height of the capacitor to secure the capacitance of the capacitor. As the thickness of the film 20 increases, the contact area becomes narrower toward the lower portion of the groove due to the etching characteristics due to high integration. Therefore, the width | variety of the groove lower side is narrow compared with the upper side. On the other hand, such a profile is inevitably caused by the vertical step, and generally has a vertical profile from the top of the groove to the bottom about 2/3, but the slope from the bottom to the top about 1/3 Will have
이어서, 전하저장 전극용 실리콘층(15)을 형성하는 바, 전술한 홈이 형성된 프로파일을 따라 형성되도록 한다.Subsequently, the silicon layer 15 for the charge storage electrode is formed, so that the aforementioned groove is formed along the formed profile.
이 때, 실리콘층(15)은 다층구조로 형성하되, 그 최상부에 불순물이 도핑되지 않은 실리콘층 포함하도록 하는 바, 이는 불순물이 도핑된 경우 후속 반구형 실리콘 그레인 형성시 도핑된 불순물이 실리콘의 이동을 방해하여 반구형 실리콘 그레인 형성이 억제되기 때문이다.In this case, the silicon layer 15 is formed in a multi-layered structure, and includes a silicon layer that is not doped with impurities at the top thereof. When the dopant is doped, the doped impurities do not move during the formation of subsequent hemispherical silicon grains. This is because the formation of hemispherical silicon grains is suppressed due to interference.
따라서, 실리콘층(15)은 도핑되지 않은 실리콘층 하부에 전도 특성을 갖기 위해 도핑된 층을 갖는 바, 주로 폴리실리콘을 이용하며 비정질실리콘을 이용하는 경우에는 추가의 공정이 필요하게 된다.Therefore, since the silicon layer 15 has a doped layer under the undoped silicon layer to have conductive properties, an additional process is required in the case of mainly using polysilicon and using amorphous silicon.
한편, 도핑되지 않은 실리콘층 하부에는 전기전도성을 갖는 캐패시터 전극용 물질 즉, W, Pt, Ir, Ru, Ti, Ta 또는 이들의 산화물을 형성할 수도 있다.Meanwhile, a material for a capacitor electrode having electrical conductivity, that is, W, Pt, Ir, Ru, Ti, Ta, or an oxide thereof may be formed under the undoped silicon layer.
다음으로, 도 1b에 도시된 바와 같이 실리콘층(15) 표면을 따라 반구형 실리콘 그레인(16)을 형성하는 바, 그레인 사이즈가 작고 조밀하도록 챔버 내의 온도와압력 및 SiH4의 유속 등의 증착 변수를 적절히 조절한다. 이어, 캐패시터 희생막(20) 표면이 노출될 때가지 전면식각 또는 CMP 등의 평탄화 공정을 실시하여 이웃하는 전하저장 전극이 서로 분리되도록 한다.Next, as shown in FIG. 1B, the hemispherical silicon grains 16 are formed along the surface of the silicon layer 15, and deposition parameters such as the temperature and pressure in the chamber and the flow rate of SiH 4 are adjusted to make the grain size small and dense. Adjust appropriately. Subsequently, the surface of the capacitor sacrificial layer 20 is exposed until the surface of the capacitor sacrificial layer 20 is exposed, thereby performing planarization such as front etching or CMP so that neighboring charge storage electrodes are separated from each other.
한편, 콘택 사이즈가 작기 때문에 홈의 하부 즉, 실리콘층(15)과 배리어막(14)이 접하는 부분에서는 실리콘층(15) 상부에 비해 그 폭이 더욱 좁아지게 되어, 도시된 'A'와 같이 홈 하부에서 반구형 실리콘 그레인(16) 끼리 서로 붙거나, 또는 그 사이의 간격이 매우 좁아지게 된다. 이는 후속 유전체막 및 플레이트 전극 형성시 상기 홈 하부에서의 단차피복성(Step coverage) 열화를 초래하게 된다.On the other hand, since the contact size is small, the width of the lower portion of the groove, that is, the portion where the silicon layer 15 and the barrier layer 14 contact each other becomes narrower than the upper portion of the silicon layer 15, as shown in 'A'. At the bottom of the groove, the hemispherical silicon grains 16 stick together, or the gap between them becomes very narrow. This results in deterioration of step coverage in the lower portion of the groove in the subsequent dielectric film and plate electrode formation.
다음으로, 도 1c에 도시된 바와 같이 절연막(20)을 제거한 다음, 반구형 실리콘 그레인(16)을 갖는 실리콘층(15) 상에 TiN 또는 TaN 등의 확산방지막(17)을 형성하는 바, 전체 프로파일을 따라 형성되도록 얇은 두께로 하며, 확산방지막(17) 상에 Ta2O5등의 유전체막(18)을 형성한다. 이어, 유전체막(18) 상에 W, Pt, Ir, Ru, Ti, Ta 또는 이들의 산화물을 이용하여 플레이트 전극(18)을 형성함으로써 캐패시터 형성 공정이 완료된다.Next, as shown in FIG. 1C, after the insulating film 20 is removed, a diffusion barrier film 17 such as TiN or TaN is formed on the silicon layer 15 having the hemispherical silicon grain 16. The thin film is formed to have a thin thickness, and a dielectric film 18 such as Ta 2 O 5 is formed on the diffusion barrier film 17. Subsequently, the capacitor formation process is completed by forming the plate electrode 18 on the dielectric film 18 using W, Pt, Ir, Ru, Ti, Ta, or oxides thereof.
그러나, 상술한 도 1b에서의 'A'와 같이 홈 하부의 폭이 좁아진 프로파일에 따라 실리콘층(15) 상의 반구형 실리콘 그레인(16) 간의 사이 즉, 홈 저면의 폭은 더욱 좁아져 확산방지막(17)의 단차피복성이 저하되며, 이로인해 유전체막(18)과 플레이트 전극(19)의 갭-필 특성 또한 열화되므로, 정전용량 및 누설전류 특성 또한 열화된다.However, according to the profile in which the width of the lower portion of the groove is narrowed as shown in 'A' in FIG. 1B, the width between the hemispherical silicon grains 16 on the silicon layer 15, that is, the bottom of the groove is further narrowed, so that the diffusion barrier film 17 ), The step coverage property is lowered, and hence the gap-fill characteristics of the dielectric film 18 and the plate electrode 19 are also deteriorated, so that the capacitance and the leakage current characteristics are also deteriorated.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 홈 형상의 프로파일을 따라 형성된 실리콘층 표면의 반구형 실리콘 그레인 성장을 효과적으로 제어함으로써, 소자의 전기적 특성 열화없이 전극용량을 향상시키기에 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and by effectively controlling the hemispherical silicon grain growth on the surface of the silicon layer formed along the groove-shaped profile, to improve the electrode capacity without deterioration of the electrical characteristics of the device. The object is to provide a suitable method for manufacturing a semiconductor device.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 캐패시터 형성 공정을 도시한 단면도,1A to 1C are cross-sectional views illustrating a capacitor forming process of a semiconductor device according to the prior art;
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정을 도시한 단면도.2A to 2D are cross-sectional views illustrating a capacitor forming process of a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
30 : 기판31 : 불순물 확산영역30 substrate 31 impurity diffusion region
32 : 층간절연막33 : 플러그32: interlayer insulating film 33: plug
34 : 배리어막35 : 실리콘층34 barrier film 35 silicon layer
36 : 반구형 실리콘 그레인40 : 절연막36: hemispherical silicon grain 40: insulating film
상기 목적을 달성하기 위하여 본 발명은, 기판 상의 소정 영역을 노출시키는 홈을 갖는 절연막을 형성하는 단계; 상기 홈의 프로파일을 따라 실리콘층을 형성하는 단계; 반구형 실리콘 그레인 형성을 억제하기 위해 적어도 상기 홈 저면의 상기 실리콘층에 소정의 불순물을 도핑하는 단계; 및 상기 실리콘층 표면에 반구형 실리콘 그레인을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming an insulating film having a groove for exposing a predetermined region on the substrate; Forming a silicon layer along the profile of the groove; Doping a predetermined impurity on at least the silicon layer on the bottom of the groove to suppress the formation of hemispherical silicon grains; And forming a hemispherical silicon grain on the surface of the silicon layer.
바람직하게, 본 발명의 상기 실리콘층 및 상기 반구형 실리콘 그레인은 전하저장 전극을 구성하는 것을 특징으로 하며, 상기 불순물을 도핑하는 단계는 이온주입에 의해 이루어지는 것을 특징으로 하며, 상기 이온주입시 상기 기판에 수직인 입사각을 갖도록 실시하는 것을 특징으로 하며, 상기 이온주입시 1.5E12/㎤ 내지 3.0E13/㎤ 농도의 인(P)과 20KeV 내지 80KeV의 에너지를 이용하는 것을 특징으로 하며, 상기 실리콘층이 그 최상부에는 도핑되지 않은 실리콘층을 포함하도록 다층으로 형성하는 것을 특징으로 하며, 상기 실리콘층을 폴리실리콘 또는 비정질 실리콘을 이용하여 형성하는 것을 특징으로 한다.Preferably, the silicon layer and the hemispherical silicon grains of the present invention constitute a charge storage electrode, and the doping of the impurities may be performed by ion implantation. Characterized in that it has a vertical angle of incidence, the ion implantation using phosphorus (P) of 1.5E12 / cm3 to 3.0E13 / cm3 concentration and energy of 20KeV to 80KeV, the silicon layer is the top It characterized in that it is formed in a multi-layer to include an undoped silicon layer, characterized in that the silicon layer is formed using polysilicon or amorphous silicon.
본 발명은 실리콘층 내의 불순물의 양이 적을수록 즉, 순도가 높을수록 실리콘 그레인 성장이 잘 일어나며, 불순물의 농도가 증가할수록 그레인 성장은 억제되며, 불순물의 농도가 1.0E15/㎤ 이상일 경우 그레인 성장이 거의 일어나지 않는다는 것을 기초로 한 것으로, 소자의 고집적화에 따라 예컨대, 캐패시터의 높이를 결정하는 절연막의 높이가 증가하게 되어, 이렇듯 증가된 수직단차에 기인하여 시각공정시 홈 하부의 폭이 상부에 비해 좁아지게 되는 바, 홈 저면에 형성된 실리콘층의 표면에 반구형 실리콘 그레인 형성시 반구형 실리콘 그레인간의 접촉 또는 폭의 협소화가 발생하므로 홈 저면에서만 국부적으로 반구형 실리콘 그레인 형성을 억제시키기 위해 홈 저면에만 선택적으로 불순물을 도핑하여 후속 공정에 대한 공정 마진과 소자의 전기적 특성 향상을 기할 수 있도록 하는 것을 그 특징으로 한다.In the present invention, the smaller the amount of impurities in the silicon layer, that is, the higher the purity, the finer the silicon grain growth, the higher the concentration of impurities, the grain growth is suppressed, the grain growth is more than 1.0E15 / ㎠ It is based on the fact that it rarely occurs. As the high integration of the device increases the height of the insulating layer for determining the height of the capacitor, for example, the width of the lower part of the groove is narrower than the upper part in the visual process due to the increased vertical step. When hemispherical silicon grains are formed on the surface of the silicon layer formed on the bottom of the grooves, contact or narrowing of the widths between the hemispherical silicon grains occurs, so that impurities are selectively added only to the bottom of the grooves to suppress the formation of hemispherical silicon grains locally only on the bottom of the grooves. Doping to post process margins and device electrical for subsequent processes And to talk to the improved properties in its features.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.2A to 2D are cross-sectional views illustrating a capacitor forming process of a semiconductor device according to an embodiment of the present invention, which will be described in detail with reference to the drawings.
먼저, 도 2a에 도시된 바와 같이 이온주입을 통해 기판(30) 내부에 소스/드레인 접합 등의 불순물 확산영역(31)을 형성한 후, 기판(30) 상에 게이트전극(도시하지 않음)을 형성한 다음, 전체 구조 상부에 평탄화된 층간절연막(32)을 형성한다. 이어, 층간절연막(32)을 선택적으로 식각하여 전하저장 전극 콘택을 위해 불순물 확산영역(31) 상부를 노출시킨 후, 폴리실리콘 등을 이용하여 상기 콘택 내부에 부분 매립되도록 플러그(33)를 형성한다. 이어서, Ti, TiN, TiSi2등의 배리어막(34)을 형성한 다음, 층간절연막(32) 표면이 노출될 때까지 전면식각 또는 CMP 등의 평탄화 공정을 실시한다.First, as shown in FIG. 2A, an impurity diffusion region 31 such as a source / drain junction is formed in the substrate 30 through ion implantation, and then a gate electrode (not shown) is formed on the substrate 30. After the formation, a planarized interlayer insulating film 32 is formed over the entire structure. Subsequently, the interlayer insulating layer 32 is selectively etched to expose the upper portion of the impurity diffusion region 31 for the charge storage electrode contact, and then a plug 33 is formed to be partially embedded in the contact using polysilicon or the like. . Subsequently, a barrier film 34 such as Ti, TiN, TiSi 2, or the like is formed, and then a surface etching or planarization process such as CMP is performed until the surface of the interlayer insulating film 32 is exposed.
계속해서, 평탄화된 전체 구조 상부에 산화막 등의 절연막(40)을 증착한 다음, 평탄화 공정을 실시한다. 여기서, 상기 절연막(40)은 본 발명의 실시예에서는 캐패시터 형성 공정을 그 일예로 하였으므로 캐패시터의 수직 높이를 결정하는 캐패시터 희생막으로 간주할 수 있다.Subsequently, an insulating film 40 such as an oxide film is deposited over the entire flattened structure, and then a planarization process is performed. Here, the insulating film 40 may be regarded as a capacitor sacrificial film for determining the vertical height of the capacitor since the capacitor forming process is used as an example in the embodiment of the present invention.
이어, 절연막(20)을 선택적으로 식각하여 배리어막(14) 표면을 노출시키는 홈(도시하지 않음)을 형성하는 바, 캐패시터의 정전용량을 확보하기 위해 캐패시터의 수직 높이를 결정하는 절연막(40)의 두께를 두껍게 할수록 콘택 영역은 상기 홈 하부로 갈수록 그 폭이 좁아지게 된다. 따라서, 홈 하측은 그 상측에 비해 그 폭이 좁다.Subsequently, the insulating film 20 is selectively etched to form grooves (not shown) for exposing the surface of the barrier film 14. The insulating film 40 determines the vertical height of the capacitor to secure the capacitance of the capacitor. The thicker the thickness of the contact region becomes, the narrower the contact region becomes. Therefore, the width | variety of the groove lower side is narrow compared with the upper side.
한편, 이러한 프로파일은 그 수직 단차에 의해 필연적으로 발생하는 것으로 전술한 바와 같이, 일반적으로 홈 상부에서 저면으로 약 2/3 지점까지는 수직 프로파일을 갖으나, 저면에서 상부로 약 1/3 지점까지는 도시된 바와 같이 경사를 갖게되는 바, 본 발명의 경우 특히 홈 저면에 가까운 측벽 부분 'X'에 경사를 갖도록 하는 것이 바람직하다.On the other hand, such a profile is inevitably generated by the vertical step, as described above, generally has a vertical profile from the top of the groove to the bottom of about 2/3 point, but is shown in the bottom to the top about 1/3 In the present invention, it is preferable to have an inclination in the side wall portion 'X' close to the bottom of the groove.
이어서, 전하저장 전극용 실리콘층(35)을 형성하는 바, 상기 홈이 형성된 프로파일을 따라 형성되도록 한다.Subsequently, the silicon layer 35 for the charge storage electrode is formed, so that the groove is formed along the formed profile.
이 때, 실리콘층(35)은 다층구조로 형성하고, 그 최상부에는 불순물이 도핑되지 않은 실리콘층 포함하도록 하는 바, 이는 불순물이 도핑된 경우 후속 반구형 실리콘 그레인 형성시 도핑된 불순물이 실리콘의 이동을 방해하게 되어 반구형 실리콘 그레인 형성이 억제되기 때문이다.At this time, the silicon layer 35 is formed in a multi-layered structure, and the top of the silicon layer 35 includes a silicon layer that is not doped with impurities. When the dopant is doped, the doped impurities do not move during the formation of subsequent hemispherical silicon grains. This is because it inhibits the hemispherical silicon grain formation.
따라서, 실리콘층(35)은 그 하부에는 전도 특성을 갖기 위해 도핑된 층을 갖는 바, 주로 폴리실리콘을 이용하며 비정질실리콘을 이용하는 경우에는 추가의 공정이 필요하게 된다.Accordingly, the silicon layer 35 has a doped layer underneath to have conductive properties. In this case, an additional process is required in the case of using polysilicon and amorphous silicon.
한편, 도핑되지 않은 실리콘층 하부에는 전기전도성을 갖는 캐패시터 전극용 물질 즉, W, Pt, Ir, Ru, Ti, Ta 또는 이들의 산화물을 형성할 수도 있다.Meanwhile, a material for a capacitor electrode having electrical conductivity, that is, W, Pt, Ir, Ru, Ti, Ta, or an oxide thereof may be formed under the undoped silicon layer.
다음으로, 도 2b에 도시된 바와 같이 홈의 저부 'C1' 즉, 저면과 저면 근처의 측벽 일부에만 불순물을 도핑시키는 바, 이는 전술한 바와 같이 'C1'에서의 불순물 농도를 증가시켜 반구형 실리콘 그레인 형성을 억제하기 위해서이다.Next, as illustrated in FIG. 2B, the dopants are doped with only a portion of the bottom 'C1' of the groove, that is, the bottom and the sidewalls near the bottom. This is to suppress the formation.
이러한 도핑 공정은 주로 기판(30)에 수직인 입사각을 갖도록 이온주입하는 것이 바람직하나, 다른 방법 예컨대, 특수한 플라즈마처리(Collimated plasma) 등으로도 가능하다.The doping process is preferably ion implanted to have an angle of incidence perpendicular to the substrate 30, but may be performed by other methods such as a special plasma treatment.
이온주입에 의해 불순물을 도핑하는 경우, 이상적으로 반구형 실리콘 그레인형성이 거의 일어나지 않는 범위인 1.0E15/㎤의 농도로 불순물을 이온주입하는 것이 바람직하나, 실험 결과 P(인)의 경우 1.5E12/㎤ 내지 3.0E13/㎤ 농도로 하는 것이 바람직하며, 이 때의 이온주입 에너지는 20KeV 내지 80KeV를 이용하는 것이 바람직하며, 'C1'에서의 실리콘 그레인 형성이 100% 억제되지 않더라도 불순물에 의해 그 성장 속도가 억제되므로 원하는 효과를 얻을 수 있다.In the case of doping impurities by ion implantation, it is preferable to implant the impurities in a concentration of 1.0E15 / cm 3, which is ideally in the form of almost no hemispherical silicon grain formation, but in the case of P (phosphorus), 1.5E12 / cm 3 It is preferable to set the concentration to 3.0E13 / cm 3, and the ion implantation energy at this time is preferably 20KeV to 80KeV, and its growth rate is suppressed by impurities even if silicon grain formation at 'C1' is not 100% inhibited. So you can get the desired effect.
이 때, 별도의 마스크를 사용하지 않고 불순물 이온주입을 실시하게 되면, 기판에 수직으로 노출된 면인 'C2'에도 불순물이 도핑된다. 따라서, 'C2'는 후속 공정에서 이웃하는 전하저장 전극과의 분리를 위해 CMP 등의 평탄화 공정을 통해 제거하게 되므로 'C2'에 반구형 실리콘 그레인이 형성될 경우 CMP 공정시 반구형 실리콘 그레인에 의해 브릿지가 유발될 수 있는 문제점도 해결할 수 있다.At this time, when impurity ion implantation is performed without using a separate mask, the impurity is doped to 'C2', a surface vertically exposed on the substrate. Therefore, 'C2' is removed through a planarization process such as CMP for separation from neighboring charge storage electrodes in a subsequent process. Therefore, when hemispherical silicon grain is formed in 'C2', the bridge is formed by hemispherical silicon grain during CMP process. Problems that can be caused can also be solved.
다음으로, 도 2c에 도시된 바와 같이 실리콘층(35) 표면을 따라 반구형 실리콘 그레인(36)을 형성하는 바, 후속 막과의 접촉면적 및 전기적 특성이 우수하도록 그레인 사이즈가 작고 조밀하게 하기 위해 챔버 내의 온도와 압력 및 SiH4의 유속 등의 증착 변수를 적절히 조절한다. 이어, 절연막(40) 표면이 노출될 때가지 전면식각 또는 CMP 등의 평탄화 공정을 실시하여 이웃하는 전하저장 전극이 서로 분리시킨다.Next, as shown in FIG. 2C, a hemispherical silicon grain 36 is formed along the surface of the silicon layer 35, so that the chamber size is small and compact so that the contact area and electrical properties with the subsequent film are excellent. Deposition parameters such as the temperature and pressure inside and the flow rate of SiH 4 are appropriately adjusted. Subsequently, the surface of the insulating layer 40 is exposed until the surface of the insulating layer 40 is exposed, or a planarization process such as CMP is performed to separate adjacent charge storage electrodes from each other.
홈 저부에서는 도시된 'D'와 같이 불순물이 도핑되어 있으므로, 반구형 실리콘 그레인(36)이 성장되지 않거나 성장되더라도 그 성장속도가 느려 그 사이즈가 아주 작게 된다. 따라서, 홈 저부에서는 도시된 'D'와 같이 그 폭을 최대로 확보할수 있게 된다. 이는 예컨대, 캐패시터의 경우 후속 유전체막 및 플레이트 전극 형성시 상기 홈 하부에서의 단차피복성(Step coverage) 열화를 최소화할 수 있다.Since the dopant is doped at the bottom of the groove as shown in the figure 'D', even if the hemispherical silicon grain 36 is not grown or grows, its growth rate is slow and its size is very small. Therefore, the width of the groove can be secured to the maximum at the bottom of the groove, as shown in FIG. For example, in the case of a capacitor, it is possible to minimize the deterioration of step coverage in the lower portion of the groove in the subsequent dielectric film and plate electrode formation.
다음으로, 도 2d에 도시된 바와 같이 절연막(40)을 제거한 다음, 반구형 실리콘 그레인(36)을 갖는 실리콘층(35) 상에 TiN 또는 TaN 등의 확산방지막(37)을 형성하는 바, 전체 프로파일을 따라 형성되도록 얇은 두께로 하며, 확산방지막(37) 상에 Ta2O5등의 유전체막(38)을 형성한다. 이어, 유전체막(38) 상에 W, Pt, Ir, Ru, Ti, Ta 또는 이들의 산화물을 이용하여 플레이트 전극(38)을 형성함으로써 캐패시터 형성 공정이 완료되는 바, 도시된 'E'와 같이 홈 저부에서 양호한 갭-필 특성이 확보됨을 알 수 있다.Next, as shown in FIG. 2D, the insulating film 40 is removed, and then a diffusion barrier film 37 such as TiN or TaN is formed on the silicon layer 35 having the hemispherical silicon grains 36. A thin film is formed so as to form a thin film, and a dielectric film 38 such as Ta 2 O 5 is formed on the diffusion barrier film 37. Subsequently, the capacitor formation process is completed by forming the plate electrode 38 on the dielectric film 38 using W, Pt, Ir, Ru, Ti, Ta, or oxides thereof, as shown in 'E'. It can be seen that good gap-fill characteristics are secured at the groove bottom.
한편, 여기서는 평탄화에 의한 전극간 분리를 실시한 후 반구형 실리콘 그레인을 형성한 후 절연막을 제거하였으나, 전극간 분리 후 절연막을 제거한 다음 반구형 실리콘 그레인을 형성할 수도 있다.On the other hand, here, the insulating film is removed after the separation between the electrodes by the planarization to form hemispherical silicon grains, but after the separation between the electrodes, the insulating film may be removed and then the hemispherical silicon grains may be formed.
전술한 본 발명은, 수직단차를 갖는 홈의 프로파일을 따라 형성된 실리콘층에서의 반구형 실리콘 그레인 형성시, 홈 저부에 위치한 실리콘층에 선택적으로 불순물 농도를 증가시킴으로써, 홈 저부에서의 반구형 실리콘 그레인 형성을 억제하여 홈의 저면에서의 폭을 최대로 확보할 수 있도록 반구형 실리콘 그레인의 형성을 효과적으로 제어할 수 있으며, 이에 따라 소자의 누설전류 특성 및 정전용량을 향상시킬 수 있음을 실시예를 통해 알아 보았다.In the above-described invention, when the hemispherical silicon grain is formed in the silicon layer formed along the profile of the groove having the vertical step, the impurity concentration is selectively increased in the silicon layer located at the bottom of the groove, thereby forming the hemispherical silicon grain formation at the bottom of the groove. It has been found through examples that the formation of hemispherical silicon grains can be effectively controlled so as to maximize the width at the bottom of the grooves, thereby improving leakage current characteristics and capacitance of the device.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
전술한 본 발명의 실시예에서는 캐패시터 형성 공정을 그 일예로 하였으나, 본 발명은 캐패시터 뿐만아니라 오목한 형상의 실리콘층에서의 반구형 실리콘 그레인을 이용한 모든 반도체 소자에 적용 가능하다.In the above-described embodiment of the present invention, the capacitor forming process is taken as an example, but the present invention can be applied to all semiconductor devices using not only capacitors but also hemispherical silicon grains in concave silicon layers.
상기와 같이 본 발명은 반도체 소자의 전기적 특성과 공정 마진을 향상시킬 수 있어, 궁극적으로 소자의 수율 및 생산성을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.As described above, the present invention can improve the electrical characteristics and the process margin of the semiconductor device, it can be expected to excellent effect that can ultimately improve the yield and productivity of the device.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010081288A KR20030050772A (en) | 2001-12-19 | 2001-12-19 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010081288A KR20030050772A (en) | 2001-12-19 | 2001-12-19 | Method for fabricating semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030050772A true KR20030050772A (en) | 2003-06-25 |
Family
ID=29576472
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|---|---|---|---|
| KR1020010081288A KR20030050772A (en) | 2001-12-19 | 2001-12-19 | Method for fabricating semiconductor device |
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|---|---|
| KR (1) | KR20030050772A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101001632B1 (en) * | 2003-07-09 | 2010-12-17 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
-
2001
- 2001-12-19 KR KR1020010081288A patent/KR20030050772A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101001632B1 (en) * | 2003-07-09 | 2010-12-17 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
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