KR20030050694A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

소자(Device)가 작아짐에 따라서 커패시터(Capacitor)의 크기가 작아지고 커패시터 하부전극을 분리하기 위한 화학적 기계적 연마(CMP)공정에서 CMP전 갭-필(gap -fill) 불량으로 인하여 슬러리(slurry)가 CMP시에 커패시터 안으로 들어가는 문제를 방지할 수 있고 커패시터의 사이즈가 작아지더라도 갭-필 불량을 일으키지 않는 반도체소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은 기판상에 제1절연막과 베리어절연막과 제2절연막을 차례로 형성하는 단계, 상기 베리어절연막이 드러나며 일정간격을 갖도록 상기 제2층간절연막을 식각하는 단계, 상기 제2층간절연막을 포함한 전면에 반도체층을 형성하는 단계, 열처리하여 상기 반도체층의 표면을 늘리기 위하여 반구형을 갖는 도체층을 형성하는 단계, 상기 반구형의 도체층을 포함한 전면에 갭-필이 잘되는 무기절연막을 증착하는 단계, 열처리하여 상기 반구형의 도체층 상측의 상기 무기절연막을 경화시키는 단계, 상기 제2층간절연막상부가 드러나도록 상기 경화된 무기절연막 및 상기 반구형의 도체층을 연마(CMP)하여 분리된 커패시터 하부전극을 형성하는 단계, 상기 연마공정후 후처리공정으로 상기 무기절연막을 제거하는 단계, 상기 커패시터 하부전극상에 유전체막과 커패시터 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 한다.

Description

반도체소자의 제조방법{method for fabricating of semiconductor device}
본 발명은 반도체소자에 대한 것으로, 특히 소자가 작아짐에 따라 커패시턴스를 늘리기 위하여 커패시터의 높이가 높아지고 크기가 작아지더라도 CMP를 이용하여 하부전극 분리시에 갭-필(gap-fill) 불량으로 인한 문제 발생을 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
이하, 첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 반도체소자의 제조방법을 나타낸 공정단면도이다.
종래 반도체소자의 제조방법은 도 1a에 도시한 바와 같이 실리콘기판(도면에는 도시되지 않았음)상에 제1층간절연막(11)을 형성하고, 제1층간절연막(11)상에 실리콘질화막과 같은 물질로 베리어절연막(12)을 증착한다.
이후에 베리어절연막(12)상에 제2층간절연막(12)을 증착하고, 제2층간절연막(12)상에 감광막(도면에는 도시되지 않았음)을 도포한 후에 선택적으로 노광 및 현상하여 일정간격 격리되도록 감광막을 패터닝한다.
다음에 패터닝된 감광막을 마스크로 제2층간절연막(13)을 이방성 식각해서 제2층간절연막(13)이 일정간격 격리되도록 패터닝한다.
상기에서 제2층간절연막(13)을 식각할 때 베리어절연막(12)이 식각스톱층의 역할을 한다.
상기에서 제2층간절연막(12)은 TEOS(Tetra Ethyl Ortho Silicate)물질로 증착하였다.
이후에 도 1b에 도시한 바와 같이 일정간격 격리되도록 패터닝된 제2층간절연막(13)과 베리어절연막(12)의 표면을 따라서 폴리실리콘층(14)을 증착한다.
다음에 도 1c에 도시한 바와 같이 폴리실리콘층(14)을 열처리하여서 패터닝된 제2층간절연막(13)의 폴리실리콘층(14)을 반구형의 SAES(Surface Area Enhanced Silicon)층(15)으로 만든다.
이때 SAES층(15)은 차후에 형성될 커패시터 하부전극의 표면적을 늘려서 커패시턴스를 향상시키기 위한 것이다.
그리고 도 1d에 도시한 바와 같이 전면에 USG(Undoped Silicate Glass)막(16)을 증착한다.
이때 SAES층(15)로 인하여 USG막(16)이 SAES층(15) 사이의 갭을 완전히 채우지 못하고 보이드(Void)가 발생한다.
이후에 도 1e에 도시한 바와 같이 제2층간절연막(13) 상부가 드러나도록 USG막(16)과 SAES층(15)을 화학적 기계적 연마(Chemical Mechanical Polishing:CMP)하여 SAES층(15)을 분리한다.
이에 의해서 분리된 커패시터 하부전극(15a)이 형성된다.
그러나 CMP공정시 보이드(Void)에 의해서 슬러리(slurry)가 분리된 커패시터 하부전극(15a) 사이에 들어가고, 또한 습식각 공정시 SAES층(15)이 떨어져나와서 불량을 유발할 수 있다.
이후에 도면에는 도시되지 않았지만 커패시터 하부전극(15a)상에 커패시터 유전체막과 커패시터 상부전극을 차례로 형성하여서 커패시터를 완성한다.
상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.
커패시턴스를 늘리기 위해서 SAES를 크게 형성하면 할 수록 USG 증착시 보이드(Void)와 같은 갭-필(gap-fill) 불량이 발생하고, 이에 의해서 CMP공정시 슬러리(Slurry)가 커패시터 하부전극 사이로 들어가는 불량이 발생할 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 커패시턴스를 늘리수 있을 뿐만아니라 갭-필 불량으로 인한 문제를 방지할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 반도체소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명 반도체소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 제1층간절연막 22 : 베리어절연막
23 : 제2층간절연막24 : 폴리실리콘층
25 : SAES층 25a : 커패시터 하부전극
26 : 무기절연막 26a : 경화된 무기절연막
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 기판상에 제1절연막과 베리어절연막과 제2절연막을 차례로 형성하는 단계, 상기 베리어절연막이 드러나며 일정간격을 갖도록 상기 제2층간절연막을 식각하는 단계, 상기 제2층간절연막을 포함한 전면에 반도체층을 형성하는 단계, 열처리하여 상기 반도체층을 표면이 반구형을 갖는 반도체층으로 형성하는 단계, 상기 반구형의 반도체층을 포함한 전면에 무기절연막을 증착하는 단계, 열처리하여 상기 반구형의 반도체층 상측의 상기 무기절연막을 경화시키는 단계, 상기 제2층간절연막상부가 드러나도록 상기 경화된 무기절연막 및 상기 반구형의 반도체층을 연마하여 분리된 커패시터 하부전극을 형성하는 단계, 상기 연마공정후 후처리공정으로 상기 무기절연막을 제거하는 단계, 상기 커패시터 하부전극상에 유전체막과 커패시터 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명 반도체소자의 제조방법을 나타낸 공정단면도이다.
먼저, 본 발명을 개략적으로 설명하면 다음과 같다.
본 발명은 TG(Third Gate)(커패시터) 형성공정중에서 화학적 기계적 연마(Chemical Mechanical Polishing:CMP) 공정을 이용하여 커패시터의 하부전극을분리하는 방법에 적용되는 것이다.
특히, 커패시터의 하부전극인 SAES(Surface Area Enhanced Silicon) 사이에 유동성이 좋은 FOx와 같은 무기절연막을 증착하여 갭을 완전히 채우고, 이후에 무기절연막 상부를 경화시킨 후에 CMP 공정을 진행하여 커패시터 하부전극을 분리하는 것이다.
상기와 같은 본 발명을 도면과 함께 설명하면, 먼저 도 2a에 도시한 바와 같이 실리콘기판(도면에는 도시되지 않았음)상에 제1층간절연막(21)을 형성하고, 제1층간절연막(21)상에 실리콘질화막과 같은 물질로 베리어절연막(22)을 증착한다.
이후에 베리어절연막(22)상에 제2층간절연막(22)을 증착하고, 제2층간절연막(22)상에 감광막(도면에는 도시되지 않았음)을 도포한 후에 선택적으로 노광 및 현상하여 일정간격 격리되도록 감광막을 패터닝한다.
다음에 패터닝된 감광막을 마스크로 제2층간절연막(23)을 이방성 식각해서 제2층간절연막(23)이 일정간격 격리되도록 패터닝한다.
상기에서 제2층간절연막(23)을 식각할 때 베리어절연막(22)이 식각스톱층의 역할을 한다.
상기에서 제2층간절연막(22)은 TEOS(Tetra Ethyl Ortho Silicate)물질로 증착하였다.
이후에 도 2b에 도시한 바와 같이 일정간격 격리되도록 패터닝된 제2층간절연막(23)과 베리어절연막(22)의 표면을 따라서 폴리실리콘층(24)을 증착한다.
다음에 도 2c에 도시한 바와 같이 폴리실리콘층(24)을 열처리하여서 패터닝된 제2층간절연막(23)의 폴리실리콘층(24)을 표면이 반구형을 갖는 SAES(Surface Area Enhanced Silicon)층(25)으로 만든다.
이와 같은 SAES층(25)은 차후에 형성될 커패시터 하부전극의 표면적을 늘려서 커패시턴스를 향상시키기 위한 것이다.
이후에 도 2d에 도시한 바와 같이 SAES층(25)을 포함한 전면에 SAES층(25) 사이의 갭(gap)을 모두 채울수 있도록 FOx(Flowable oxide)와 같은 무기절연막(26)을 증착한다.
상기에서 종래에는 USG(Undoped Silicate Glass)를 이용하여 SAES층(25) 사이의 갭을 채우려고 했으나 소자가 고집적화될수록 USG로는 좁은 갭(gap)을 완전히 채우는데 어려움이 있다.
이에 본 발명은 유동성이 좋은 FOx와 같은 무기절연막을 이용한 것이다.
그리고 도면에 도시한 바와 같이 무기절연막(26)을 열처리하여 경화된 무기절연막(26a)을 형성한다.
이때 경화된 무기절연막(26a)은 SAES층(25) 사이에서는 형성되지 않고, SAES층(25)상부에서만 형성되고, 그 두께는 경화에 의해 줄어든다.
그리고 상기와 같이 경화된 무기절연막(26a)은 차후에 CMP공정을 진행할 때 무기절연막(26)에 손상이 가해지는 것을 방지해주는 역할을 한다.
그리고 상기와 같이 무기절연막(26)을 경화하는 이유는 FOx가 갭-필 특성은 탁월하지만 자체적으로 식각율이 빠른 다공성의(Porous) 물질이기 때문에 차후에 CMP 공정시 모두 제거되어 CMP시 연마제(slurry)의 오염이 발생하므로 적용할 수가없기 때문이다.
이때 무기절연막(26)은 2.7~3.0의 저유전율을 갖고, 경화된 무기절연막(26)은 4.0~4.2의 유전율을 나타낸다.
상기와 같이 저유전 물질인 무기절연막을 경화하게 되면 저유전 특성을 잃어버리게 되며, 막(film)은 수축하여 점점 일반적인 산화막(oxide)과 비슷한 성질을 갖게된다.
상기에서 무기절연막(26)을 경화시키는 방법에는 단순한 열처리외에도 플라즈마 처리(N2,O2,NH3 또는 Ar)나 e-빔(beam)처리나 화로(Furnace)(O2, N2, N2O, H2 또는 NH3 분위기)에서 열처리를 하거나 RTP처리를 할 수도 있다.
다음에 도 2e에 도시한 바와 같이 CMP공정을 진행해서 제2층간절연막(23)이 노출되도록 경화된 무기절연막(26a) 및 상부 SAES층(25)을 식각한다.
이에 의해서 SAES층(25)은 격리되어 분리된 커패시터 하부전극(25a)이 형성된다.
이후에 도 2f에 도시한 바와 같이 경화되지 않은 무기절연막(26)은 식각율이 빠르기 때문에 CMP공정후 세정시에 제거가 되므로 다른 후처리를 하지 않아도 된다.
상기에서 커패시턴스를 늘리기 위한 SAES층(25)은 무기절연막(26)으로 갭-필을 하기 때문에 그 크기를 크게하여도 종래의 USG 증착시 갭-필 불량으로 인하여 발생하는 문제를 방지할 수 있다.
그리고 도면에는 도시되어 있지 않지만 커패시터 하부전극(25a)상에 커패시터 유전체막과 커패시터 상부전극을 차례로 형성하여서 커패시터를 완성한다.
상기와 같은 본 발명 반도체소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 갭-필 특성이 우수한 FOX와 같은 무기절연막을 사용하므로 종래에 USG 증착에 따른 갭-필 불량 문제를 방지할 수 있다.
둘째, SAES를 크게하여도 FOX와 같은 무기절연막이 갭을 완전히 채워줄 수 있으므로 보이드(Void) 형성을 방지할수 있을 뿐만 아니라, 커패시턴스를 늘리기에도 용이하다.
셋째, 무기절연막을 열처리에 의해 경화시킨 후에 CMP 공정으로 커패시터 하부전극을 분리시키므로 CMP 공정시 커패시터 하부전극 사이로 슬러리(slurry)가 들어가는 오염문제를 방지할 수 있다.
넷째, 종래의 USG 제거를 위한 습식각 공정을 하지 않아도 커패시터 하부전극 사이의 무기절연막을 제거할 수 있으므로 공정이 단순화되고, 또한 습식각시 SAES가 떨어져 나가는 문제도 방지할 수 있다.

Claims (10)

  1. 기판상에 제1절연막과 베리어절연막과 제2절연막을 차례로 형성하는 단계,
    상기 베리어절연막이 드러나며 일정간격을 갖도록 상기 제2층간절연막을 식각하는 단계,
    상기 제2층간절연막을 포함한 전면에 반도체층을 형성하는 단계,
    열처리하여 상기 반도체층을 표면이 반구형을 갖는 반도체층으로 형성하는 단계,
    상기 반구형의 반도체층을 포함한 전면에 무기절연막을 증착하는 단계,
    열처리하여 상기 반구형의 반도체층 상측의 상기 무기절연막을 경화시키는 단계,
    상기 제2층간절연막상부가 드러나도록 상기 경화된 무기절연막 및 상기 반구형의 반도체층을 연마하여 분리된 커패시터 하부전극을 형성하는 단계,
    상기 연마공정후 후처리공정으로 상기 무기절연막을 제거하는 단계,
    상기 커패시터 하부전극상에 유전체막과 커패시터 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 무기절연막은 FOX(Flowable oxide)물질을 사용함을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 무기절연막은 유전율이 2.7~3.0 범위의 물질임을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 경화된 무기절연막은 유전율이 4.0~4.2 범위의 물질임을 특징으로 하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 연마공정은 화학적 기계적 연마(Chemical Mechanical Polishing:CMP) 공정을 이용함을 특징으로 하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 무기절연막을 경화시키는 공정은 단순한 열처리외에도 플라즈마 처리(N2,O2,NH3 또는 Ar분위기)나 e-빔(beam)처리나 화로(Furnace)(O2, N2, N2O, H2 또는 NH3 분위기)에서 열처리를 하거나 RTP처리를 하여 진행하는 것을 포함함을 특징으로 하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 베리어절연막은 실리콘질화막을 이용함을 특징으로 하는 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 반도체층은 폴리실리콘층을 이용함을 특징으로 하는 반도체소자의 제조방법.
  9. 제1항에 있어서, 상기 반구형의 반도체층은 열처리공정에 의해서 형성된 SAES(Surface Area Enhanced Silicon)층임을 특징으로 하는 반도체소자의 제조방법.
  10. 제1항에 있어서, 상기 제2절연막은 TEOS(Tetra Ethyl Ortho Silicate)물질로 형성함을 특징으로 하는 반도체소자의 제조방법.
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