KR20030047077A - Method for manufacturing metal - Insulator - Metal capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 캐패시턴스를 확보할 수 있는 금속-절연체-금속(Metal-Insulator-Metal: 이하 MIM) 캐패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a metal-insulator-metal (hereinafter referred to as MIM) capacitor capable of securing capacitance.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 캐패시턴스를 가질 것이 요구되고 있다.In recent years, as the degree of integration of semiconductor devices increases, the area occupied by devices within chips is decreasing. In the case of the capacitor for storing information of the DRAM device, it is also required to have the same or more capacitance as before in a narrower area.
종래에는 캐패시턴스를 확보하기 일환으로, 높은 유전 상수를 가지는 물질, 예컨대, Ta2O5나 BST((Ba,Sr)TiO3)와 같은 물질을 유전막으로 사용하고 있다. 그러나, 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기 어렵다. 이는, 유전막의 두께가 감소되면, 터널링의 발생으로 누설 전류가 발생되기 때문이다. 이에따라, 고유전막 또는 강유전막을 유전막으로 사용하는 경우, 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속이 캐패시터 전극 물질로 이용되고 있다. 그중, 루테늄은 산소를 포함한 플라즈마에 의하여 쉽게 식각되는 특징을 지니므로, MIM 캐패시터의 하부 및 상부 전극으로 주로 이용되고 있다. 여기서, 루테늄을 상하부 전극으로 하는 캐패시터를 RIR(ruthenium insulator ruthenium) 캐패시터라 한다.Conventionally, as part of securing capacitance, a material having a high dielectric constant, such as Ta 2 O 5 or BST ((Ba, Sr) TiO 3 ), is used as the dielectric film. However, it is difficult to use a polysilicon film that has been used as an electrode as a capacitor electrode. This is because when the thickness of the dielectric film is reduced, leakage current is generated due to the occurrence of tunneling. Accordingly, when a high dielectric film or a ferroelectric film is used as the dielectric film, precious metals such as platinum (Pt), ruthenium (Ru), iridium (Ir), rhodium (Rh), osmium (Os), etc. having a very high work function are used as the capacitor electrode materials. It is used. Among them, since ruthenium is easily etched by plasma containing oxygen, it is mainly used as the lower and upper electrodes of the MIM capacitor. Here, the capacitor using ruthenium as the upper and lower electrodes is called a ruthenium insulator ruthenium (RIR) capacitor.
또한, 이러한 RIR 캐패시터의 하부 전극의 형태는 더욱 높은 캐패시턴스를 확보하기 위하여, 실린더(cylinder)형에서 콘케이브(concave) 형태로 발전되가고 있으며, 현재에는 몰드 산화막의 측벽에만 하부 전극이 위치하도록 형성하고 있다.In addition, in order to secure a higher capacitance, the shape of the lower electrode of the RIR capacitor is being developed from a cylinder type to a concave shape, and is currently formed such that the lower electrode is positioned only on the sidewall of the mold oxide film. have.
여기서, 도 1을 참조하여, 종래의 RIR 캐패시터에 대하여 설명하도록 한다.Here, with reference to FIG. 1, the conventional RIR capacitor will be described.
도 1에 도시된 바와 같이, 반도체 기판(10) 상부에 콘택 플러그(15)를 포함하는 층간 절연막(20)을 형성한다. 이어서, 층간 절연막(20) 상부에 에치 스톱퍼(25) 및 몰드 산화막(30)이 순차적으로 형성된다. 몰드 산화막(30)은 예정된캐패시터의 높이에 해당한다.As shown in FIG. 1, an interlayer insulating layer 20 including a contact plug 15 is formed on the semiconductor substrate 10. Subsequently, the etch stopper 25 and the mold oxide film 30 are sequentially formed on the interlayer insulating film 20. The mold oxide film 30 corresponds to the height of the predetermined capacitor.
그후, 콘택 플러그(15)의 소정 부분이 노출되도록 몰드 산화막(30) 및 에치 스톱퍼(25)를 식각하여, 하부 전극 영역(H)을 한정한다. 다음, 몰드 산화막(30) 및 에치 스톱퍼(25)의 양측벽에 접착층(35)을 형성한다. 그후에, 몰드 산화막(30) 상부 및 하부 전극 영역(H)내에 루테늄층을 증착한다. 이어서, 이웃하는 하부 전극과의 노드 분리를 위하여, 몰드 산화막(30) 및 콘택 플러그(15) 표면에 형성된 루테늄층이 제거되도록 식각(또는 화학적 기계적 연마)하여, 몰드 산화막(30) 측벽에 하부 전극(40)을 형성한다.Thereafter, the mold oxide film 30 and the etch stopper 25 are etched to expose a predetermined portion of the contact plug 15 to define the lower electrode region H. Next, the adhesive layer 35 is formed on both side walls of the mold oxide film 30 and the etch stopper 25. Thereafter, a ruthenium layer is deposited in the upper and lower electrode regions H of the mold oxide film 30. Subsequently, in order to separate the node from the neighboring lower electrode, the ruthenium layer formed on the surface of the mold oxide film 30 and the contact plug 15 is etched (or chemically mechanically polished) to remove the lower electrode on the sidewall of the mold oxide film 30. 40 is formed.
그러나, 종래의 캐패시터는 다음과 같은 문제점이 있다.However, the conventional capacitor has the following problems.
먼저, 도 2에 도시된 바와 같이, 종래의 루테늄층은 산소를 포함하는 가스로 식각하게 되는데, 이러한 식각공정시, 산소와 몰드 산화막 측벽에 위치한 하부 전극(40)이 서로 반응하게 되어, 도 2에서와 같이, 하부 전극 영역(H)의 저부에 산화 루테늄 폴리머 그레인(42)이 발생된다. 이러한 산화 루테늄 폴리머 그레인(42)은 알려진 바와 같이 비휘발성을 가지므로, 공정중 쉽게 제거되지 않고 하부 전극 영역(H)을 일부를 차지하게 된다. 이로 인하여, 이후 유전막을 형성하는 면적을 줄이게 될 뿐만 아니라, 상술한 문제점 중 하나인 콘택 플러그 표면의 루테늄층을 제거하는데 저해 요소로 작용한다. 이와같이, 콘택 플러그(15) 표면에 있는 루테늄층 즉, 하부 전극 영역(H) 저부에 있는 루테늄층이 쉽게 제거되지 않고 남아있게 됨에 따라, 더욱 높은 캐패시턴스를 확보하는데 어려움이 있다. 여기서, 도면 부호 41은 잔류하는 저부의 루테늄층을 나타낸다.First, as shown in FIG. 2, the conventional ruthenium layer is etched with a gas containing oxygen. In this etching process, oxygen and the lower electrode 40 positioned on the sidewall of the mold oxide film react with each other. As in, ruthenium oxide polymer grain 42 is generated at the bottom of the lower electrode region H. Since the ruthenium oxide polymer grain 42 is non-volatile as is known, it is not easily removed during the process and occupies a portion of the lower electrode region H. This not only reduces the area for forming the dielectric film, but also acts as an inhibitory factor in removing the ruthenium layer on the surface of the contact plug, which is one of the problems described above. As such, since the ruthenium layer on the surface of the contact plug 15, that is, the ruthenium layer on the bottom of the lower electrode region H, is not easily removed, it is difficult to secure a higher capacitance. Here, reference numeral 41 denotes a ruthenium layer at the bottom.
따라서, 본 발명이 이루고자 하는 기술적 과제는 캐패시턴스를 증대시킬 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.Therefore, the technical problem to be achieved by the present invention is to provide a method of manufacturing a MIM capacitor that can increase the capacitance.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 하부 전극의 노드 분리 산화 루테늄 폴리머 그레인의 발생을 원천적으로 봉쇄하여, 캐패시턴스를 확보할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.Another technical problem to be achieved by the present invention is to provide a method of manufacturing a MIM capacitor capable of securing a capacitance by blocking the generation of node-separated ruthenium oxide polymer grains of the lower electrode.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 하부 전극의 바닥 부분을 용이하게 제거하여, 캐패시턴스를 확보할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.In addition, another technical problem to be achieved by the present invention is to provide a method of manufacturing a MIM capacitor that can easily remove the bottom portion of the lower electrode, thereby ensuring the capacitance.
도 1은 종래의 MIM 캐패시터를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional MIM capacitor.
도 2는 종래의 MIM 캐패시터의 문제점을 설명하기 위한 도면이다.2 is a view for explaining the problem of the conventional MIM capacitor.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 MIM 캐패시터의 제조방법을 설명하기 위한 각 공정별 단면도이다.3A to 3D are cross-sectional views of respective processes for explaining a method of manufacturing a MIM capacitor according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
110 : 반도체 기판 135 : 접착층110 semiconductor substrate 135 adhesive layer
140 : 루테늄층 145,146: 마스크층140: ruthenium layer 145, 146: mask layer
141 : 하부 전극141: lower electrode
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.Other objects and novel features as well as the objects of the present invention will become apparent from the description of the specification and the accompanying drawings.
상기한 본 발명의 이루고자 하는 기술적 과제를 달성하기 위한 MIM 캐패시터의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 콘택 플러그를 포함하는 층간 절연막을 형성한다음, 상기 층간 절연막 상부에 몰드 산화막을 형성한다. 그리고나서, 상기 콘택 플러그가 노출되도록 몰드 산화막을 식각하여, 하부 전극 영역을 한정한다. 그후, 상기 몰드 산화막 상부, 하부 전극 영역의 측벽 및 바닥부에 하부 전극용 도전층을 형성한다. 상기 하부 전극 영역내 하부 전극용 도전층 측벽에 상기 하부 전극용 도전층과 식각 선택비가 다른 물질로 마스크층을 형성한다음, 상기 루테늄층을 비등방성 식각하여, 하부 전극을 형성한다. 다음, 상기 마스크층을 제거한다.The manufacturing method of the MIM capacitor for achieving the above technical problem to be achieved is as follows. First, an interlayer insulating film including a contact plug is formed on a semiconductor substrate, and then a mold oxide film is formed on the interlayer insulating film. Then, the mold oxide film is etched to expose the contact plug, thereby defining the lower electrode region. Thereafter, conductive layers for lower electrodes are formed on the upper side of the mold oxide film, the sidewalls and the bottom of the lower electrode region. A mask layer is formed on a sidewall of the lower electrode conductive layer in the lower electrode region with a material having an etch selectivity different from that of the lower electrode, and then anisotropically etches the ruthenium layer to form a lower electrode. Next, the mask layer is removed.
상기 하부 전극용 도전층은 루테늄층일 수 있다.The lower electrode conductive layer may be a ruthenium layer.
여기서, 상기 마스크층은 실리콘 계열의 절연막 또는 실리콘 질화막 계열의 절연막이 이용될 수 있다. 또한, 상기 마스크층은 티타늄 질화막 또는 티타늄막 및 티타늄 질화막의 적층막이 이용되거나, 알루미늄 산화막 또는 탄탄륨 산화막이 이용될 수 있다.Here, the mask layer may be a silicon-based insulating film or a silicon nitride film-based insulating film. In addition, the mask layer may be a titanium nitride film or a laminated film of a titanium film and a titanium nitride film, or an aluminum oxide film or a tantalum oxide film may be used.
또한, 상기 층간 절연막을 형성하는 단계와, 상기 몰드 산화막을 형성하는 단계 사이에, 상기 층간 절연막 및 콘택 플러그 상부에 에치 스톱퍼를 형성할 수 있으며, 이 에치 스톱퍼는 상기 하부 전극 영역을 형성하기 위한 몰드 산화막 식각시, 동시에 식각된다In addition, between the forming of the interlayer insulating film and the forming of the mold oxide film, an etch stopper may be formed on the interlayer insulating film and the contact plug, and the etch stopper may be a mold for forming the lower electrode region. Etching at the same time during oxide etching
또한, 상기 하부 전극 영역을 한정하는 단계와, 상기 하부 전극용 도전층을 형성하는 단계 사이에, 상기 하부 전극 영역의 측벽에 접착층을 더 형성할 수 있다. 이때, 접착층으로는 탄탈륨 산화막이 이용될 수 있다.In addition, an adhesive layer may be further formed on sidewalls of the lower electrode region between the defining of the lower electrode region and forming the conductive layer for the lower electrode. In this case, a tantalum oxide film may be used as the adhesive layer.
본 발명에 의하면, 하부 전극 영역에 루테늄층을 형성한다음, 하부 전극 영역의 측벽에 마스크층을 형성한다. 그후에, 루테늄층을 노드 분리하기 위한 식각 공정을 진행하여, 하부 전극 영역의 측벽에 루테늄 하부 전극을 형성한다. 이때, 하부 전극 영역내 루테늄막의 측벽에는 마스크층이 덮혀있으므로, 루테늄층의 식각시, 루테늄층과 식각 가스와의 반응이 차단되어, 이들의 반응으로 생성되는 폴리머의 발생을 원천적으로 봉쇄할 수 있다.According to the present invention, a ruthenium layer is formed on the lower electrode region, and then a mask layer is formed on the sidewall of the lower electrode region. Thereafter, an etching process for node separation of the ruthenium layer is performed to form a ruthenium lower electrode on the sidewall of the lower electrode region. At this time, since the mask layer is covered on the sidewall of the ruthenium film in the lower electrode region, the reaction between the ruthenium layer and the etching gas is blocked when the ruthenium layer is etched, and thus the generation of polymers generated by the reaction can be blocked. .
이에따라, 하부 전극 영역의 바닥부에 형성되는 루테늄층의 식각이 용이해져서, 캐패시터의 캐패시턴스를 한층 더 증대시킬 수 있다.As a result, the ruthenium layer formed on the bottom of the lower electrode region can be easily etched, thereby further increasing the capacitance of the capacitor.
(실시예)(Example)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, a layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. Can be done.
첨부한 도면 도 3a 내지 도 3d는 본 발명의 실시예에 따른 각 공정별 단면도이다.3A to 3D are cross-sectional views for each process according to an exemplary embodiment of the present invention.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(110), 바람직하게는 모스 트랜지스터가 구비되어 있는 반도체 기판(110) 상부에 층간 절연막(120)을 증착한다. 여기서, 층간 절연막(120)은 예를들어, 평탄화 물질을 포함하고 있는 실리콘 산화막 계열의 절연막일 수 있다. 그 후, 반도체 기판(110)의 도전 영역(도시되지 않음)이 노출되도록 층간 절연막(120)의 소정 부분을 식각하여, 콘택홀을 형성한다. 그리고 나서, 콘택홀내에 도전 물질, 예를들어 티타늄 나이트라이드(TiN) 물질을매립시켜 콘택 플러그(115)를 형성한다. 층간 절연막(120) 및 콘택 플러그(115) 상부에 에치 스톱퍼(125)를 증착한다. 이때, 에치 스톱퍼(125)는 예를들어, 반도체 소자의 주된 층간 절연막으로 사용되는 실리콘 산화막과 식각 선택비가 상이한 물질, 예를들어, 실리콘 질화막(Si3N4) 물질로 형성될 수 있다. 에치 스톱퍼(125) 상부에 몰드 산화막(130)을 소정 두께로 형성한다. 이때, 몰드 산화막(130)은 이후 형성될 캐패시터의 높이를 결정해주는 막으로써, 캐패시터의 하부 전극 형성후 제거되는 희생막이다. 다음으로, 콘택 플러그(115)가 노출되도록, 몰드 산화막(130) 및 에치 스톱퍼(125)를 식각하여, 하부 전극 영역(h)을 한정한다. 그 다음, 몰드 산화막(130) 상부, 하부 전극 영역(h)의 측벽 및 바다멱 표면에 접착층(140)을 증착한다. 이때, 접착층(140)은 명칭에서 의미하는 바와 같이, 몰드 산화막(130)과 하부 전극용 금속막사이의 접착 특성을 강화시키기 위한 막으로서, 예를들어, 탄탈륨 산화막(Ta2O5)이 이용될 수 있다. 이러한 접착층(140)은 하부 전극 영역(h)의 측벽면에만 잔류하도록 비등방성 식각된다.First, as shown in FIG. 3A, an interlayer insulating layer 120 is deposited on the semiconductor substrate 110, preferably on the semiconductor substrate 110 having the MOS transistor. For example, the interlayer insulating layer 120 may be, for example, a silicon oxide based insulating layer including a planarization material. Thereafter, a predetermined portion of the interlayer insulating layer 120 is etched to expose a conductive region (not shown) of the semiconductor substrate 110 to form a contact hole. Then, a conductive material, for example, titanium nitride (TiN) material, is embedded in the contact hole to form the contact plug 115. An etch stopper 125 is deposited on the interlayer insulating layer 120 and the contact plug 115. In this case, the etch stopper 125 may be formed of, for example, a material having a different etching selectivity from a silicon oxide film used as a main interlayer insulating film of a semiconductor device, for example, a silicon nitride film (Si 3 N 4 ) material. A mold oxide film 130 is formed on the etch stopper 125 to a predetermined thickness. In this case, the mold oxide layer 130 is a film that determines the height of the capacitor to be formed later, and is a sacrificial layer that is removed after the lower electrode of the capacitor is formed. Next, the mold oxide film 130 and the etch stopper 125 are etched to expose the contact plug 115 to define the lower electrode region h. Next, an adhesive layer 140 is deposited on the mold oxide film 130, the sidewalls of the lower electrode region h, and the sea surface. At this time, the adhesive layer 140, as the name implies, is a film for enhancing the adhesive property between the mold oxide film 130 and the metal film for the lower electrode. For example, a tantalum oxide film (Ta 2 O 5 ) is used. Can be. The adhesive layer 140 is anisotropically etched so as to remain only on the sidewall surface of the lower electrode region h.
그리고나서, 몰드 산화막(130) 상부, 하부 전극 영역(h)의 측벽면, 즉, 접착층(140) 표면 및 하부 전극 영역(h)의 바닥면에 하부 전극용 막으로, 루테늄층(140)을 증착한다. 이때, 루테늄층(140)은 하부 전극 영역(h)을 고르게 피복할 수 있을 정도의 두께로 형성될 수 있다. 그후, 루테늄층(140) 상부에 마스크층(145)을박막으로 증착한다. 이때, 마스크층(145)은 상기 루테늄층(140)과 식각 선택비가 현저한 막으로서, 예를들어, 실리콘 산화막 계열의 막, 실리콘 질화막 계열의 막이 사용될 수 있다. 또한, 이러한 마스크층(145)으로는 티타늄 질화막 혹은 티타늄막과 티타늄 질화막의 적층막이 이용되거나, 알루미늄 산화막(Al2O3) 및 탄탈륨 산화막(Ta2O5)과 같은 금속 산화막이 이용될 수 있다.Then, the ruthenium layer 140 is formed as a lower electrode film on the upper side of the mold oxide film 130, the sidewall surface of the lower electrode region h, that is, the surface of the adhesive layer 140 and the bottom surface of the lower electrode region h. Deposit. In this case, the ruthenium layer 140 may be formed to a thickness sufficient to evenly cover the lower electrode region h. Thereafter, a mask layer 145 is deposited on the ruthenium layer 140 as a thin film. At this time, the mask layer 145 is a film having a significant etching selectivity with respect to the ruthenium layer 140, for example, a silicon oxide film, a silicon nitride film may be used. In addition, the mask layer 145 may be a titanium nitride film or a laminated film of a titanium film and a titanium nitride film, or a metal oxide film such as an aluminum oxide film (Al 2 O 3 ) and a tantalum oxide film (Ta 2 O 5 ) may be used. .
다음으로, 도 3b에 도시된 바와 같이, 마스크층(145)을 상기 하부 전극 영역(h)의 측벽에 잔류하도록 비등방성 식각한다. 여기서, 미설명 부호 146은 측벽에만 잔류하는 마스크층을 나타낸다. 더불어, 상기 마스크층(145)은 루테늄층(140)에 비하여 박막으로 형성되므로, 측벽에만 잔류하도록 식각이 가능하다.Next, as shown in FIG. 3B, the mask layer 145 is anisotropically etched so as to remain on the sidewall of the lower electrode region h. Here, reference numeral 146 denotes a mask layer remaining only on the sidewalls. In addition, since the mask layer 145 is formed as a thin film as compared to the ruthenium layer 140, etching is possible so that only the sidewalls remain.
그후, 도 3c를 참조하여, 이웃하는 하부 전극 영역(h)내의 루테늄층(140)과 분리시키면서, 하부 전극을 형성하기 위하여, 루테늄층(140)을 상기 몰드 산화막(130) 표면이 노출되도록 산소를 포함하는 식각 가스를 이용하여 비등방성 식각한다. 이에따라, 각각의 하부 전극 영역(h)내의 측벽에 하부 전극(141)이 형성된다.Thereafter, referring to FIG. 3C, in order to form the lower electrode while separating the ruthenium layer 140 in the neighboring lower electrode region h, the ruthenium layer 140 may be exposed to oxygen to expose the surface of the mold oxide film 130. Anisotropically etch using an etching gas comprising a. Accordingly, the lower electrode 141 is formed on the sidewall in each lower electrode region h.
이때, 상기 식각시, 하부 전극 영역(h) 측벽에 존재하는 루테늄층(140)은 마스크층(146)에 의하여 차폐되어 있어, 식각 가스와의 반응으로 생성되는 산화 루테늄 폴리머 그레인이 발생되지 않는다. 그러므로, 하부 전극 영역(h) 바닥부의 루테늄층이 용이하게 제거된다.At this time, the ruthenium layer 140 on the sidewalls of the lower electrode region h is shielded by the mask layer 146, so that ruthenium oxide polymer grains generated by reaction with the etching gas are not generated. Therefore, the ruthenium layer at the bottom of the lower electrode region h is easily removed.
다음, 도 3d에 도시된 바와 같이, 상기 마스크층(146)을 선택적으로 식각한다.Next, as shown in FIG. 3D, the mask layer 146 is selectively etched.
그후, 도면에는 도시되지 않았지만, 몰드 산화막(130) 및 접착층(135)을 제거한다음, 유전막 및 플레이트 전극을 형성하여, 캐패시터를 완성한다.Thereafter, although not shown in the figure, the mold oxide film 130 and the adhesive layer 135 are removed, and then a dielectric film and a plate electrode are formed to complete the capacitor.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 하부 전극 영역에 루테늄층을 형성한다음, 하부 전극 영역의 측벽에 마스크층을 형성한다. 그후에, 루테늄층을 노드 분리하기 위한 식각 공정을 진행하여, 하부 전극 영역의 측벽에 루테늄 하부 전극을 형성한다. 이때, 하부 전극 영역내 루테늄막의 측벽에는 마스크층이 덮혀있으므로, 루테늄층의 식각시, 루테늄층과 식각 가스와의 반응이 차단되어, 이들의 반응으로 생성되는 폴리머의 발생을 원천적으로 봉쇄할 수 있다.As described in detail above, according to the present invention, a ruthenium layer is formed on the lower electrode region, and then a mask layer is formed on the sidewall of the lower electrode region. Thereafter, an etching process for node separation of the ruthenium layer is performed to form a ruthenium lower electrode on the sidewall of the lower electrode region. At this time, since the mask layer is covered on the sidewall of the ruthenium film in the lower electrode region, the reaction between the ruthenium layer and the etching gas is blocked when the ruthenium layer is etched, and thus the generation of polymers generated by the reaction can be blocked. .
이에따라, 하부 전극 영역의 바닥부에 형성되는 루테늄층의 식각이 용이해져서, 캐패시터의 캐패시턴스를 한층 더 증대시킬 수 있다.As a result, the ruthenium layer formed on the bottom of the lower electrode region can be easily etched, thereby further increasing the capacitance of the capacitor.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. Do.
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