KR20030044445A - Semiconductor and fabricating method of the same - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 239000012535 impurity Substances 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 229920000642 polymer Polymers 0.000 claims description 5
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 claims description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 4
- 229920000412 polyarylene Polymers 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- -1 Divinyl siloxane Chemical class 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 229910003460 diamond Inorganic materials 0.000 claims description 2
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims description 2
- 150000002170 ethers Chemical class 0.000 claims description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- 150000004760 silicates Chemical class 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- KAKZBPTYRLMSJV-UHFFFAOYSA-N vinyl-ethylene Natural products C=CC=C KAKZBPTYRLMSJV-UHFFFAOYSA-N 0.000 claims description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910021350 transition metal silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Abstract
Description
본 발명은 반도체 기술에 관한 것으로 특히, 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a semiconductor device including a transistor and a method of manufacturing the same.
반도체 소자 예컨대, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 디자인 룰(Design rule)이 감소함에 따라 그에 대응하는 게이트전극의 선폭, 게이트절연막의 두께, 접합 깊이(Junction depth) 등도 매우 작아지고 있는 실정이다.As the design rules of semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) decrease, the line width of the gate electrode, the thickness of the gate insulating film, and the junction depth become very small. to be.
그 중에서 특히 게이트 측면에서 볼 때, RC지연 문제를 해결하기 위한 저저항 게이트전극에 대한 요구가 제시되면서, 폴리실리콘 및 전이금속-실리사이드(Transition Metal-Silicide)/폴리실리콘 구조의 게이트를 대체할 수 있는 새로운 금속/폴리실리콘 전극에 대한 개발 등 다양한 방법으로 연구가 진행되고 있다.Among them, especially in terms of gates, demand for low-resistance gate electrodes to solve the RC delay problem has been proposed, so that gates of polysilicon and transition metal-silicide / polysilicon structures can be replaced. Research is being conducted in various ways, including the development of new metal / polysilicon electrodes.
도 1a 내지 도 1d는 종래의 반도체 소자의 트랜지스터 제조 공정을 도시한 공정단면도이다.1A to 1D are process cross-sectional views illustrating a transistor manufacturing process of a conventional semiconductor device.
먼저, 도 1a는 도시된 바와 같이 실리콘 기판(11)상에 게이트 절연막(12) 및 게이트 전극용 폴리 실리콘층(13)을 차례로 형성한다. 이어, 폴리 실리콘층(13) 상에 감광막(14)을 도포한 후, 노광 및 현상 공정으로 패터닝한다.First, FIG. 1A sequentially forms the gate insulating film 12 and the polysilicon layer 13 for the gate electrode on the silicon substrate 11 as shown. Next, after applying the photosensitive film 14 on the polysilicon layer 13, it is patterned by exposure and development processes.
도 1b에 도시된 바와 같이 패터닝된 감광막(14)을 마스크로 하여 폴리 실리콘층(13)과 게이트 절연막(12)을 선택적으로 제거하여 게이트전극(15)을 형성하고,감광막(14)을 제거한다. 이어, 게이트전극(15)을 마스크로하여 전면에 저농도 불순물 이온을 주입하여 실리콘 기판(11)에 LDD(Lightly Doped Drain) 영역(16)을 형성한다.As shown in FIG. 1B, the polysilicon layer 13 and the gate insulating layer 12 are selectively removed using the patterned photosensitive layer 14 as a mask to form the gate electrode 15, and the photosensitive layer 14 is removed. . Subsequently, lightly doped drain (LDD) regions 16 are formed on the silicon substrate 11 by implanting low concentration impurity ions onto the entire surface using the gate electrode 15 as a mask.
계속해서, 도 1c에 도시된 바와 같이 상기 게이트 전극(15)을 포함한 전면에 CVD(Chemical Vapor Deposition) 공정으로 절연막(17)을 형성한다.Subsequently, as shown in FIG. 1C, the insulating film 17 is formed on the entire surface including the gate electrode 15 by a chemical vapor deposition (CVD) process.
그리고, 도 1d에 도시된 바와 같이 전면식각(Etch Back)을 실시하여 게이트전극(15) 양측면에 측벽스페이서(18)를 형성한다. 이어, 게이트전극(15) 및 측벽 스페이서(18)를 마스크로 하여 전면에 고농도 불순물 이온을 주입하여 상기 실리콘 기판(11)에 형성된 LDD 영역(16)과 연결되는 소오스/드레인용 불순물 영역(19)을 형성한다.As shown in FIG. 1D, etching is performed to form sidewall spacers 18 on both sides of the gate electrode 15. Subsequently, a high concentration of impurity ions are implanted into the entire surface using the gate electrode 15 and the sidewall spacers 18 as masks, so that the source / drain impurity regions 19 connected to the LDD regions 16 formed on the silicon substrate 11 are formed. To form.
한편, 상기한 바와 같이 이루어지는 종래의 트랜지스터 제조 공정에서는 고집적화에 따른 게이트 선폭의 감소 및 게이트절연막의 두께 감소 및 접합 깊이(Junction depth) 감소 등으로 인해 숏채널효과(Short channel effect)에 의한 소자 특성의 저하 현상이 문제시 되고 있ek. 이러한 문제점을 해결하기 위해 최근에 많은 연구 결과가 보고되고 있지만, 아직까지 50nm 이하의 트랜지스터 소자 제조 공정까지 커버할 수 있는 트랜지스터 마진의 증대가 가능한 공정 및 소자기술에 대한 연구는 매우 부족한 형편이다.On the other hand, in the conventional transistor fabrication process as described above, the device characteristics due to the short channel effect are reduced due to the reduction of the gate line width due to the high integration, the thickness of the gate insulating film, and the reduction of the junction depth. Degradation is a problem. In order to solve this problem, many research results have been reported recently, but the research on the process and device technology that can increase the transistor margin that can cover the transistor device manufacturing process of less than 50nm is very insufficient.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 고집적화에 따른 트랜지스터 제조 공정에서의 숏채널효과에 의한 소자 특성의 저하를 방지하기에 적합한 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, the object of the present invention is to provide a semiconductor device suitable for preventing the deterioration of device characteristics due to the short channel effect in the transistor manufacturing process according to the high integration and its manufacturing method There is this.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 트랜지스터 제조 공정을 도시한 단면도,1A to 1D are cross-sectional views illustrating a transistor manufacturing process of a semiconductor device according to the prior art;
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 공정을 도시한 단면도.2A to 2E are cross-sectional views illustrating a transistor manufacturing process of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 기판21: substrate
22 : 절연막22: insulating film
23 : 소스/드레인용 불순물 영역23 impurity region for source / drain
24 : 게이트절연막24: gate insulating film
25 : 게이트전극25: gate electrode
26 : 측벽스페이서26: sidewall spacer
상기 목적을 달성하기 위한 본 발명은, 기판; 기판 상에 제공되는 게이트전극; 상기 기판에 제공되는 소스/드레인용 불순물 영역; 및 채널과 접하는 영역을 제외한 상기 불순물영역과 상기 기판의 경계면을 따라 배치된 절연막을 구비하는 반도체 소자를 제공한다.The present invention for achieving the above object, a substrate; A gate electrode provided on the substrate; Source / drain impurity regions provided in the substrate; And an insulating film disposed along an interface between the impurity region and the substrate except for a region in contact with a channel.
바람직하게, 본 발명의 상기 불순물영역은 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하며, 상기 절연막은 열산화막을 포함하는 것을 특징으로 하며, 상기 게이트전극과 상기 기판 사이에 개재된 게이트절연막을 더 포함하는것을 특징으로 한다.Preferably, the impurity region of the present invention comprises polysilicon doped with an impurity, and the insulating film includes a thermal oxide film, and the gate insulating film interposed between the gate electrode and the substrate. It is characterized by including more.
또한, 상기 목적을 달성하기 위한 본 발명은, 기판 상의 예정된 게이트전극 영역에 희생절연막 패턴을 형성하는 단계; 상기 희생절연막 패턴을 식각마스크로 하여 상기 기판을 등방성 식각하는 단계; 상기 희생절연막 패턴 하부의 상기 기판의 일부가 노출되도록 상기 식각된 기판 표면의 프로파일을 따라 절연막을 형성하는 단계; 상기 절연막이 형성된 전체 구조 상부에 소스/드레인 형성을 위한 전도층을 형성하는 단계; 상기 희생절연막 패턴 하부의 상기 기판 표면이 노출될 정도로 상기 전도층을 평탄화하고, 상기 희생절연막 패턴을 제거하는 단계; 및 상기 예정된 게이트전극 영역에 게이트절연막과 게이트전극을 차례로 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In addition, the present invention for achieving the above object, forming a sacrificial insulating film pattern on a predetermined gate electrode region on the substrate; Isotropically etching the substrate using the sacrificial insulating layer pattern as an etching mask; Forming an insulating film along a profile of the etched substrate surface to expose a portion of the substrate under the sacrificial insulating pattern; Forming a conductive layer for source / drain formation on the entire structure of the insulating layer; Planarizing the conductive layer to expose the surface of the substrate under the sacrificial insulating pattern and removing the sacrificial insulating pattern; And sequentially forming a gate insulating film and a gate electrode in the predetermined gate electrode region.
본 발명은 게이트전극 형성 이전에 채널영역을 재외한 영역에서 소스/드레인 불순물 영역을 감싸도록 열산화막 등을 이용한 절연막을 형성함으로써, 벌크로부터 발생하는 소수 캐리어에 의한 소자의 전기적 특성 열화를 방지하며 숏채널효과를 최소화할 수 있도록 하는 것을 그 기술적 특징으로 한다.The present invention forms an insulating film using a thermal oxide film to cover the source / drain impurity region in the region excluding the channel region before forming the gate electrode, thereby preventing deterioration of the electrical characteristics of the device due to the minority carriers generated from the bulk. Its technical features make it possible to minimize channel effects.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도 2a 내지 도 2e를 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to enable those skilled in the art to more easily implement the present invention.
도 2e는 본 발명에 따라 형성된 트랜지스터를 포한하는 반도체 소자를 도시한 단면도이다.2E is a cross-sectional view illustrating a semiconductor device including a transistor formed in accordance with the present invention.
도 2e를 참조하면, 본 발명의 반도체 소자는, 기판(21)과, 기판(21) 상에 제공되는 게이트전극(24)과, 기판(21)에 제공되는 소스/드레인용 불순물 영역(22)과, 채널(C)과 접하는 영역을 제외한 불순물영역(23)과 기판(21)의 경계면을 따라 배치된 절연막(22)을 구비하여 구성된다.Referring to FIG. 2E, the semiconductor device of the present invention includes a substrate 21, a gate electrode 24 provided on the substrate 21, and a source / drain impurity region 22 provided on the substrate 21. And an insulating film 22 disposed along the interface between the impurity region 23 and the substrate 21 except for the region in contact with the channel C.
여기서, 불순물영역(23)은 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하며, 절연막(22)은 열산화막을 포함하는 것을 특징으로 하며, 게이트전극(25)과 기판(21) 사이에 게이트절연막(24)이 개재되어 있으며, 게이트전극(25)은 폴리실리콘과 텅스텐 또는 텅스텐실리사이드 등이 단독 또는 적층된 것을특징으로 한다.In this case, the impurity region 23 may include polysilicon doped with impurities, and the insulating layer 22 may include a thermal oxide layer, and the gate may be disposed between the gate electrode 25 and the substrate 21. The insulating film 24 is interposed, and the gate electrode 25 is characterized in that polysilicon and tungsten or tungsten silicide are singly or laminated.
상기한 구성을 갖는 본 발명의 반도체 소자는 소스/드레인 불순물 영역 하부에 열산화막을 포함하는 절연막을 적용하여 소수 캐리어에 의한 소자의 전기적 특성 열화 및 숏채널 효과 등을 효과적으로 방지할 수 있는 트랜지스터 제조 공정 기술을 확보하는 것으로, 본 발명의 일실시예에 따른 트랜지스터를 구비한 반도체 소자 제조 공정을 도시한 단면도인 도 2a 내지 도 2e를 참조하여 상세하게 설명한다.In the semiconductor device of the present invention having the above-described configuration, a transistor manufacturing process capable of effectively preventing deterioration of electrical characteristics and short channel effects of the device due to minority carriers by applying an insulating film including a thermal oxide film under the source / drain impurity region. The technique will be described in detail with reference to FIGS. 2A to 2E, which are cross-sectional views illustrating a semiconductor device manufacturing process including a transistor according to an embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이 기판(21) 상에 질화막 또는 산화질화막을 증착한 다음, 소정의 노광 및 현상 공정을 실시하여 게이트전극 예정 영역에 희생절연막 패턴(27)을 형성한다.First, as illustrated in FIG. 2A, a nitride film or an oxynitride film is deposited on the substrate 21, and then a sacrificial insulating film pattern 27 is formed in a predetermined region of the gate electrode by performing a predetermined exposure and development process.
이어서, 도 2b에 도시된 바와 같이 희생절연막 패턴(27)을 식각마스크로 하여 기판(21)을 식각하되, 희생절연막 패턴(27) 하부의 기판(21) 일부가 노출되도록 등방성 식각을 실시한다.Subsequently, as shown in FIG. 2B, the substrate 21 is etched using the sacrificial insulating pattern 27 as an etch mask, and isotropic etching is performed so that a portion of the substrate 21 under the sacrificial insulating pattern 27 is exposed.
구체적으로, 플라즈마를 이용한 통상적인 건식식각 공정을 사용하여 상기 기판을 1000Å 내지 5000Å의 두께로 식각한다.Specifically, the substrate is etched to a thickness of 1000 kPa to 5000 kPa using a conventional dry etching process using plasma.
계속해서, 식각된 기판(21) 표면의 프로파일을 따라 절연막(22)을 형성하는 바, 절연막(22)은 열산화막을 포함한다.Subsequently, the insulating film 22 is formed along the profile of the etched substrate 21 surface, and the insulating film 22 includes a thermal oxide film.
다음으로, 도 2c에 도시된 바와 같이 절연막(22)이 형성된 전체 구조 상부에 저유전율 희생막(도시하지 않음)을 형성한 다음, 전면식각을 실시하여 희생절연막 패턴(27) 하부의 절연막(22)이 노출되도록 하는 바, HF계 케미컬을 이용하며, 이 때 노출되는 절연막(22)의 상하 폭은 도시된 'C'와 트랜지스터의 채널 폭 정도가되도록 하는 것이 바람직하다.Next, as shown in FIG. 2C, a low dielectric constant sacrificial film (not shown) is formed on the entire structure where the insulating film 22 is formed, and then an entire surface is etched to form the insulating film 22 under the sacrificial insulating film pattern 27. ) Is exposed, and HF-based chemicals are used, and the upper and lower widths of the insulating film 22 exposed at this time are preferably about 'C' and the channel width of the transistor.
이어서, 희생절연막 패턴(27) 하부의 기판(21) 일부가 드러나도록 노출된 절연막(22)을 선택적으로 식각하는 바, SC-1 또는 SC-2 등의 케미컬을 이용한 자기정령 콘택 형성 공정을 이용하며, 이어서 저유전율 희생막을 제거한다.Subsequently, the exposed insulating film 22 is selectively etched so that a portion of the substrate 21 under the sacrificial insulating film pattern 27 is exposed, thereby using a magnetic spirit contact forming process using chemicals such as SC-1 or SC-2. Then, the low dielectric constant sacrificial film is removed.
여기서, 저유전율 희생막은 HSQ(Hydrogen SilsesQuioxane), FSG(Fluorinated Silicate Glass), 블랙 다이아몬드(Black diamond), HOSP(Hydro Organo Siloxane Polymer), DVS-BCB(Divinyl siloxane biszocylclobutene BenzoCycloButene), BCB(BenzoCycloButene), FPI(Fluorinated PolyImide), LOSP(Low Organic Siloxane Polymer), Nanoporous(Nanoglass), PAE(Poly Arylene Ether),MSQ(Methyl SilsesQuioxane), DLC(Diamond Light Carbon) 또는 FLARE(FLuorinated poly ARylene Ethers)으로 이루어진 그룹으로 부터 선택된 적어도 하나를 이용하며, 상기한 재료는 저유전율 폴리머 성분으로 상기한 제거 및 식각 또는 세정 공정시 공정 마진을 확보할 수 있으므로 유용하게 사용될 수 있다.Here, the low dielectric constant sacrificial film is HSQ (Hydrogen SilsesQuioxane), FSG (Fluorinated Silicate Glass), Black diamond, HOSP (Hydro Organo Siloxane Polymer), DVS-BCB (Divinyl siloxane biszocylclobutene BenzoCycloButene), BCB (BenzoCycloPIutene) (Fluorinated PolyImide), LOSP (Low Organic Siloxane Polymer), Nanoporous (Nanoglass), PAE (Poly Arylene Ether), MSQ (Methyl SilsesQuioxane), DLC (Diamond Light Carbon) or FLARE (FLuorinated poly ARylene Ethers) By using at least one selected, the above-mentioned material is a low dielectric constant polymer component can be usefully used to secure the process margin during the removal and etching or cleaning process described above.
계속해서, 전체 구조 상부에 소스/드레인 형성을 위한 폴리실리콘 또는 도핑된 폴리실리콘 등을 포함하는 전도층(23a)을 적정한 두께로 형성한다.Subsequently, a conductive layer 23a including polysilicon or doped polysilicon for source / drain formation is formed on the entire structure to an appropriate thickness.
다음으로, 도 2d에 도시된 바와 같이 희생절연막(27) 하부의 기판(21) 표면이 드러날 때가지 평탄화 공정을 실시하는 바, 전면식각 또는 CMP를 이용하여 전도층(23a)을 평탄화한 다음, 희생절연막(27) 하부의 기판(21)이 드러나도록 희생절연막 패턴(27)을 제거한다.Next, as shown in FIG. 2D, the planarization process is performed until the surface of the substrate 21 under the sacrificial insulating layer 27 is exposed. The conductive layer 23a is planarized by using front etching or CMP. The sacrificial insulating layer pattern 27 is removed to expose the substrate 21 under the sacrificial insulating layer 27.
한편, 소스/드레인 형성을 위한 전도층(23a)에 추가의 이온주입을 실시할 수도 있는 바, 도핑된 폴리실리콘을 사용하는 경우 이를 생략할 수도 있다.On the other hand, additional ion implantation may be performed to the conductive layer 23a for source / drain formation, which may be omitted when doped polysilicon is used.
다음으로, 도 2e에 도시된 바와 같이 예정된 게이트전극 영역에 게이트절연막(24)과 게이트전극(25)을 차례로 형성하는 바, 이를 구체적으로 살펴본다.Next, as shown in FIG. 2E, the gate insulating layer 24 and the gate electrode 25 are sequentially formed in the predetermined gate electrode region, which will be described in detail.
실리콘산화막, 하프뮴산화막 또는 지르코늄 산화막 등을 단ㄴ독 또는 혼합으로 포함하는 게이트절연막(24)을 5Å ∼ 100Å의 두께로 얇게 형성한 다음, 게이트전극용 폴리실리콘층(25)을 형성한다. 이어, 폴리실리콘층(25) 상에 감광막(도시하지 않음)을 도포한 후, 노광 및 현상 공정으로 패터닝한다.A gate insulating film 24 containing a silicon oxide film, a hafnium oxide film, a zirconium oxide film, or the like in a single or mixed form is thinly formed to a thickness of 5 k? To 100 k ?, and then the polysilicon layer 25 for the gate electrode is formed. Next, after the photosensitive film (not shown) is apply | coated on the polysilicon layer 25, it is patterned by the exposure and image development process.
이어서, 상기와 같이 패터닝된 감광막(도시하지 않음)을 마스크로 하여 폴리 실리콘층(25)과 게이트절연막(24)을 선택적으로 제거하여 확보된 채널영역(C) 상 즉, 예정된 게이트전극 영역에 게이트절연막(24)과 폴리실리콘층 즉, 게이트전극(25)이 적층된 게이트전극 패턴을 형성한 후, 감광막을 제거한다. 이어, 게이트전극(25)을 마스크로하여 전면에 저농도 불순물 이온을 주입하여 기판(21)에 LDD(Lightly Doped Drain) 영역을 형성할 수도 있다.Subsequently, the polysilicon layer 25 and the gate insulating film 24 are selectively removed by using the patterned photoresist film (not shown) as a mask, and the gate is formed on the channel region C, that is, the predetermined gate electrode region. After forming the gate electrode pattern in which the insulating film 24 and the polysilicon layer, that is, the gate electrode 25 are stacked, the photosensitive film is removed. Subsequently, lightly doped drain (LDD) regions may be formed on the substrate 21 by implanting low concentration impurity ions onto the entire surface using the gate electrode 25 as a mask.
계속해서, 게이트전극(25)을 포함한 전면에 CVD(Chemical Vapor Deposition) 공정으로 절연막(26)을 형성한 다음, 전면식각(Etch Back)을 실시하여 게이트전극(25) 양측면에 측벽스페이서(26)를 형성한다. 이어, 게이트전극(25) 및 측벽 스페이서(26)를 마스크로 하여 전면에 고농도 불순물 이온을 주입하여 기판(21)에 형성된 LDD 영역(도시하지 않음)과 연결되는 소오스/드레인 불순물영역(23)을 형성함으로써, 게이트전극(25)과 소스/드레인 불순물 영역(23)을 포함하는 트랜지스터 형성 공정이 완료된다.Subsequently, an insulating film 26 is formed on the entire surface including the gate electrode 25 by a chemical vapor deposition (CVD) process, followed by etching back to form sidewall spacers 26 on both sides of the gate electrode 25. To form. Subsequently, the source / drain impurity region 23 connected to the LDD region (not shown) formed on the substrate 21 is implanted by implanting high concentration impurity ions onto the entire surface using the gate electrode 25 and the sidewall spacers 26 as masks. By forming, the transistor forming process including the gate electrode 25 and the source / drain impurity region 23 is completed.
여기서, 게이트전극(25)은 상기한 폴리실리콘 뿐만이 아닌 폴리실리콘과 텅스텐 등의 금속이 적층된 구조 또는 금속실리사이드과 상기 금속이 적층된 구조 등 다양하게 형성할 수 있는바 그 두께는 300Å ∼ 1000Å가 되도록 하는 것이 바람직하며, 측벽 스페이서(26) 형정 전 게이트전극(25) 상부에 추가의 하드마스크 공정을 실시하나, 설명의 간략화를 위해 생략하였다.Here, the gate electrode 25 may be formed in a variety of structures, such as not only polysilicon but also a structure in which metals such as polysilicon and tungsten are laminated or a structure in which metal silicide and the metal are stacked, such that the thickness thereof is 300 kPa to 1000 kPa. Preferably, an additional hard mask process is performed on the gate electrode 25 before the sidewall spacers 26 are formed, but the description is omitted for simplicity.
상기한 바와 같이 이루어지는 본 발명은, 소스/드레인 하부의 프로파일을 절연막이 감싸도록 하고 채널 형성 영역 만을 남기도록 함으로써, 소수 캐리어에 의한 소자의 특성 저하를 방지 즉, 초고집적 소자에서도 핫캐리어 영향을 방지하여 롤-오프(Roll-off) 현상을 최소화할 수 있음을 실시예를 통해 알아 보았다.According to the present invention made as described above, the insulating film surrounds the source / drain lower profile and leaves only the channel formation region, thereby preventing deterioration of device characteristics due to minority carriers, that is, preventing hot carrier effects even in ultra-high density devices. It was found through the embodiment that the roll-off phenomenon can be minimized.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
전술한 본 발명은, 트랜지스터를 구비하는 반도체 소자의 전기적 특성 열화를 최소화할 수 있어, 궁극적으로 제품의 수율을 향상 시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention described above can minimize the deterioration of the electrical characteristics of the semiconductor device having a transistor, it can be expected to have an excellent effect that can ultimately improve the yield of the product.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010075187A KR20030044445A (en) | 2001-11-30 | 2001-11-30 | Semiconductor and fabricating method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010075187A KR20030044445A (en) | 2001-11-30 | 2001-11-30 | Semiconductor and fabricating method of the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030044445A true KR20030044445A (en) | 2003-06-09 |
Family
ID=29572221
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010075187A KR20030044445A (en) | 2001-11-30 | 2001-11-30 | Semiconductor and fabricating method of the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030044445A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783188B1 (en) * | 2006-06-09 | 2007-12-11 | 한양대학교 산학협력단 | Nonvolatile flash memory device comprising floating gates utilizing both a tunneling small molecule layer and nanoparticles embedded in the polymer thin films and manufacturing method thereof |
-
2001
- 2001-11-30 KR KR1020010075187A patent/KR20030044445A/en not_active Application Discontinuation
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| KR100783188B1 (en) * | 2006-06-09 | 2007-12-11 | 한양대학교 산학협력단 | Nonvolatile flash memory device comprising floating gates utilizing both a tunneling small molecule layer and nanoparticles embedded in the polymer thin films and manufacturing method thereof |
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