KR20030040468A - 초저 ｋ 유전체를 갖는 금속을 집적시키는 방법 - Google Patents

초저 ｋ 유전체를 갖는 금속을 집적시키는 방법 Download PDF

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KR20030040468A
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Abstract

반도체 웨이퍼(100)층 형성시, 유전체층은 반도체 웨이퍼상에 증착된다. 유전체층(204)은 낮은 유전상수를 갖는 재료를 포함한다. 리세스된 영역(210)과 리세스되지 않은 영역(211)은 리세스되지 않은 영역을 커버하는 유전체내애 형성된다. 그리고 나서, 금속층은 리세스된 영역내의 금속층을 유지하면서, 리세스되지 않은 영역을 커버하는 금속층을 제거하기 위하여 전자연마된다.

Description

초저 Ｋ 유전체를 갖는 금속을 집적시키는 방법 {INTEGRATING METAL WITH ULTRA LOW-K DIELECTRICS}
일반적으로, 반도체 디바이스는 소위 웨이퍼나 슬라이스라 불리는 반도체 재료의 디스크상에 제조된다. 더욱 구체적으로, 웨이퍼는 우선 실리콘 잉곳으로부터 잘라진다. 그리고 나서, 반도체 디바이스의 전자 회로를 형성하기 위하여, 다중 마스킹, 에칭 및 증착 공정을 수행한다.
지난 수 십년 동안, 반도체 디바이스의 파워가 18개월 마다 2배가 될 것이라고 예견한 무어의 법칙에 따라 반도체 산업은 반도체 디바이스의 파워를 증가시켰다. 반도체 디바이스 파워의 이러한 증가는 이러한 반도체 디바이스의 구조물 크기(즉, 디바이스의 최소 크기)를 감소시킴으로써 부분적으로 성취되었다. 실제로, 반도체 디바이스 구조물 크기는 0.35 마이크론에서 0.25 마이크론으로, 지금은0.18 마이크론으로 빠르게 변하였다. 확실히, 더 작은 반도체 디바이스에 대한 이러한 경향은 서브-0.18 마이크론 단계를 넘어서 진행할 것이다.
그러나, 더욱 강력한 반도체 디바이스를 개발하는데 한 가지 가능성있는 제한 요소는 상호접속(단일 반도체 디바이스 및/또는 소정 갯수의 반도체 디바이스의 소자를 서로 연결시키는 도체 라인)에서 증가하는 신호 지연이다. 잔도체 디바이스 구조물 크기가 감소함에 따라, 디바이스상의 상호접속 밀도는 증가하게 된다. 그러나, 더욱 밀접한 상호접속은 상호접속의 라인 대 라인 용량을 증가시켜서, 상호접속에서 더욱 큰 신호 지연을 가져오게 된다. 일반적으로, 상호접속 지연은 구조물 크기 감소의 제곱으로 증가한다는 것이 발견되었다. 이와는 달리, 게이트 지연은 구조물 크기 감소에 따라 선형적으로 감소한다는 것이 발견되었다. 그와 같이, 일반적으로 구조물 크기의 감소에 따라 전체 지연의 실질적인 증가가 있다.
상호접속 지연의 이러한 증가를 보상하기 위한 통상적인 접근법중 하나는 많은 금속층을 부가하는 것이다. 그러나, 이러한 접근법은 부가적인 금속층 형성과 관련된 생산 비용을 증가시키는 단점이 있다. 더욱이, 이러한 부가적인 금속층은 부가적인 열을 발생시키며, 상기 열은 칩 성능과 신뢰성에 악영향을 미칠 수 있다.
상호접속 지연 증가를 보상하기 위한 대안적인 접근법은 낮은 유전상수를 갖는 유전체 재료(낮은-K 유전체)를 사용하는 것이다. 그러나, 낮은 K 유전체 재료는 다공성 마이크로구조물을 갖기 때문에, 그것들은 다른 유전체 재료보다 더 낮은 기계적 완전성과 열 전도성을 갖는다. 따라서, 낮은 K-유전체는 통상적으로 전통적인 다마신 프로세스 동안에 그것들에 인가된 응력과 압력을 견딜 수 없다.
통상적인 다마신 공정에서, 금속은 커널(canal)형태의 트렌치 및/또는 비아내에서 패턴된다. 그리고 나서, 증착된 금속은 화학적 기계적 연마(CMP)를 사용하여 통상적으로 후면 연마된다. 일반적으로, 상호접속 구조물 설계에 따라, 0.5 마이크론 내지 1.5 밀리미터의 금속이 연마될 수 있다.
그러나, 금속이 낮은-K 유전체 재료 트렌치 및/또는 비아내에 패턴되고, CMP를 사용하여 후면 연마될 때, CMP의 응력과 압력으로 인하여, 낮은-K 유전체 재료는 트렌치 및/또는 비아내의 금속으로부터 부서지거나, 떨어져 나갈수 있다. 따라서, CMP 동안에 인가된 응력과 압력을 견디는 도움을 주도록 낮은-K 유전체 재료내에 강하거나 단단한 구조물이 형성되었다. 그러나, 낮은-K 유전체 재료내의 그러한 구조물을 구성하는 것은 비용이 증가될 수 있으며, 디바이스내의 상호접속을 증가시킬 수 있다.
본 출원은 2000년 9월 18일에 출원된 초저 K 유전체를 갖는 구리를 집적시키는 방법의 제목을 갖는 미국 가출원 제 60/233,587호의 우선권을 청구한다.
본 발명은 일반적으로 반도체 웨이퍼층 내의 상호접속과 관련되며, 더욱 구체적으로, 본 발명은 낮은 K 유전체 재료 및 초저-K 유전체 재료내의 상호접속과 관련된다.
도 1은 예시적인 반도체 웨이퍼의 횡단면도이다.
도 2a-2h는 다마신 프로세스의 다양한 단계의 예시적인 실시예의 횡단면도를 도시한다.
도 3은 예시적인 전자연마 노즐의 횡단면도이다.
도 4는 본 발명의 다양한 실시예에 따른, 다마신 프로세스 단계를 나타내는 흐름도이다.
도 5a-5h는 다마신 프로세스의 다양한 단계의 대안적인 실시예의 횡단면도이다.
도 6a-6j는 다마신 프로세스의 다양한 단계의 예시적인 실시예의 횡단면도이다.
도 7은 예시적인 전자연마 노즐의 횡단면도이다.
도 8a-8j는 다마신 프로세스의 다양한 단계의 다른 예시적인 실시예의 횡단면도이다.
도 9a-9h는 다마신 프로세스의 다양한 단계의 다른 예시적인 실시예의 횡단면도이다.
도 10a-10j는 다마신 프로세스의 다양한 단계의 대안적인 실시예의 횡단면도이다.
도 11a-11j는 다마신 프로세스의 다양한 단계의 다른 대안적인 실시예의 횡단면도이다.
도 12a-12h는 다마신 프로세스의 다양한 단계의 다른 대안적인 실시예의 횡단면도이다.
본 발명은 반도체 웨이퍼의 층을 형성하는 것과 관련된다. 본 발명의 일 측면에 따르면, 유전체층은 반도체 웨이퍼상에 증착된다. 유전체층은 낮은 유전상수를 갖는 재료를 포함한다. 리세스 및 리세스되지 않은 영역이 유전체층내에 형성된다. 금속층은 리세스된 영역을 채우고, 리세스되지 않은 영역을 커버하기 위하여 유전체상에 증착된다. 그리고 나서, 리세스된 영역내의 금속층은 유지하면서, 리세스되지 않은 영역을 커버하는 금속층을 제거하기 위하여, 금속층은 전자연마된다.
본 발명은 첨부되는 도면과 관련된 이하의 상세한 설명을 참조로 더욱 잘 이해될 것이다.
본 발명의 더욱 철저한 이해를 제공하기 위하여, 이하의 상세한 설명은 구성, 파라미터, 예시 등과 같은 많은 설명을 상술한다. 그러나, 그러한 상세한 설명은 예시적인 실시예의 더욱 상세한 설명을 제공하기 위한 것이지, 본 발명의 범주를 제한하려고 의도된 것은 아니다.
도 1을 참조하면, 예시적인 반도체 웨이퍼(100)는 기판(102)상에 형성된 층(104, 016, 108, 110 및 112)을 갖는다. 바람직하게는, 기판(102)은 실리콘을 포함하지만, 특별한 애플리케이션에 따라, 갈륨 비화물 및 그와 유사한 것들과 같은 다양한 반도체 재료를 포함할 수 있다. 더욱이, 층(104)은 게이트(114), 라인(116) 및 플러그(115)를 포함할 수 있다. 유사하게, 층(106, 108 및 110)은 라인(118, 120, 122) 및 플러그(117, 119, 121)각각을 포함할 수 있다.
일반적으로, 플러그는 상이한 층내의 라인을 연결하고, 층(104)에서 도시된 바와 같이, 라인을 기판(102)에 연결할 수 있다. 더욱 구체적으로, 플러그는 라인을 게이트(114)와 관련된 기판(102)내의 소스 및 드레인과 열결할 수 있다. 부가적으로, 층(106, 108 및 110)내의 일 부 라인은 이러한 교차 영역내의 플러그와 연결하지 않더라도, 이러한 라인은 다른 교차 영역내의 연결되는 플러그를 가질 수 있다. 더욱이, 도시된 바와 같이, 라인은 그것들에 연경된 플러그 보다 더 넓을수 있다. 그러나, 일부 애플리케이션에서, 라인은 라인에 연결된 플러그보다 더 넓을 필요는 없다.
더욱이, 반도체 웨이퍼(100)는 기판상에 형성된 5층(104, 106, 108, 110 및 112)을 갖는 도 1에 도시되었지만, 반도체 웨이퍼(100)는 기판(102)상에 형성된 소정 개수의 층을 포함할 수 있다. 더욱이, 반도체 웨이퍼(100)는 이러한 층내에 소정 개수의 게이트, 라인 및 플러그를 포함할 수 있다.
도 2a-2h에서, 층(202)의 횡단면은 도 1의 섹션(124)내의 라인(120)과 같은 라인을 형성하는데 사용된 예시적인 다마신 프로세스의 다양한 단계를 보여주기 위하여 도시된다. 더욱 구체적으로, 이하에서 더욱 상세히 상술되는 다마신 프로세스에서, 커널형 트랜치 및 비아는 유전체층내에 형성된다. 트렌치 및 비아는 라인 및 플러그 각각을 형성하기 위하여 도전 재료로 충전된다. 그러나, 이러한 예시적인 실시예에서 도시된 프로세스는 반도체 디바이스의 다른 구조물이나 게이트를 형성하는데 사용될 수 있다는 것을 유의해야 한다.
도 2a를 참조하면, 유전체층(204)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 큐어링 및 건조 단계에 의해 순차되는 스핀-온 코팅 프로세스 및 그와 유사한 것과 같은 편리한 방법에 의해 미리 형성된 반도체 웨이퍼층상에 형성될 수 있다. 본 실시예에서, 유전체층(204)은 약 4.0의 실리콘 이산화물의 유전 상수보다 더 적은 유전 상수(K)값을 갖는 다양한 재료를 포함할 수 있다. 실리콘 이산화물의 유전상수 보다 더 적은 K값을 갖는 재료의 예시는 이하의 표 1 및 표 2에 도시된다.
유전체 재료 대략적인 K 값 바람직한 증착 방법
플루오르화 실리케이트 유리 3.2 - 3.6 CVD
폴리이미드 3.0 - 3.5 스핀-온 코팅
플루오르화 폴리이미드 2.5 - 3.3 스핀-온 코팅
하이브리드/합성물 2.8 - 3.0 스핀-온 코팅
실록산 2.7 - 2.9 스핀-온 코팅
유기 폴리머 2.3 - 2.7 스핀-온 코팅
α-C:F 2.1 - 2.5 CVD
Si-O-C 2.4 - 2.8 CVD
파릴렌/플루오르화 파릴렌 2.2 - 2.6 CVD
표 1
유전체 재료 대략적인 K 값 바람직한 증착 방법
유기 폴리머 2.3 - 2.7 스핀-온 코팅
α-C:F 2.1 - 2.5 CVD
Si-O-C 2.4 - 2.8 CVD
파릴렌/플루오르화 파릴렌 2.2 - 2.6 CVD
PTFE(폴리테트라플루오르에틸렌) 2.0 스핀-온 코팅
나노포로스 실리카 〈 2.0 스핀-온 코팅
나노포로스 유기물 〈 2.0 스핀-온 코팅
표 2
그러나, 유전체 층(204)은 실리콘 이산화물의 유전 상수 값보다 더 적은 K를 갖는 임의의 재료를 포함할 수 있다. 일반적으로, 낮은-K 재료는 실리콘 이산화물보다 더 좋은 전기적 절연을 제공하여, 실리콘 이산화물을 사용하여 형성될 수 있는 구조물 크기보다 더 적은 구조물 크기를 갖는 반도체 디바이스의 형성을 허용한다.
본 예시저인 프로세스에서, 유전체 층(204)은 미리 형성된 층상에 형성된 후에, 절연 층(206)은 CVD, PVD, ALD, 큐어링 및 건조 단계 후의 스핀-온 코팅 프로세스 및 그와 유사한 것들과 같은 임의의 편리한 증착 공정에 의해 유전체층(204)의 상부에 증착될 수 있다. 이하에서 상술되는 바와 같이, 절연층(206)은 실리콘 질화물와 같은 리소그라피 및 에칭 방법에 대한 반사 방지 특성 및 저항을 갖는 재료를 포함할 수 있다.
이러한 또는 다른 실시예에서 제 2 재료 "위" 또는 "상부 상에" 제 1 재료의 증착은 제 2 재료상에 형성될 수 있는 하나 이상의 중간 재료상의 제 1 재료 증착을 포함할 수 있다. 더욱이, 이러한 또는 임의의 다른 실시예에서 제 2 재료 "위" 또는 "상부 상에" 제 1 재료의 증착은 특정한 방향에 제한되는 바와 같이 보여져서는 안 된다. 예를 들면, 재료가 웨이퍼의 하부면 상에 형성된다면, 제 1 재료는 제 1 재료 밑에 증착될 수 있다.
절연층(206)은 유전체층(204)의 상부 상에 증착된 후에, 유전체층(208)은 CVD, PVD, ALD, 큐어링 및 건조 단계 후의 스핀-온 코팅 프로세스 및 그와 유사한 것들과 같은 임의의 편리한 증착 공정에 의해 절연층(206)의 상부에 증착될 수 있다. 유전체층(208)은 표 1과 표 2에 도시된 바와 같은, 실리콘 이산화물의 유전 상수보다 더 적은 유전 상수(K)값을 갖는 다양한 재료를 포함할 수 있다. 그러나, 유전층(204)은 약 4.0 보다 더 적은 K 값을 갖는 임의의 재료를 포함할 수 있다.
도 2b를 참조하면, 리세스된 영역(210)과 리세스되지 않은 영역(211)은 리소그라피 및 에칭 및 그와 유사한 것들과 같은 임의의 편리한 방법에 의해 유전체층(208)내에 형성될 수 있다. 더욱 구체적으로, 사용된 리소그라피 방법은 UV 리소그라피, 딥 UV 리소그라피, x-레이 리소그라피, 전자 리소그라피, 이온 빔 리소그라피 및 그와 유사한 것들을 포함할 수 있다. 도시된 바와 같이, 절연층(206)은 유전체층(208)으로부터 유전체층(204)을 분리할 수 있으며, 그러므로 유전체층(208)내에 리세스된 영역(210)을 형성하기 위해 사용된 리소그라피와 에칭 공정동안에 손상되거나 에칭되어버리는 유전체층(204)의 양을 감소시킬 수 있다. 더욱이, 절연층(206)은 유전체층(208)내의 리세스된 영역(210)을 형성하기 위해 사용된 리소그라피와 에칭 공정을 방해할 수 있는 임의의 층 및 절연층(206)으로부터의 광 또는 UV 선의 반사를 감소시킬 수 있는 반사 방지 특성을 포함할 수 있다.
다음으로, 도 2c를 참조하면, 배리어층(212)은 CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스 및 그와 유사한 것들과 같은 임의의 편리한 증착 방법에 의해 유전체층(208)의 상부 상에 증착될 수 있다. 도시된 바와 같이, 배리어층(212)은 리세스된 영역(210)의 벽을 따라 정렬될 수도 있다. 부가적으로, 배리어층(212)은 이하에서 상술되는 바와 같이, 순차적으로 형성된 금속층(216)(도 2d)의 다공성 미세구조물을 가질 수 있는 유전체층(208)안으로의 확산이나 여과를 방지할 수 있는 재료를 포함할 수 있다. 더욱이, 배리어층(212)은 유전체층(208)과 금속층(216)(도 2d) 양자에 부착되는 도전 재료로부터 형성될 수 있다.
이하에서 상술되는 바와 같이, 금속층(216)(도 2d)은 구리로부터 형성된다. 따라서, 본 실시예에서, 배리어층(212)은 티타늄, 탄탈, 텅스텐, 티타늄-질화물, 탄탈-질화물, 텅스텐-질화물, 탄탈 실리콘 질화물, 텅스텐 실리콘 질화물 및 그와 유사한 것들과 같이, 구리의 확산을 방지하는 재료를 포함할 수 있다. 그러나, 배리어층(212)은 일부 애플리케이션에서 생략될 수 있다는 것을 인식해야 한다. 예를 들면, 유전체층(208)이 구리 확산을 방지하는 재료로부터 형성될 때이거나, 또는 유전체층(208)안으로 구리의 확산이 반도체 디바이스의 성능에 악영향을 미치지않을 때, 배리어층(212)은 생략될 수 있다.
배이어층(212)이 유전체층(208)의 상부상에 증착된 후에, 시드층(214)은 CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스 및 그와 유사한 것들과 같은 임의의 편리한 방법에 의해 배리어층(212)의 상부상에 증착될 수 있다. 시드층(214)는 이하에서 상술되는 바와 같이, 만약 배리어층(212)이 사용되지 않는다면, 배리어층(212)이나 유전체층(208)상에 금속층(216)(도 2d)의 증착 및 접합을 용이하게 하기 위하여, 순차적으로 형성된 금속층(216)과 동일한 재료를 포함할 수 있다. 따라서, 본 실시예에서, 시드층(214)은 바람직하게는 구리를 포함한다. 그러나, 시드층(214)은 일부 애플리케이션에서 생략될 수 있다. 예를 들면, 금속층(216)(도 2d)은 PVD, CVD, ALD 또는 큐어링 및 건조 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 방법에 의해 증착될 때, 시드층(214)은 필요하지 않을 수 있다.
다음으로, 도 2d를 참조하면, 금속층(216)은 전자도금, 무전자 도금, PVD, CVD, ALD, 큐어링 및 건조 단계에 의해 수행된 스핀-온 코팅 프로세스 및 그와 유사한 것들과 같은 임의의 편리한 방법에 의해 시드층(214)(도 2c)상에 증착될 수 있다. 상술된 바와 같이, 금속층(216)은 리세스된 영역(210)(도 2c)을 충전시키며, 리세스되지 않은 영역(211)(도 2c)을 커버할 수 있다. 따라서, 금속층(216)은 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 주석, 납, 철, 인듐 및 그와 유사한 것들과 같은 다양한 전기 도전 재료를 포함한다. 더욱이, 금속층(628)은 다양한 전기 도전 재료의 합금을 포함할 수 있다.
본 예시적인 실시예에서, 금속층(216)은 1999년 1월 15일에 출원된 "도금 장치 및 방법", 미국 특허 출원 제 09/232,864호에 상술된 전자 도금 장치 및 방법을 사용하여 시드층(214)(도 2c)상에 전자도금될 수 있다. 상기에서 알 수 있는 바와 같이, 만약 배리어층(212)이 사용되지 않는다면, 전자도금 공정 동안에, 배리어층(212)이나 유전체층(208)상의 금속층(216)의 증착 및 접합은 미리 형성된 시드층(214)(도 2c)에 의해 용이하게 될 수 있다. 부가적으로, 상술된 바와 같이, 사용된다면, 미리 형성된 배리어층(212)은 금속층(216)및 관련된 시드층(214)(도 2c)이 유전체층(208) 안으로 확산되거나 거르는 것을 방지할 수 있다. 그러나, 금속층(216)은 일부 애플리케이션내의 유전체층(208)이나 배리어층(212) 상에 직접 증착될 수 잇다는 것을 인식해야 한다.
도 2e를 참조하면, 금속층(216)이 유전체층(208)상에 증착된 후에, 금속층은 전자연마, 화학적-기계적 연마(CMP) 및 그와 유사한 것들과 같은 임의의 편리한 방법에 의해 유전체층(208)의 리세스되지 않은 영역(211)으로부터 제거될 수 있다. 도시된 바와 같이, 유전체층(208)의 리세스되지 않은 영역(211)으로부터 금속층(216)을 제거하는 단계는 유전체층(208)상에 증착되는 배리어층(212) 및 그와 유사한 것과 같은 임의의 중간층의 리세스되지 않은 영역(211)으로부터 금속층(216)을 제거하는 단계를 포함한다. 더욱이, 도시된 바와 같이, 본 실시예에서, 금속층(216)은 유전체층(208)의 리스세된 영역(210)내에서 금속층(216)을 유지하면서, 유전체층(208)의 리세스되지 않은 영역(211)으로부터 금속층(216)이 제거된다.
본 예시적인 실시예에서, 금속층(216)은 바람직하게는 유전체층(208)으로부터 전자연마된다. 예를 들면, 도 3을 참조하면, 반도체 웨이퍼(100)상의 금속층(216)은 노즐(300)로 전자연마될 수 잇다. 더욱 구체적으로, 노즐(300)은 전해질 스팀(304)을 금속층(216)에 인가할 수 있다. 이러한 전해질 스팀(304)은 전극(302)에 의해 충전될 수 있다. 더욱이, 상술된 바와 같이, 일정한 전류나 일정한 전압 모드에서 동작할 수 있는 전원(306)은 반대 전하를 전극(302) 및 금속층(216)에 인가할 수 있다. 따라서, 전해질 스팀(304)이 금속층(216)에 비하여 양으로 충전될 때, 금속 이온은 전해질 스팀(304)과 접촉하는 금속층(216)의 일부로부터 제거될 수 있다.
본 실시예에서, 반도체 웨이퍼(100)를 Y축에 대하여 회전시키며, 반도체 웨이퍼를 X축을 따라 이동시킴으로써 나선형 통로를 따라 금속층(216)에 전해질 스팀(304)이 제공될 수 있다. 나선형 통로내에 전해질 스팀을 제공함으로써, 금속층(216)은 균일하게 전자연마될 수 있다. 이와는 달리, 전해질 스팀(304)은 반도체 웨이퍼(100) 스테이셔너리를 유지하며, 전해질 스팀(304)을 금속층(216)의 불연속 부분에 제공하기 위한 노즐(300)을 이동시킴으로써 금속층(216)에 제공될 수 있다. 그러나, 다른 대안은 전해질 스팀(304)을 금속층(216)의 불연속 부분에 제공하기 위하여 반도체 웨이퍼(100)와 노즐(300)을 이동시키는 단계를 포함할 수 있다. 전자 연마의 더욱 상세한 설명을 위하여, 여기서 참조되며, 2000년 2월 4일에 출원된 "반도체 디바이스상의 금속 상호접속 전자연마를 위한 방법 및 장치", 미국 특허 출원 제 09/497,894호를 살펴보라.
도 2e를 참조하면, 전자연마는 유전체층(208)상에 낮은 측방 응력을 가하기 때문에, 금속층(216)은 유전체층(208)을 부서뜨리지 않고, 금속층(216)을 유전체층(208)과 분리시키지 않거나, 유전체층(208), 금속층(216) 또는 배리어층(212)을 손상시키지 않으면서 유전체층(208)으로부터 전자연마될 수 있다.
따라서, 전자연마는 통상적인 제거 공정에 이점을 제공할 수 있다. 특히, CMP로 유전체층(208)으로부터 금속층(216)을 연마하는 것은 CMP의 응역과 압력으로 인하여, 유전체층(208)이 금속층(216)으로부터 부서지거나, 떨어져 나오는 것을 야기한다. 부가적으로, 전자연마는 본질적으로 응력이 없을 수 있기 때문에, 유전체층(208)의 기계적 완전성을 증가시키기 위하여 유전체층(208)내에 부가적인 구조물을 구성하는 것이 불필요할 수 있다. 그러나, 본 발명은 부가적인 구조물로 구성된 유전체층(208)이 사용될 수 있다는 것을 인식해야 한다. 더욱이, 금속층(216)이 전자연마에 의해 유전체층(208)의 리세스되지 않은 영역(211)으로부터 제거되기 전에, 금속층(216)의 일부가 CMP나 임의의 다른 프로세스에 의해 제거될 수 있다는 것을 인식해야 한다.
도 2f를 참조하면, 금속층(216)이 유전체층(208)의 리세스되지 않은 영역(211)(도 2e)으로부터 제거된 후에, 배리어층(212)은 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 것에 의해 임의의 편리한 방법에 의해, 유전체층(208)의 리세스되지 않은 영역(211)(도 2e)으로부터 제거될 수 있다. 상술된 바와 같이, 그러나, 일부 애플리케이션에서 배리어층(212)은 사용되지 않을 수 있다.
도 2g를 참조하면, 배리어층(212)이 제거된 후에, 절연층(218)은 CVD, PVD, ALD, 큐어링과 건식 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 임의의 편리한 증착 공정에 의해 유전체층(208)의 상부상에 증착될 수 있다. 도시된 바와 같이, 절연층(218)은 절연층(218)은 접촉 배리어층(212)과 금속층(216)을 접촉시킬 수도 있다. 더욱이, 절연층(218)은 층(202)의 상부상에 증착될 수 있는 임의의 층으로부터 층(202)을 분리시킬 수 있다. 부가적으로, 절연층(218)은 상기 층(202)상에 증착된 임의의 층상에서 수행된 리소그라피와 에칭 공정을 방해할 수 있는 임의의 층과 절연층(218)으로부터 광 또는 UV선의 반사를 감소시킬 수 있는 반사 방지 특성을 포함할 수 있다. 더욱이, 절연층(206)은 상기 층(202)상에 증착된 층에서 수행될 수 있는 리소그라피와 에칭 공정 동안에 손상되거나 에칭된 층(202)내의 재료양을 감소시킬 수 있다. 따라서, 본 예시적인 실시예에서, 절연층(218)은 실리콘 질화물과 같은 리소그라피와 에칭 방법에 반사 방지되며, 저항하는 재료를 포함할 수 있다.
본 실시예에서, 층(202)을 형성하기 위한 상기 프로세스는 층(202)의 상부상의 부가적인 층을 형성하기 위하여 반복될 수 있다. 예를 들면, 도 2h를 참조하면, 유전체층(220)은 다른 층(222)의 일부로서 층(202)의 상부에 형성될 수 있다. 그리고 나서, 트렌치 및 비아는 층(202)내의 금속층(216)을 접촉할 수 있는 라인과 플러그를 형성하기 위하여 유전체층(220)내에 형성될 수 있다.
또한, 본 실시예는 반도체 웨이퍼의 층내에 라인을 형성하는 것과 관련하여 상술되었지만, 상기 설명된 공정은 게이트, 비아 또는 임의의 다른 반도체 디바이스 구조물을 형성하기 위해 사용될 수도 있다. 예를 들면, 도 2a-2h에 상술된 유전체층(204)은 기판(102)(도 1)으로 대체될 수 있으며, 리세스된 영역(210)은 게이트를 형성하기 위해 사용될 수 있다.
도 4를 참조하면, 예시적인 다마신 프로세스를 나타내는 흐름도가 도시된다. 단계 400에서, 유전체층은 반도체 웨이퍼의 기판상에 또는 미리 형성된 층상에 형성된다. 단계 402에서, 금속층은 유전체층상에 증착된다. 단계 404에서, 증착된 금속층은 유전체층으로부터 전자연마된다.
그러나, 흐름도에 도시된 프로세스에 다양한 변형이 행해질 수 있다. 예를 들면, CMP를 사용하여 금속층의 일부를 제거하는 단계는 단계 402와 404 사이에 부가될 수 있다. 부가적으로, 도 4에 상술된 단계 각각은 많은 단계를 포함할 수 있다는 것을 인식해야 한다. 예를들면, 단계 400은 리세스된 영역을 갖는 낮은 K 유전체 재료를 제공하는 단계를 포함한다. 더욱이, 도 4에 도시된 단계는 단일 다마신 프로세스나 이중-다마신 프로세스를 포함하는 임의의 다마신 프로세스용으로 사용될 수 있다.
도 5a-5h에서, 본 발명의 대안적인 실시예가 도시된다. 도 5a-5h의 실시예는 도 5a와 관련하여, 보호층(500)이 PVD, CVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 임의의 편리한 방법에 의해 유전체층(208)의 상부상에 증착될 수 있다는 것을 제외하고, 도 2a-2h와 유사하다. 유사하게, 도 5h와 관련하여, 보호층(502)은 유전체층(220)의 상부상에 증착될 수 있다.
도 5e와 5f를 참조하면, 배리어층(212)이 습식 에칭, 건식 에칭, 건식 플라즈마 에칭 및 그와 유사한 임의의 편리한 방법에 의해 제거될 때, 보호층(500)은 유전체층(208)으로부터 배리어층(212)을 분리시켜서, 유전체층(208)을 손상으로부터 보호할 수 있다. 부가적으로, 도 5f-5h를 참조하면, 보호층(500)은 배리어층(212)의 제거하는 다양한 단계동안에, 유전체층(208)의 리세스되지 않은 영역(211)상에 잔존할 수 있다. 따라서, 보호층(500)은 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 공정으로부터 손상을 받는 것을 방지하는 실리콘 카바이드, 다이아몬드 막, 실리콘 이산화물 및 그와 유사한 것이 재료를 포함할 수 있다.
도 6a-6j에서, 층(600 및 602)의 횡단면은 도 1의 섹션(126)내의 라인(120)과 플러그(119)와 같은 라인 및 비아를 형성하기 위해 사용된 다른 예시적인 다마신 프로세스를 설명하기 위해 도시된다. 이하에서 상술되는 바와 같이, 이러한 예시적인 프로세스에서, 층(602)의 유전체층은 제 1 서브-층(612) 및 제 2 서브-층(616)을 포함한다.
도 6a를 참조하면, 제 1 서브-층(612)은 라인(606)내의 재료가 유전체층(604)층안으로 확산되거나 용해되는 것을 방지할 수 있는 선택적인 배리어층(608) 및 절연층(610) 및 라인(606)을 포함하는, 반도체 웨이퍼의 미리 형성된 층(600)상에 형성될 수 있다. 특히, 제 1 서브-층(612)은 CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 공정과 같은 임의의 편리한 방법에 의해 형성될 수 있다. 제 1 서브-층은 표 1 및 2에 개시된 바와 같은 실리콘 이산화물의 유전상수 보다 더 적은 유전 상수(K) 값을 갖는 다양한 재료를 포함할 수 있다.그러나, 유전체층(604)은 약 4.0 보다 더 적은 K 값을 갖는 임의의 재료를 포함할 수 있다.
본 예시적인 실시예에서, 제 1 서브-층(612)이 이미 형성된 층(600)상에 형성된 후에, 절연층(614)은 CVD, PVD, ALD, 큐어링과 건식 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 임의의 편리한 증착 공정에 의해 제 1 서브-층(612)의 상부에 증착될 수 있다. 이하에서 상술되는 바와 같이, 절연층(614)은 실리콘 질화물과 같은 리소그라피와 에칭 방법에 대한 방지와 반사 방지특성을 갖는 재료를 포함할 수 있다.
절연층(614)이 제 1 서브-층(612)의 상부상에 증착된 후에, 제 2 서브-층(616)은 CVD, PVD, ALD, 큐어링과 건식 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 임의의 편리한 증착 공정에 의해 절연층(614)의 상부 상에 증착될 수 있다. 제 2 서브-층(616)은 표 1과 2에 개시된 실리콘 이산화물의 유전상수 값보다 더 적은 유전 상수(K)값을 갖는 다양한 재료를 포함할 수 있다. 그러나, 제 2 서브-층(616)은 약 4.0보다 더 적은 K 값을 갖는 임의의 재료를 포함할 수 있다.
본 실시예에서, 제 1 버스-층(612)과 제 2 서브-층(616)은 유사한 유전 상수를 갖는 재료로부터 형성된다. 그러나, 이하에서 상술되는 바와 같이, 제 1 서브-층(612) 및 제 2 서브-층(616)은 상이한 유전 상수를 갖는 재료로부터 형성될 수 있다.
도 6b를 참조하면, 트렌치(618)는 리소그라피와 에칭과 같은 임의의 편리한 방법에 의해 제 2 서브층(616)내에 형성될 수 있다. 더욱 구체적으로, 사용된 리소그라피 방법은 UV 리소그라피, 딥 UV 리소그라피, x-선 리소그라피, 전자 리소그라피, 이온 빔 리소그라피 및 그와 유사한 것이 포함될 수 있다. 도시된 바와 같이, 절연층(614)은 제 1 서브층(612)으로부터 제 2 서브-층(616)을 분리시켜서, 제 2 서브-층(616)내에 트렌치(618)를 형성하기 하기 위해 사용된 리소그라피와 에칭 공정 동안에 손상되거나 에칭된 제 1 서브-층(612)의 양을 감소시킬 수 있다. 더욱이, 절연층(614)은 제 2 서브-층(616)내의 트렌치(618)를 형성하기 위하여 사용된 리소그라피와 에칭 공정을 방해할 수 있는 임의의 층과 절연층(614)으로부터 광 또는 UV 선의 반사를 감소시킬 수 있는 반사 방지 특성을 포함할 수 있다.
본 예시적인 실시예에서, 트렌치(618)가 제 2 서브-층(616)내에 형성된 후에, 절연층(614)은 습식 에칭, 건식 에칭 및 그와 유사한 임의의 편리한 방법에 의해 트렌치(618)의 하부로부터 제거될 수 있다.
다음에, 절연층(614)이 트렌치(618)의 하부로부터 제거된 후에, 비아(620)는 리소그라피와 에칭과 같은 임의의 편리한 방법에 의해 제 1 서브-층(612)에 형성될 수 있다. 더욱 구체적으로, 사용된 리소그라피 방법은 UV 리소그라피, 딥 UV 리소그라피, x-선 리소그라피, 전자 리소그라피, 이온 빔 리소그라피 및 그와 유사한 것일 수 있다. 도시된 바와 같이, 절연층(610)은 제 1 서브-층(612)을 유전체 재료(604), 라인(606), 미리 형성된 층(600)내의 배리어층(608)과 분리시켜서, 제 1 서브-층(612)내의 비아(620)를 형성하기 위하여 사용된 리소그라피 및 에칭 공정 동안에 손상되거나 에칭되어 버리는 유전체 재료(604), 라인(606) 및 이리 형성된 층(600)내의 배리어층(608)의 양을 감소시킬 수 있다. 더욱이, 절연층(610)은 제1 서브-층(612)내의 비아(620)를 형성하기 위해 사용된 리소그라피와 에칭 공정을 방해할 수 있는 임의의층과 절연층(610)으로부터 광 또는 UV 선의 반사를 감소시킬 수 있는 반사 방지 특성을 포함할 수 있다. 트렌치(618)와 비아(620)는 절연층(614)을 사용하지 않고 형성될 수 있다.
본 예시적인 실시예에서, 비아(620)가 제 1 서브층(612)내에 형성된 후에, 절연층(610)은 습식 에칭, 건식 에칭 및 그와 유사한 임의의 편리한 방법에 의해 비아(620)의 하부로부터 제거될 수 있다. 따라서, 비아(620)는 미리 형성된 층(600)내의 라인(606)과 접촉할 수 있다.
다음에, 도 6c를 참조하면, 접착층(622)은 CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 임의의 편리한 증착 방법에 의해 층(602)상에 증착 될 수 있다. 상술된 바와 같이, 접착층(622)은 트렌치(618)와 비아(620)의 벽을 따라 정렬될 수 있다. 부가적으로, 접착층(622)은 유전체층(616 및 612)이 다공성이거나 트렌치(618) 및 비아(620)내의 에칭 프로파일이 거칠면, 트렌치(618)와 비아(620)내에 평평한 표면을 제공할 수 있는 재료를 포함할 수 있다. 더욱이. 접착층(622)은 이하에서 상술되는 바와 같이, 유전체층(612, 616)과 순차적으로 형성된 배리어층(624)(도 6e) 사이의 접착을 개선시킬 수 있는 재료에서 선택될 수 있다. 평평한 표면을 제공할 수 있으며, 유전체층(612, 616)과 순차적으로 향성된 배리어층(624)(도 6e) 사이의 접착을 개선시킬 수 있는 재료의 예시는 실리콘 이산화물, 탄탈 산화물, 탄타늄 산화물, 텅스텐 산화물, 실리콘 탄화물 및 그와 유사한 것을 포함한다. 그러나, 접착층(622)은 유전체층(612, 616)과 재리어층(624)(도 6e) 사이의 직접 접착이 특정 애플리케이션에 적절하고, 반도체 디바이스의 성능에 악영향을 주지 않는 것과 같이, 일부 애플리케이션에서 생략될 수 있다.
도 6d를 참조하면, 접착층(622)이 층(602)상에 증착된 후에, 접착층(622)은 이방성 에칭 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 비아(620)의 하부로부터 제거될 수 있다. 도시된 바와 같이, 이방성 에칭은 비아(620)의 벽으로부터 접착층(622)을 제거하지 않고 비아(620)의 하부로부터 접착층(622)을 제거할 수 있다.
다음에, 도 6e를 참조하면, 접착층(622)이 비아(620)의 하부로부터 제거된 후에, 배리어층(624)은 CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 임의의 편리한 증착 방법에 의해 층(602)상에 증착될 수 있다. 도시된 바와 같이, 배리어층(624)은 트렌치(618)와 비아(620)의 벽을 정렬시킬 수도 있다. 부가적으로, 배리어층(624)은 이하에서 상술되는 바와 같이, 순차적으로 형성된 금속층(628)(도 6f)이 다공성 미세구조를 가질 수 있는 유전체층(616, 612)안으로 확산하거나 용해시키는 양을 감소시킬 수 있는 재료를 포함할 수 있다. 더욱이, 배리어층(624)은 유전체층(616, 612), 접착층(622) 및 금속층(628)(도 6f)을 접착시킬 수 있는 도전 재료로부터 형성될 수 있다.
이하에서 상술되는 바와 같이, 금속층(624)(도 6f)은 바람직하게는 구리를 포함한다. 따라서, 본 실시예에서, 배리어층(624)은 탄타늄, 탄탈, 텅스텐, 탄타늄-질화물, 탄탈-질화물, 텅스텐-질화물, 탄탈 실리콘 질화물, 텅스텐 실리콘 질화물 및 그와 유사한 것과 같이, 구리의 확산을 방지하는 재료를 포함할 수 있다. 그러나, 배리어층(624)은 일부 애플리케이션에서 생략될 수 있다. 예를 들면, 유전체층(616, 612)이 쿠리의 확산을 방지하는 재료로부터 형성될 때거나, 또는 유전체층(616, 612)안으로 구리의 확산이 반도체 디바이스의 성능에 악영향을 주지 않을 때에, 배리어층(624)은 생략될 수 있다.
본 예시적인 실시예에서, 배리어층(624)이 층(602)상에 증착된 후에, 시드층(626)은 CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 임의의 편리한 방법에 의해 배리어층(624)의 상부상에 증착될 수 있다. 시드층(626)은 이하에서 상술되는 바와 같이, 배리어층(624)상에, 또는 배리어층(624)이 사용되지 않으면 접착층(622)과 유전체층(616, 612)상에 금속층(628)의 증착과 접합을 용이하게 하기 위하여, 순차적으로 형성된 금속층(628)(도 6f)과 동일한 재료를 포함할 수 있다. 따라서, 본 실시예에서, 시드층(626)은 바람직하게는 구리를 함유한다. 그러나, 시드층(626)은 일부 애플리케이션에서 생략될 수 있다. 예를 들면, 금속층(628)(도 6f)이 CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스와 같은 방법에 의해 증착될 때, 시드층(626)은 필요하지 않을 수 있다.
도 6f를 참조하면, 금속층(628)은 전자도금, 무전자 도금, CVD, PVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 층(602)상에 증착될 수 있다. 상술된 바와 같이, 금속층(628)은 트렌치(618)와 비아(620)를 충전시킬 수 있다. 부가적으로,금속층(628)은 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 백금, 주석, 납, 철, 인듐 및 그와 유사한 것과 같은 다양한 도전 재료를 포함할 수 있다. 더욱이, 금속층(628)은 다양한 전기 도전 재료중 임의의 합금을 포함할 수 있다는 것을 인식해야 한다.
본 예시적인 실시예에서, 금속층(628)은 바람직하게는 구리를 포함하며, 여기서 참조되는 미국 특허출원 제 09/232,864호에 개시된 전자도금 장치 및 방법을 사용하여 층(602)상에 전자도금될 수 있다. 상술된 바와 같이, 전자도금 프로세스 동안에, 배리어층(624)상에, 또는 만약 배리어층(624)이 사용되지 않았다면, 접착층(622)과 유전체층(616, 612)상에 금속층(628)의 증착 및 접합은 미리 형성된 시드층(626)(도 6e)에 의해 용이하게 될 수 있다. 부가적으로, 상술된 바와 같이, 미리 형성된 배리어층(624)은 만약 사용된다면, 유전체층(616, 612)안으로 금속층(628)과 관련된 시드층(626)(도 6e)의 확산이나 용해의 양을 감소시킬 수 있다. 그러나, 금속층(628)은 일부 애플리케이션에서 유전체층(616, 612)상에 직접 증착될 수 이써다.
이제 도 6g를 참조하면, 금속층(628)이 층(602)상에 증착된 후에, 금속층(628)은 전자연마, 화학적-기계적 연마(CMP) 및 그와 유사한 것들과 같은 임의의 편리한 방법에 의해 층(602)의 리세스되지 않은 영역으로부터 제거된다. 도시된 바와 같이, 층(602)의 리세스되지 않은 영역으로부터 금속층(628)을 제거하는 단계는 유전체층(616, 612)상에 증착된, 배리어층(624)및 그와 유사한 것과 같은 임의의 중간층의 리세스되지 않은 영역으로부터 금속층(628)을 제거하는 단계를 포함할 수 있다. 더욱이, 도시된 바와 같이, 본 실시예에서, 금속층(628)은 층(602)의 리세스된 영역(즉, 도 6e의 트렌치(618)및 비아(620))내의 금속층(628)을 유지하면서, 층(602)의 리세스되지 않은 영역으로부터 금속층(628)이 제거된다.
본 예시적인 실시예에서, 금속층(628)은 바람직하게는 층(602)으로부터 전자연마된다. 예를 들면, 도 7을 참조하면, 반도체 웨이퍼(100)상의 금속층(628)은 노즐(700)로 전자연마될 수 있다. 더욱 구체적으로, 노줄(700)은 전해질 스팀(704)을 금속층(628)에 제공할 수 있다. 이러한 전해질 스팀(704)은 전극(702)에 의해 충전될 수 있다. 더욱이, 상술된 바와 같이, 일정한 전류나 일정한 전압에서 동작할 수 있는 전원(706)은 반대 전하를 전극(702)과 금속층(628)에 제공할 수 있다. 따라서, 전해질 스팀(704)은 금속층(628)에 비하여 양으로 충전될 때, 금속 이온은 전해질 스팀(704)과 접촉하여 금속층(628)의 일부로부터 제거될 수 있다.
본 예시에서, 전해질 스팀(704)은 Y축에 대하여 반도체 웨이퍼(100)를 회전시키고, X축에 대하여 반도체 웨이퍼(100)를 이동시킴으로써 나선 통로를 따라 금속층(628)에 제공된다. 나선 통로내에서 전해질 스팀(704)을 제공함으로써, 금속층은(628) 균일하게 전자연마될 수 있다. 이와는 달리, 전해질 스팀(704)은 전해질 스팀(740)을 금속층(628)의 불연속 부분에 제공하기 위하여 반도체 웨이퍼(100)와 노즐(700) 둘 다를 이동시키는 단계를 포함할 수 있다. 전자연마의 더욱 상세한 설명을 위하여, 2000년 2월 4일에 출원된 "반도체 디바이스상의 금속 상호접속을 전자연마하기 위한 방법 및 장치", 미국 출원 번호 제 09/497,894호를 참조하라.
도 6g를 참조하면, 전자연마는 전자연마 동안에 층(602)상에 낮은 응력을 가할 수 있기 때문에, 금속층(628)은 유전체층(616, 612)을 부수지 않거나, 금속층(628)을 유전체층(616, 612)과 분리시키지 않거나, 유전체층(616, 612), 금속층(628) 또는 배리어층(624)을 손상시키지 않으면서 층(602)으로부터 전자연마될 수 있다.
따라서, 전자연마는 전통적인 제거 공정보다 이점을 제공할 수 있다. 특히, CMP로 층(602)으로부터 금속층(628)을 연마하는 것은 CMP의 응력과 압력으로 인하여, 유전체층(616, 612)이 금속층(628)으로부터 부서지거나 떨어져 나가게 할 수 있다. 부가적으로, 전자연마는 본질적으로 응력이 없기 때문에, 유전체층(616, 612)의 기계적 완전성을 증가시키기 위하여 유전체층(616, 612)내에 부가적인 구조물을 구성하는 것이 불필요할 수 있다. 그러나, 본 발명은 부가적인 구조물로 구성된 유전체층(616, 612)이 사용될 수 있다는 것을 인식해야 한다. 더욱이, 금속층(628)이 전자연마에 의해 층(602)의 리세스되지 않은 영역으로부터 제거되기 전에, 금속층(628)의 일부는 CMP에 의해 제거될 수 있다.
도 6h를 참조하면, 금속층(628)이 층(602)의 리세스되지 않은 영역으로부터 제거된 후에, 배리어층(624)은 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 층(602)의 리세스되지 않은 영역으로부터 제거될 수 있다.
도 6i를 참조하면, 배리어층(624)이 제거된 후에, 절연층(630)은 CVD, PVD,ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 프로세스 및 그와 유사한 것과 같은 임의의 편리한 증착 공정에 의해 층(602)상에 증착될 수 있다. 도시된 바와 같이, 절연층(630)은 층(602)의 상부상에 증착될 수 있는 임의의 층으로부터 층(602)을 분리시킬 수 있다. 부가적으로, 절연층(630)은 상기 층(602)상에 증착된 임의의 층에서 수행된 리소그라피와 에칭 공정을 방해할 수 있는 임의의 층과 절연층(630)으로부터 광이나 UV 선의 반사를 감소시킬 수 있는 반사 방지 특성을 포함할 수 있다. 더욱이, 절연층(630)은 층(602)상에 층착된 층에서 수행될 수 있는 리소그라피와 에칭 공정동안에 손상되거나 에칭된 층(602)내의 재료의 양을 감소시킬 수 있다. 따라서, 보 ㄴ예시적인 실시예에서, 절연층(630)은 리소그라피와 에칭 방법에 반사 방지하며, 저항하는 실리콘 질화물과 같은 재료를 포함할 수 있다.
본 실시예에서 층(602)을 형성하기 위한 상기 공정은 층(602)의 상부상의 부가적인 층을 형성하기 위하여 반복될 수 있다. 예를 들면, 도 6j를 참조하면, 제 1 서브-층(632), 절연층(634) 및 제 2 서브-층(636)은 다른 층(638)을 형성하기 위하여 층(602)의 상부상에 형성될 수 있다. 그리고 나서, 트렌치와 비아는 층(602)내의 금속층(628)을 접촉할 수 있는 라인과 플러그를 형성하기 위하여 층(638)내에 형성될 수 있다.
도 8a-8j에서, 본 바령의 다른 예시적인 실시예가 도시된다. 도 8a-8j의 실시예는 도 8a와 관련하여, 상호접속 층(602)의 유전체층은 상이한 유전상수(K)를 갖는 제 1 서브-층(800)과 제 2 서브-층(802)을 포함한다는 것을 제외하고는 도6a-6j와 많은 면이 유사하다. 본 실시예에서, 도 8a-8j에서 상술된 바와 같이, 상호접속 라인(트렌치 618)은 제 2 서브-층(802)내에 형성되며, 플러그(비아 620)는 제 1 서브-층(802)내에 형성된다.
상술된 바와 같이, 구조물 크기가 감소함에 따라, 상호접속 라인의 밀도는 증가하여, 증가된 상호접속 지연을 가져올 수 있다. 상이한 층의 상호접속 라인을 연결하는 플러그의 밀도가 증가하더라도, 상호접속 라인의 밀도만큼 빠르게 증가하지 않는다.
상술된 바와 같이, 실리콘 이산화물보다 더 낮은 유전상수 K를 갖는 재료는 상호접속 지연을 감소시키기 위해 사용될 수 있다. 그러나, 더 낮은 K값을 갖는 재료는 더 높은 K값을 갖는 재료보다 더 낮은 기계적 완전성을 갖는다.
그와 같이, 본 실시예에서, 제 1 서브-층(800)은 제 2 서브-층(802)보다 더 높은 K값을 갖는 재료를 포함한다. 그러므로, 제 1 서브-층(800)은 제 2 서브-층(802)보다 더 낮은 K값이나 같은 값을 갖는 재료로부터 형성된 것보다 더 큰 기계적 완전성과 열 도전성을 가질 수 있다. 이러한 방식에서, 반도체 웨이퍼의 전체 기계적 및 열 도전성 및 반도체 웨이퍼상에 형성될 수 있는 층의 수가 증가될 수 있다.
본 실시예에서, 제 1 서브-층(800)은 초저 유전상수를 갖는 재료를 포함할 수 있으며, 제 2 서브-층(802)은 낮은 유전상수를 갖는 재료를 포함할 수 있다. 예를 들면, 제 1 서브-층(800)은 약 2.5보다 크고, 약 4.0보다 적은 유전상수, 바람직하게는 표 2에 도시된 물질과 같은 약 1.8의 유전상수를 갖는 재료를 포함할수 있다.
대안적인 실시예에서, 제 1 서브-층(800)은 실리콘 이산화물을 포함할 수 있으며, 제 2 서브-층(802)은 실리콘 이산화물보다 더 낮은 유전상수를 갖는 재료를 포함할 수 있다. 예를 들면, 제 2 서브-층(802)은 실리콘 이산화물보다 더 낮은 유전상수를 갖는 표 1 및 2에 개시된 임의의 재료를 포함하 수 있다. 그러나, 제 1 서브-층(800)과 제 2 서브-층(802)은 특정 애플리케이션에 따라 다양한 재료를 포함할 수 있다.
상술된 바와 같이, 본 실시예에서 층(602)을 형성하기 위한 상기 공정은 층(602)의 상부 상에 부가적인 층을 형성하기 위해 반복될 수 있다. 예를 들면, 도 8j를 참조하면, 제 1 서브-층(804), 절연층(634) 및 제 2 서브-층(806)은 다른 층(638)을 셩성하기 위해 층(603)의 상부상에 형성될 수 있다. 트렌치와 비아는 층(602)내의 금속층(628)을 접촉할 수 있는 라인과 플러그를 형성하기 위해 층(638)내에 형성될 수 있다.
도 9a-9h에서, 본 발명의 다른 예시적인 실시예가 개시된다. 도 9a-9h의 실시예는 도 8c 및 9c와 관련하여, 접착층(622)이 생략되는 것을 제외하고, 도 8a-8j와 많은 부분이 유사하다. 상술된 바와 같이, 접착층(622)은 유전체층(즉, 제 1 서브-층(800)이나 제 2 서브-층(802))과 배리어층(624)사이의 직접 접착이 특정 애플리케이션에 적절하며, 반도체 디바이스의 성능에 악영향을 미치지 않으면, 생략될 수 있다.
이하의 상술 및 관련된 도면에서, 다양한 대안적인 실시예가 상술될 것이다.그러나, 이러한 대안적인 실시예는 본 발명에 행해질 수 있는 모든 다양한 변형을 개시하려는 것은 아니다. 이러한 대안적인 실시예는 본 발명의 사상과 범주를 벗어나지 않는 많은 변형중 일부를 개시하기 위하여 제공된다.
도 10a-10j에서, 본 발명의 대안적인 실시예가 도시된다. 도 10a-10j의 실시예는 도 10a와 관련하여, 보호층(1000)이 PVD, CVD, ALD, 큐어링과 건조 단계에 의해 수행된 스핀-온 코팅 프로세스 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 제 2 서브-층(616)의 상부에 증착될 수 있다는 것을 제외하고는 도 6a-6j와 많은 면에서 유사하다. 유사하게, 도 10j를 참조하면, 보호층(1002)은 유전체층(636)의 상부상에 증착될 수 있다.
도 10g와 10h를 참조하면, 보호층(1000)은 제 2 서브-층(616)으로부터 배리어층(624)을 분리시킬 수 있으며, 그러므로 배리어층(624)이 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 제거될 때, 마모나 부식과 같은 손상으로부터 제 2 서브층(616)을 보호할 수 있다. 부가적으로, 도 10h-10j를 참조하면, 보호층(1000)은 배리어층(624)의 제거후의 다양한 단계 동안에, 제 2 서브-층(616)의 리세스되지 않은 영역상에 잔존할 수 있다. 따라서, 보호층(1000)은 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 것과 같은 공정으로부터 손상을 방지하는 실리콘 카바이드, 다이아몬드 막, 실리콘 이산화물 및 그와 유사한 것과 같은 재료를 포함할 수 있다.
도 11a-11j에서, 본 발명의 다른 대안적인 실시예가 도시된다. 도 11a-11j의 실시예는 도 11a와 관련하여, 보호층(1000)이 PVD, CVD, ALD, 큐어링과 건조단계에 의해 수행된 스핀-온 코팅 공정과 그와 유사한 것과 같은 임의의 편리한 방법에 의해 제 2 서브-층(802)의 상부에 증착될 수 있다는 것을 제외하고는 도 8a-8j와 많은 면에서 유사하다. 유사하게, 도 11j와 관련하여, 보호층(1002)은 제 2 서브-층(806)의 상부상에 증착될 수 있다.
도 11g 및 11h를 참조하면, 보호층(1000)은 제 2 서브-층(802)으로부터 배리어층(624)을 분리시킬 수 있으며, 배리어층(624)이 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 제거될 때, 마모나 부식과 같은 손상으로부터 제 2서브-층(802)을 보호할 수 있다. 부가적으로, 도 11h-11j를 참조하면, 보호층(1000)은 배리어층(624)의 제거후의 다양한 단계 동안에 제 2 서브층(802)의 리세스되지 않은 영역상에 잔존할 수 있다. 따라서, 보호층(1000)은 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 것과 같은 프로세스로부터 피해를 방지하는 실리콘 카바이드, 다이아몬드 막, 실리콘 이산화물 및 그와 유사한 것과 같은 재료를 포함할 수 있다.
도 12a-12h에서, 본 발명의 다른 대안적인 실시예가 도시된다. 도 12a-12h의 실시예는 도 12a와 관련하여, 보호층(1000)은 PVD, CVD, ALD, 큐어링과 건조단계에 의해 수행된 스핀-온 코팅 프로세스 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 제 2 서브-층(802)의 상부상에 증착될 수 있다는 것을 제외하고는 도 9a-9h와 많은 면에서 유사하다. 유사하게, 도 12h를 참조하면, 보호층(1002)은 제 2 서브-층(806)의 상부상에 증착될 수 있다.
도 12e와 12f를 참조하면, 보호층(1000)은 제 2 서브-층(802)으로부터 배리어층(624)을 분리시킬 수 있으며, 배리어층(624)이 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 것과 같은 임의의 편리한 방법에 의해 제거될 때, 손상으로부터 제 2 서브층(802)을 보호할 수 있다. 부가적으로, 도 12f-12h를 참조하면, 보호층(1000)은 배리어층(624)의 제거후에 다양한 단계 동안에 제 2 서브-층(802)의 리세스되지 않은 영역상에 잔존할 수 있다. 따라서, 보호층(1000)은 습식 에칭, 건식 화학 에칭, 건식 플라즈마 에칭 및 그와 유사한 것과 같은 프로세스로부터의 손상을 방지하는 실리콘 카바이드, 다이아몬드 막, 실리콘 이산화물 및 그와 유사한 재료를 포함할 수 있다.
본 발명은 특정 실시예, 예시 및 애플리케이션에 대하여 상술되었지만, 당업자가 발명에서 벗어나지 않으면서 다양한 변형과 변화가 행할 수 있다는 것은 명백하다.

Claims (34)

  1. 반도체 웨이퍼의 층 형성 방법에 있어서,
    낮은 유전상수를 갖는 재료를 포함하는 유전체층을 증착시키는 단계;
    상기 유전체층내에 리세스된 영역 및 리세스되지 않은 영역을 형성하는 단계;
    상기 리세스된 영역을 충전시키고 상기 리세스되지 않은 영역을 커버하기 위하여 상기 유전체층상에 금속층을 증착시키는 단계; 및
    상기 리세스된 영역내의 금속층을 유지시키면서, 상기 리세스되지 않은 영역을 커버하는 금속층을 제거하기 위하여 상기 금속층을 전자연마하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 금속층은 측방 응력을 인가하지 않고 웨이퍼의 일부로부터 불연속적으로 제거되는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 유전체층을 증착시키는 단계는 제 1 서브-층을 증착시키는 단계 및
    상기 제 1 서브-층상에 제 2 서브-층을 증착시키는 단계를 포함하며, 상기 제 2 서브-층은 상기 제 1 서브층 보다 더 낮은 유전상수를 갖는 재료로부터 형성되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 리세스된 영역을 형성하는 단계는 상기 제 2 서브-층내에 상호접속 라인을 위한 트렌치를 형성하는 단계; 및
    상기 제 1 서브-층내에 플러그를 위한 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 3에 있어서, 상기 제 2 서브-층을 증착시키기 전에 상기 제 1 서브-층상의 절연층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 3항에 있어서, 상기 제 1 서브-층은 실리콘 이산화물을 포함하며, 상기 제 2 서브-층은 실리콘 이산화물의 유전상수 보다 더 낮은 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 방법.
  7. 제 3항에 있어서, 상기 제 1 서브-층은 낮은 유전상수를 갖는 재료를 포함하며,상기 제 2 서브-층은 초저 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 방법.
  8. 제 3항에 있어서, 상기 제 1 서브-층은 약 2.5보다 더 크며 약 4.0보다 적은 유전상수를 갖는 것을 특징으로 하는 방법.
  9. 제 3항에 있어서, 상기 제 2 서브-층은 약 1.1과 약 2.5 사이의 유전상수를 갖는 것을 특징으로 하는 방법.
  10. 제 3항에 있어서, 상기 제 2 서브-층은 약 1.8의 유전상수를 갖는 것을 특징으로 하는 방법.
  11. 제 1항에 있어서, 상기 유전체층과 상기 금속층 사이에 배리어층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11항에 있어서, 상기 금속층은 구리를 포함하는 것을 특징으로 하는 방법.
  13. 제 11항에 있어서, 상기 금속층을 전자연마한 후에, 상기 리세스되지 않은 영역으로부터 상기 배리어층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 1항에 있어서, 상기 유전체층과 상기 금속층 사이에 접착층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 1항에 있어서, 상기 금속층을 전자연마하기 전에 화학적-기계적 연마를사용하여 상기 금속층의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 반도체 웨이퍼 상에 층을 형성하는 방법에 있어서,
    실리콘 이산화물보다 더 적은 유전상수를 갖는 유전체층을 증착시키는 단계;
    상기 유전체층내에 리세스된 영역과 리세스되지 않은 영역을 형성하는 단계;
    상기 리세스된 영역을 충전하고, 상기 리세스되지 않은 영역을 커버하기 위해 금속층을 증착시키는 단계; 및
    상기 금속층에 측방 응력을 인가하지 않고 상기 리세스되지 않은 영역을 커버하는 금속층을 제거하기 위하여 상기 금속층을 전자연마하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 16항에 있어서, 리세스된 영역을 형성하는 단계는 상기 유전체층내의 상호접속 라인을 위한 트렌치를 형성하는 단계; 및
    상기 유전체층내의 플러그를 위한 비아를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17항에 있어서, 상기 유전체층을 증착시키는 단계는 상기 제 1 서브-층을 증착시키며, 상호접속 라인을 위한 트렌치가 상기 제 1 서브-층내에만 형성되는 단계; 및
    상기 제 1 서브-층 보다 더 낮은 유전상수를 갖는 제 2 서브-층을 증착시키며, 플러그를 위한 비아가 상기 제 2 서브-층내에 형성되는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 18항에 있어서, 상기 제 1 서브-층은 실리콘 이산화물을 포함하며, 상기 제 2 서브-층은 실리콘 이산화물보다 더 낮은 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 방법.
  20. 제 18항에 있어서, 상기 제 1 서브-층은 낮은 유전상수를 갖는 재료를 포함하며, 상기 제 2 서브-층은 초저 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 방법.
  21. 제 16항에 있어서, 상기 유전체층과 상기 금속층 사이에 배리어층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제 21항에 있어서, 상기 유전체층과 상기 금속층 사이에 접착층을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 제 19항에 있어서, 상기 금속층을 전자연마한 후에, 리세스되지 않은 영역으로부터 배리어층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 제 16항에 있어서, 상기 금속층을 전자연마하기 전에 화학적-기계적 연마를 사용하여 금속층의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  25. 반도체 웨이퍼 층에 있어서,
    리세스된 영역과 리세스되지 않은 영역을 갖는 유전체 층을 포함하며, 상기 유전체층은 제 1 서브-층과 상기 제 1 서브-층보다 더 낮은 유전상수를 갖는 제 2 서브-층을 포함하고,
    상기 유전체층의 리세스된 영역내에 증착된 금속층을 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  26. 제 25항에 있어서, 상기 제 1 서브-층내에 형성된 라인; 및
    상기 제 2 서브-층내에 형성된 플러그를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  27. 제 25항에 있어서, 상기 제 1 서브-층은 실리콘 이산화물을 포함하며, 상기 제 2 서브-층은 실리콘 이산화물 보다 더 낮은 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  28. 제 25항에 있어서, 상기 제 1 서브-층은 낮은 유전상수를 갖는 재료를 포함하며, 상기 제 2 서브-층은 초저 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  29. 제 25항에 있어서, 제 1 서브-층은 약 2.5보다 크고 약 4.0보다 적은 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  30. 제 29항에 있어서, 상기 제 2 서브-층은 약 1.1과 약 2.5 사이의 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  31. 제 29항에 있어서, 상기 제 2 서브-층은 약 2.5의 유전상수를 갖는 재료를 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  32. 제 25항에 있어서, 상기 유전체층과 상기 금속층 사이에 배치된 배리어층을 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  33. 제 32항에 있어서, 상기 금속층은 구리를 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
  34. 제 25항에 있어서, 상기 유전체층과 상기 금속층 사이에 배치된 접착층을 더 포함하는 것을 특징으로 하는 반도체 웨이퍼 층.
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