KR20030037573A - 비휘발성 메모리 소자의 게이트 패턴 및 그 형성 방법 - Google Patents
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Abstract
비휘발성 메모리 소자의 게이트 패턴 및 그 형성 방법을 제공한다. 이 게이트 패턴은 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막 및 소자분리막의 상부에 형성된 홈을 포함한다. 소자분리막 및 활성영역의 상부에는 이들을 가로지르는 상부 전극이 배치되고, 상부 전극의 하부에는 소자분리막과 접촉하는 게이트 층간절연막 패턴이 배치된다. 또한, 게이트 층간절연막 패턴의 하부에는 홈 및 활성영역을 덮는 하부 전극이 배치된다. 이때, 홈은 하부 전극의 아래에 복수개 형성되고, 하부 전극의 두께보다는 적어도 두배 이상의 폭을 갖는 것이 바람직하다. 그 형성 방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한 후, 소자분리막의 상부에 홈을 형성하는 단계를 포함한다. 소자분리막에 평행하되 적어도 활성영역 및 홈을 덮는 하부 도전막 패턴을 형성하고, 그 결과물 전면에 차례로 적층된 게이트 층간절연막 및 상부 도전막을 형성한 후, 이들을 차례로 패터닝하여 소자분리막을 가로지르는 하부 전극, 게이트 층간절연막 패턴 및 상부 전극을 형성한다. 이때, 홈은 반도체기판에 대해 식각 선택비를 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 형성하는 것이 바람직하다. 또한, 하부 도전막 패턴은 홈의 폭의 절반보다 얇은 두께로 형성하는 것이 바람직하다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 비휘발성 메모리 소자의 게이트 패턴 및 그 형성 방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 공급되지 않아도 저장된 정보를 유지할 수있는 반도체 장치로서, 통상적으로 절연막으로 둘러싸인 부유 전극(floating gate) 및 상기 부유 전극의 전위를 변화시키기 위한 제어 전극(control gate)을 포함한다.
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 공정단면도이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(20)이 배치된다. 상기 활성영역의 상부면에는 게이트 산화막(30)이 형성된다.
상기 게이트 산화막(30)이 형성된 상기 활성영역의 상부에는 부유 전극(40)이 배치된다. 상기 부유 전극(40)의 상부에는 상기 소자분리막(20) 및 상기 활성영역을 가로지르는 게이트 층간절연막 패턴(50) 및 제어 전극(60)이 차례로 배치된다. 이때, 상기 게이트 층간절연막 패턴(50)은 상기 부유 전극(40)의 측면 및 상부면을 덮는 동시에 상기 소자분리막(20)에 접촉한다.
상기 부유 전극(40)에 주입된 전하의 유무에 따라 상기 비휘발성 메모리 소자의 문턱 전압(threshold voltage, Vth)이 변하며, 이러한 문턱 전압의 변화는 상기 비휘발성 메모리 소자에 저장된 정보를 판단하는데 이용된다. 따라서, 상기 비휘발성 메모리 소자의 동작 특성을 향상시키기 위해서는 상기 문턱 전압(Vth)을 효과적으로 변화시킬 수 있는 방법을 찾는 것이 필요하다.
이를 위한 방법으로, 상기 게이트 산화막(30)의 두께를 줄이는 방법 또는 상기 게이트 층간절연막 패턴(50)의 두께를 줄이는 방법 등이 시도되고 있다. 특히,상기 부유 전극(40)의 하부에는 상기 게이트 산화막(30)보다 얇은 두께를 갖는 터널 산화막(도시하지 않음)이 더 배치될 수도 있는데, 이러한 터널 산화막 역시 상기 문턱 전압을 효과적으로 변화시키기 위해 게이트 산화막(30)의 두께를 변화시키는 방법에 해당한다. 하지만, 현재 사용되는 터널 산화막 및 게이트 층간절연막 패턴(50)보다 더 얇은 두께로 줄이는 것은, 적어도 현재까지의 기술에선 절연 특성의 악화를 초래하므로 바람직하지 못하다.
상기 문턱 전압을 효과적으로 변화시키기 위한 또다른 방법으로, 동작 전압을 증가시키는 방법이 제시된다. 하지만, 이 방법에 따를 경우 각 단위 트랜지스터 사이의 전기적 분리를 위해, 소자분리막(20)의 폭을 증가시켜야하는 문제가 발생한다. 반도체 장치의 고집적화 추세에 비춰볼 때, 상기 소자분리막(20)의 폭을 증가시키는 방법은 바람직하지 않다.
상기 문턱 전압을 효과적으로 변화시키기 위한 또다른 방법으로, 상기 부유 전극(40)과 상기 게이트 층간절연막 패턴(50)의 접촉 면적을 증가시키는 방법이 사용된다. 통상적으로 종래 기술에 따른 상기 부유 전극(40)은 상기 소자분리막(20)의 가장자리를 덮는데, 이는 상기한 접촉 면적을 증가시키기 위해서이다. 하지만, 더 효율적인 비휘발성 메모리 장치를 제조하기 위해, 상기 부유 전극(40)의 표면적을 더 증가시키는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 문턱 전압을 효과적으로 변화시킬 수 있는 비휘발성 메모리 소자의 게이트 패턴을 제공한다.
본 발명이 이루고자 하는 또다른 기술적 과제는 문턱 전압을 효과적으로 변화시키는 것이 가능한 비휘발성 메모리 소자의 게이트 패턴 형성 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 공정단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴을 설명하기 위한 평면도이다.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 공정단면도들이다.
도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 사시도이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막에 홈을 구비하는 비휘발성 메모리 소자의 게이트 패턴을 제공한다. 이 게이트 패턴은 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막 및 상기 소자분리막의 상부에 형성된 홈을 포함한다. 상기 소자분리막 및 상기 활성영역의 상부에는 이들을 가로지르는 상부 전극이 배치되고, 상기 상부 전극의 하부에는 상기 소자분리막과 접촉하는 게이트 층간절연막 패턴이 배치된다. 또한, 상기 게이트 층간절연막 패턴의 하부에는 상기 홈 및 상기 활성영역을 덮는 하부 전극이 배치된다.
상기 홈은 상기 하부 전극의 아래에 복수개 형성되는 것이 바람직하고, 이러한 홈의 폭은 상기 하부 전극의 두께보다 적어도 두배 이상인 것이 바람직하다.
상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막에 홈을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 패턴 형성 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한 후, 상기 소자분리막의 상부에 홈을 형성하는 단계를 포함한다. 상기 소자분리막에 평행하되, 적어도 상기 활성영역 및 상기 홈을 덮는 하부 도전막 패턴을 형성한다. 상기 하부 도전막 패턴을 포함하는 반도체기판 전면에 차례로 적층된 게이트 층간절연막 및 상부 도전막을 형성한 후 이들을 차례로 패터닝하여, 상기 소자분리막을 가로지르는 하부 전극, 게이트 층간절연막 패턴 및 상부 전극을 형성한다.
상기 홈을 형성하는 단계는 상기 활성영역 상에 게이트 산화막을 형성한 후, 상기 게이트 산화막 및 상기 소자분리막을 동시에 패터닝하는 단계를 포함하는 것이 바람직하다. 또한, 상기 홈을 형성하는 단계는 상기 반도체기판에 대해 식각 선택비를 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
또한, 상기 하부 도전막 패턴을 형성하는 단계는 상기 홈이 형성된 반도체기판 전면에 하부 도전막을 콘포말하게 형성한 후, 상기 소자분리막에 평행하되 적어도 상기 활성영역 및 상기 홈을 덮도록 상기 하부 도전막을 패터닝하는 단계를 포함하는 것이 바람직하다. 이때, 상기 하부 도전막 패턴은 상기 홈의 폭의 절반보다 얇은 두께로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 단위 셀을 나타내는 평면도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 단위 셀(300)은 활성영역(200)을 한정하는 소자분리막(110)을 포함한다. 상기 활성영역(200) 상에는 게이트 산화막이 형성된다. 상기 게이트 산화막 및 상기 소자분리막(110)의 상부에는 상기 활성영역(200)을 가로지르는 상부 전극(160) 및 상부 선택 전극(165)이 형성된다. 상기 상부 전극(160) 및 상기 상부 선택 전극(165)의 하부에는 각각 게이트 층간절연막 패턴 및 선택 절연막 패턴이 형성된다. 이때, 상기 게이트 층간절연막 패턴과 상부 전극(160)은 각각 동일한 폭을 가지면서 차례로 적층되고, 이는 상기 선택 절연막 패턴과 상기 상부 선택 전극(165)에서도 동일하다.
상기 게이트 층간절연막 패턴의 아래에는 상기 소자분리막(110)이 리세스된 홈(99) 및 상기 게이트 산화막 내에 형성된 터널 산화막(130)이 형성된다. 또한, 상기 게이트 층간절연막 패턴의 아래에는 상기 홈(99)을 채우는 하부 전극(142)이 형성되고, 상기 선택 절연막 패턴의 아래에는 하부 선택 전극(145)이 형성된다. 이때, 상기 하부 전극(142)은 사각형의 모양을 가지면서 상기 홈(99)을 포함하는 소자분리막(110) 및 상기 터널산화막(130)을 포함하는 활성영역(200)을 덮는다.
상기 홈(99)은 상기 하부 전극(142)으로 덮혀지도록 상기 상부 전극(160)의 아래에만 배치되고, 상기 하부 선택 전극(145)의 아래에는 배치되지 않는 것이 바람직하다. 또한, 한개의 하부 전극(142)에 대해 복수개 홈(99)이 접촉하는 것이 바람직하다.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 바람직한 실시예에 따른비휘발성 메모리 소자의 게이트 패턴 형성 방법을 설명하기 위한 공정단면도들로서, 참조번호 a를 포함하는 도면들은 도 2의 2-2'에 따른 단면이고, 참조번호 b를 포함하는 도면들은 도 2의 1-1'에 따른 단면을 나타낸다.
도 3a 내지 도 3b를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)을 형성한 후, 상기 활성영역 상에 게이트 산화막(120)을 형성한다. 이때, 상기 소자분리막(110)과 상기 활성영역은 평행하도록 형성하는 것이 바람직하다.
상기 소자분리막(110)은 통상적인 트렌치(Trench) 소자분리 기술 또는 로코스(LOCOS) 소자분리 기술을 사용하여 형성하며, 바람직하게는 실리콘 산화막으로 형성한다. 상기 게이트 산화막(120)은 상기 활성영역을 열산화시켜 형성하는 것이 바람직하며, 200 내지 300Å의 두께로 형성되는 것이 바람직하다.
도 4a 내지 도 4b를 참조하면, 상기 게이트 산화막(120) 및 상기 소자분리막(110)의 소정영역을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 산화막(120) 및 상기 소자분리막(110)의 노출된 영역을 식각함으로써, 그 각각에 터널 영역 및 홈(99)을 형성한다. 공정 단순화를 위해선, 상기 터널 영역 및 상기 홈(99)은 동시에 형성되는 것이 바람직하다.
이때, 상기 터널 영역에 산화막이 잔존할 경우, 후속 공정에서 형성되는 터널 산화막(130)의 특성을 악화시킨다. 따라서, 상기 터널 영역은 상기 활성영역의 상부면을 완전히 노출시키도록 형성되는 것이 바람직하다. 이를 위해 상기 터널영역 형성을 위한 식각 공정은 과도식각(over-etch)의 방법으로 실시하는 것이 바람직하다. 하지만, 상기 활성영역에 식각 손상이 발생하는 것을 최소화하기 위해, 상기 터널 영역 형성을 위한 식각 공정은 상기 활성영역에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시한다. 이에 더하여, 상기 식각 공정은 습식 식각의 방법으로 실시하는 것이 상기 식각 손상의 최소화를 위해 바람직하다.
이때, 상기 소자분리막(110)은 통상적으로 상기 게이트 산화막(120)보다 두껍기 때문에, 상기 과도 식각의 방법에 의한 식각 공정에서 계속 식각된다. 이에 반해, 상기 터널 영역 하부의 활성영역에 대해 식각 선택비를 갖는 식각 레서피가 사용되기 때문에, 상기 식각 공정은 상기 활성영역이 노출된 후 더 이상 아래로는 식각되지는 않는다. 또한, 상기 게이트 산화막(120)은 상기한 바와 같이 열산화막으로 형성하므로, 상기 소자분리막(110)에 비해 막질의 밀도가 높다. 그 결과, 동일한 산화막 식각 레서피에서 상기 소자분리막(110)이 상기 게이트 산화막(120)보다 식각 속도가 빠르다.
이러한 효과들의 결과로서 도시된 바와 같이, 상기 홈(99)은 상기 식각 공정에서 상기 터널 영역에 비해 더 많이 리세스된다. 하지만, 소자분리를 위한 기능이 약화되지 않는 범위에서는, 상기 소자분리막(110)이 더 리세스되는 현상은 하부 전극과 게이트 층간절연막 패턴 사이의 접촉 면적을 증가시킬 수 있기 때문에 바람직하다. 또한, 상기 접촉 면적의 증가를 위해, 상기 홈(99)을 복수개 형성하는 것이 바람직하다.
도 5a 내지 도 5b를 참조하면, 상기 홈(99) 및 터널 영역을 포함하는 반도체기판 전면에 하부 도전막을 형성한다.
상기 하부 도전막은 상기 홈(99)이 형성된 반도체기판 전면을 콘포말하게 덮는 다결정 실리콘막인 것이 바람직하다. 본 발명은 효과적으로 문턱 전압을 변화시키기 위해, 후속 공정에서 상기 하부 도전막이 패터닝되어 형성되는 하부 전극(도 6a의 140)과 그 상부에 형성되는 게이트 층간절연막 패턴(도 6a의 150) 사이의 접촉 면적을 증가시키는 방법을 사용한다. 따라서, 상기 하부 도전막은 상기 홈(99)을 완전히 채우지 않는 것이 바람직하다. 이를 위해, 상기 하부 도전막은 상기 홈(99)의 폭의 절반보다 얇은 두께로 형성하는 것이 바람직하다.
이후, 상기 소자분리막(110) 상부에 갭영역이 형성되도록, 상기 하부 도전막을 패터닝함으로써 하부 도전막 패턴(140)을 형성한다.
도 6a 내지 도 6b를 참조하면, 상기 하부 도전막 패턴(140)을 포함하는 반도체기판 전면에 게이트 층간절연막 및 상부 도전막을 차례로 형성한다. 상기 상부 도전막, 상기 게이트 층간절연막 및 상기 하부 도전막 패턴(140)을 차례로 패터닝하여, 선택 게이트 패턴(175) 및 상기 선택 게이트 패턴(175) 측면에 상기 홈(99) 및 상기 터널 산화막(99)을 지나는 기억 게이트 패턴(170)을 형성한다. 이때, 상기 선택 게이트 패턴(175)은 상기 소자분리막(110) 및 상기 활성영역을 가로지르면서 차례로 적층된 하부 선택 전극(145), 선택 절연막 패턴(155) 및 상부 선택 전극(165)으로 구성된다. 또한, 상기 기억 게이트 패턴(170)은 마찬가지로 상기 소자분리막(110)을 가로지르면서 차례로 적층된 하부 전극(142), 게이트 층간절연막 패턴(150) 및 상부 전극(160)으로 구성된다. 상기 하부 전극(142)은 상기 홈(99)및 상기 터널 산화막(130)을 덮도록 형성되며, 평면적으로 볼때, 도 2에서 설명한 것처럼 사각형으로 형성된다.
상기 게이트 층간절연막 패턴(150) 및 상기 선택 절연막 패턴(155)은 차례로 적층된 산화막, 질화막 및 산화막인 것이 바람직하고, 상기 상부 전극(160) 및 상기 상부 선택 전극(165)은 다결정 실리콘막인 것이 바람직하다. 상기 상부 전극(160) 및 상기 상부 선택 전극(165)은 상기 다결정 실리콘막 상에 적층된 실리사이드막을 더 포함할 수도 있다.
도 7은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 게이트 패턴을 나타내는 사시도이다.
도 7을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(110)이 배치된다. 상기 활성영역은 게이트 산화막(120)으로 덮히고, 그 상부에는 상기 소자분리막(110) 및 상기 활성영역을 가로지르는 게이트 층간절연막 패턴(150) 및 상부 전극(160)이 차례로 형성된다.
상기 게이트 층간절연막 패턴(150) 아래의 상기 소자분리막(110) 및 상기 게이트 산화막(120)에는 각각 홈(99) 및 터널 산화막(130)이 형성된다. 또한, 상기 게이트 층간절연막 패턴(150)의 하부에는 상기 게이트 산화막(120) 및 소자분리막(110)을 일부분 덮는 하부 전극(142)이 배치된다. 이때, 상기 하부 전극(142), 상기 게이트 층간절연막 패턴(150) 및 상기 상부 전극(160)은 상기 터널 산화막(130) 및 홈(99)을 덮도록 배치된다. 또한, 상기 터널 산화막(130)은 상기 게이트 산화막(120)보다 얇은 두께를 갖는다.
상기 홈(99)은 상기 하부 전극(142)의 아래에 복수개 형성되는 것이 바람직하다. 또한, 상기 하부 전극(142)은 상기 홈(99)의 폭의 절반보다 얇은 두께의 도전막인 것이 바람직하다. 왜냐하면, 상기 하부 전극(142)과 상기 게이트 층간절연막 패턴(150)의 접촉 면적을 증가시키기 위해선, 상기 하부 전극(142)이 상기 홈(99)을 완전히 매립하지 않는 것이 바람직하기 때문이다. 이처럼 상기 하부 전극(142)과 상기 게이트 층간절연막 패턴(150)의 접촉 면적이 증가하면, 상기 상부 전극(160)에 인가된 전압이 효율적으로 상기 하부 전극(142)에 전달되어 문턱전압을 효율적으로 변화시킨다.
상기 게이트 층간절연막 패턴(150)은 상기 하부 전극(142) 양옆의 상기 소자분리막(110)과 접촉하는 것이 바람직하다. 이에 따라, 한개의 게이트 층간절연막 패턴(150) 아래에는 복수개의 상기 하부 전극(142)들이 배치되고, 이들 하부 전극(142)들은 서로 이격된다. 그 결과, 상기 하부 전극(142)은 비휘발성 메모리 소자에서 전하가 저장되는 부유 게이트(floating gate)의 역할을 한다. 이때, 상기 차례로 적층된 하부 전극(142), 게이트 층간절연막 패턴(150) 및 상부 전극(160)은 기억 게이트 패턴(170)을 구성하며, 바람직하게는 이들은 모두 동일한 폭을 갖는다.
상기 기억 게이트 패턴(170)의 한 측면에는 차례로 적층된 하부 선택 전극(145), 선택 절연막 패턴(155) 및 상부 선택 전극(165)으로 구성된 선택 게이트 패턴(175)이 배치된다. 상기 선택 게이트 패턴(175)은 상기 게이트 산화막(120)으로 덮힌 활성영역 및 상기 소자분리막(110)의 상부를 가로지른다. 이때, 상기 선택 게이트 패턴(175)의 하부에는 상기 기억 게이트 패턴(170)의 아래에서와 같은 홈(99) 및 터널 산화막(130)은 배치되지 않는다. 상기 기억 게이트 패턴(170) 및 상기 선택 게이트 패턴(175)의 양 측면에는 각각 불순물 영역들(도시하지 않음)이 더 배치되는 것이 바람직하다.
본 발명에 따르면 소자분리막을 리세스시켜 형성한 홈을 하부 전극과 게이트 층간절연막 패턴의 접촉 면적을 증가시키는데 이용한다. 이에 따라, 셀 트랜지스터의 문턱 전압을 효율적으로 변화시키는 것이 가능하며, 그 결과 우수한 동작 특성을 갖는 비휘발성 메모리 소자를 제조할 수 있다.
Claims (10)
- 반도체기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막;상기 활성영역 상에 형성된 게이트 산화막;상기 소자분리막의 상부에 형성된 홈;상기 소자분리막 및 상기 활성영역의 상부를 가로지르는 상부 전극;상기 상부 전극의 아래에 배치되어 상기 소자분리막과 접촉하는 게이트 층간절연막 패턴; 및상기 홈 및 상기 활성영역을 덮으면서, 상기 게이트 층간절연막 패턴의 아래에 배치되는 하부 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 게이트 패턴.
- 제 1 항에 있어서,상기 하부 전극의 아래에, 상기 게이트 산화막보다 얇은 두께의 터널 산화막을 더 포함하는 비휘발성 메모리 소자의 게이트 패턴.
- 제 1 항에 있어서,상기 홈의 폭은 상기 하부 전극의 두께보다 적어도 두배 이상인 것을 특징으로 하는 비휘발성 메모리 소자의 게이트 패턴.
- 제 1 항에 있어서,상기 홈은 상기 하부 전극의 아래에 복수개 배치되는 것을 특징으로 하는 비휘발성 메모리 소자의 게이트 패턴.
- 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 소자분리막의 상부에 홈을 형성하는 단계;상기 소자분리막에 평행하되, 적어도 상기 활성영역 및 상기 홈을 덮는 하부 도전막 패턴을 형성하는 단계;상기 하부 도전막 패턴을 포함하는 반도체기판 전면에 차례로 적층된 게이트 층간절연막 및 상부 도전막을 형성하는 단계; 및상기 상부 도전막, 상기 게이트 층간절연막 및 상기 하부 도전막 패턴을 차례로 패터닝하여, 상기 소자분리막을 가로지르는 상부 전극, 게이트 층간절연막 패턴 및 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 게이트 패턴 형성 방법.
- 제 5 항에 있어서,상기 홈을 형성하는 단계는상기 활성영역 상에 게이트 산화막을 형성하는 단계; 및상기 게이트 산화막 및 상기 소자분리막을 동시에 패터닝하여, 그 각각에 터널 영역 및 홈을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 패턴형성 방법.
- 제 5 항에 있어서,상기 홈을 형성하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 비휘발성 메모리 소자의 게이트 패턴 형성 방법.
- 제 5 항에 있어서,상기 홈을 형성하는 단계는 상기 반도체기판에 대해 식각 선택비를 갖는 식각 레서피를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 게이트 패턴 형성 방법.
- 제 5 항에 있어서,상기 하부 도전막 패턴을 형성하는 단계는 상기 홈이 형성된 반도체기판 전면에 하부 도전막을 콘포말하게 형성하는 단계를 포함하는 비휘발성 메모리 소자의 게이트 패턴 형성 방법.
- 제 9 항에 있어서,상기 하부 도전막은 상기 홈의 폭의 절반보다 얇은 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 게이트 패턴 형성 방법.
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Cited By (2)
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|---|---|---|---|---|
| KR100849852B1 (ko) * | 2005-08-09 | 2008-08-01 | 삼성전자주식회사 | 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법 |
| US8604535B2 (en) | 2009-01-06 | 2013-12-10 | Samsung Electronics Co., Ltd | Non-volatile memory device and method of manufacturing the same |
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|---|---|---|---|---|
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