KR20030031661A - 반도체 칩 분석용 시편과 그 제조 방법 - Google Patents

Abstract

본 발명은 완성된 반도체 칩 패키지(semiconductor chip package) 내의 반도체 칩 상태를 분석하기 위한 반도체 칩 분석용 시편과 그 반도체 칩 분석용 시편의 제조 방법에 관한 것으로, 상세하게는 하부면이 그라인딩(grinding)되어 본딩 와이어(bonding wire)가 노출된 반도체 칩 패키지, 복수개의 제 2 본딩 패드(bonding pad)가 형성된 패키지 패드(package pad), 반도체 칩 패키지의 상부면과 패키지 패드 사이에 개재되는 절연성 접착 수단 및 본딩 와이어의 노출된 단면과 제 2 본딩 패드 사이를 전기적으로 접속하는 제 2 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편(test piece for analysis semiconductor chip)과 그 제조 방법에 관한 것이다.

Description

반도체 칩 분석용 시편과 그 제조 방법{Test piece for analysis semiconductor chip and the manufacturing method}

본 발명은 완성된 반도체 칩 패키지 내의 반도체 칩 상태를 분석하기 위한 반도체 칩 분석용 시편과 그 제조 방법에 관한 것으로, 상세하게는 하부면이 그라인딩되어 본딩 와이어가 노출된 반도체 칩 패키지, 복수개의 제 2 본딩 패드가 형성된 패키지 패드, 반도체 칩 패키지의 상부면과 패키지 패드 사이에 개재되는 절연성 접착 수단 및 본딩 와이어의 노출된 단면과 제 2 본딩 패드 사이를 전기적으로 접속하는 제 2 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편과 그 제조 방법에 관한 것이다.

반도체 칩 패키지에 발생하는 불량에 대한 분석을 하기 위해서는 반도체 칩 패키지 내에 성형 봉지재에 의해 봉지되어 있는 반도체 칩과 본딩 와이어 등을 그 상태 그대로 노출시킬 수 있어야 하는데, 종래에는 반도체 칩 패키지에 열 또는 화학 약품 등을 가하여 성형 봉지재를 반도체 칩 패키지로부터 분리해내는 디캡 (decap) 과정을 통하여 그렇게 할 수 있었다. 하지만, 디캡 과정을 통하여 성형 봉지재를 반도체 칩으로부터 분리해내는 것은 그 과정 자체도 그리 용이하지 않을 뿐더러, 특히, 근래에서 처럼 전자 기기의 소형 경량화 추세에 따라 소형 경량화에는 유리하나 열 또는 화학 약품 등에는 취약한 소재를 많이 포함하는 구조로 되어 있는 반도체 칩 패키지에는 그 적용이 곤란하게 되었다. 예를 들어, 최근의 반도체 칩 패키지에는 금속제의 리드프레임(lead frame) 대신에 테입 또는 피씨비(pcb)가 많이 사용되고 있는데, 이러한 테입 및 피씨비는 열을 가하거나 화학 약품을 이용하여 처리할 경우 그 형상 및 특성이 변화될 수 있으며, 그러한 점들은 반도체 칩의 특성에 영향을 미칠 수 있다. 또한, 종래의 리드(lead) 대신에 많이 사용되고 있는 솔더 볼 등도 가열 등에 의하여 그 형상 및 특성이 변화될 수 있기 때문에 이 역시 분석하고자 하는 반도체 칩에 영향을 미칠 수 있다. 이러한 점들로 인해 반도체 칩 패키지의 제품 불량에 대한 신속하고도 정확한 분석을 진행할 수 없기 때문에 분석에 있어서 많은 시간적, 경제적 손실 등이 발생할 수 있다.

따라서, 본 발명은 종래의 열 또는 화학 약품 등을 사용한 디캡 과정을 통해 제작된 반도체 칩 분석용 시편에 비해 그 제작이 더욱 신속하고 용이하며 반도체 칩과 본딩 와이어 등에 대한 영향이 적은 반도체 칩 분석용 시편과 그 제작 방법의 제공을 그 목적으로 한다.

도 1은 반도체 칩 패키지(semiconductor chip package)의 구조를 보여주는 종단면도,

도 2는 반도체 칩 패키지의 하부면이 그라인딩(grinding)된 모습을 보여주는 종단면도,

도 3은 그라인딩된 반도체 칩 패키지의 하부면을 보여주는 평면도,

도 4는 그라인딩된 반도체 칩 패키지를 패키지 패드(package pad)에 부착한 모습을 보여주는 평면도,

도 5는 반도체 칩 패키지가 부착되고 제 2 본딩 와이어(bonding wire)의 본딩(bonding)까지 진행된 패키지 패드의 모습을 보여주는 종단면도,

도 6은 반도체 칩 패키지가 부착되고 제 2 본딩 와이어의 본딩까지 진행된 패키지 패드의 모습을 보여주는 평면도이다.

*도면의 주요부분에 대한 부호의 설명*

2 : 제 1 반도체 칩 4 : 제 2 반도체 칩

6 : 성형 봉지 재료 8 : 접착 수단

10 : 테입(tape) 12 : 솔더 볼(solder ball)

14 : 패키지 패드(package pad) 16 : 본딩 와이어(bonding wire)

18 : 제 2 본딩 와이어 20 : 본딩 패드(bonding pad)

22 : 제 2 본딩 패드

이러한 목적을 달성하기 위하여, 본 발명은 하부면이 그라인딩되어 본딩 와이어가 노출된 반도체 칩 패키지, 복수개의 제 2 본딩 패드가 형성된 패키지 패드, 반도체 칩 패키지의 상부면과 패키지 패드 사이에 개재되는 절연성 접착 수단 및 본딩 와이어의 노출된 단면과 제 2 본딩 패드 사이를 전기적으로 접속하는 제 2 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편과, 분석하고자 하는 반도체 칩의 본딩 와이어가 노출되는 지점까지 반도체 칩 패키지의 하부면을 그라인딩하는 단계, 그라인딩된 하부면을 연마하는 단계, 반도체 칩 패키지의 상부면을 접착면으로 하여 복수개의 제 2 본딩 패드가 형성된 패키지 패드에 부착하는 단계, 노출된 본딩 와이어의 단면과 제 2 본딩 패드 사이를 제 2 본딩 와이어를 이용하여 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편의 제조 방법을 제공한다.

이하 도면을 참조하여 본 발명에 따른 반도체 칩 분석용 시편 및 그 제조 방법을 상세히 설명한다.

도 1은 반도체 칩 패키지의 구조를 보여주는 종단면도이고, 도 2는 반도체 칩 패키지의 하부면이 그라인딩된 모습을 보여주는 종단면도이며, 도 3은 그라인딩된 반도체 칩 패키지의 하부면을 보여주는 평면도이다. 또한, 도 4는 그라인딩된 반도체 칩 패키지를 패키지 패드에 부착한 모습을 보여주는 평면도이고, 도 5는 반도체 칩 패키지가 부착되고 제 2 본딩 와이어의 본딩까지 진행된 패키지 패드의 모습을 보여주는 종단면도이며, 도 6은 반도체 칩 패키지가 부착되고 제 2 본딩 와이어의 본딩까지 진행된 패키지 패드의 모습을 보여주는 평면도이다.

도 1에서는 반도체 칩 패키지 중 스택 칩 패키지(stack chip package)의 일반적인 구조, 즉, 테입(10)에 절연성 접착 수단(8)을 통하여 부착되어 있는 제 1 반도체 칩(2)과, 제 1 반도체 칩(2)의 상부에 역시 절연성 접착 수단(8)을 통하여 부착되어 있는 제 2 반도체 칩(4)과, 각 반도체 칩들(2, 4)에 형성되어 있는 복수개의 본딩 패드(20)와, 테입(10)에 형성되어 있는 복수개의 솔더 볼(12)들과, 본딩 패드(20)들과 솔더 볼(12)들을 전기적으로 접속하는 본딩 와이어(16)들 및 이들을 봉지하는 성형 봉지 재료(6)를 포함하는 구조를 보여주고 있는데, 복수개의 반도체 칩으로 구성되는 멀티 칩 패키지나 하나의 반도체 칩으로 구성된 싱글 칩 패키지의 경우에도 반도체 칩의 수와 그 배치에 차이가 있을 뿐 기본적인 구조의 개념은 이와 동일하다고 볼 수 있다. 이러한 구조를 갖는 반도체 칩 패키지의 분석을 위해서 반도체 칩 패키지의 하부면으로부터 분석하고자 하는 반도체 칩의 본딩 와이어가 노출되는 지점, 예를 들어, 도에서 A로 표시된 부분까지 그라인딩을 실시한다. 그라인딩 후의 반도체 칩 패키지는 도 2와 도 3에 보여지는 바와 같은 종단면과 평면을 보여주게 된다. 그라인딩된 반도체 칩 패키지의 하부면은 좀 더 평탄하게 하기 위하여 연마를 실시하고, 연마가 끝나면 반도체 칩 패키지를 도 4에 나타낸 것과 같이 그라인딩되지 않은 상부면을 접착면으로 하여 복수개의 제 2 본딩 패드(22)가 형성된 패키지 패드(14)의 중앙부에 부착한다. 그 후, 반도체 칩 패키지의 그라인딩된 하부면에 노출되어 있는 본딩 와이어(16)의 단면과 패키지 패드(14) 상에 형성되어 있는 제 2 본딩 패드 사이를 제 2 본딩 와이어(18)를 이용하여 전기적으로 접속한다. 이렇게 함으로써 반도체 칩 분석용 시편이 완성되며, 도 5와 도 6에 그 종단면과 평면이 나타나 있다. 패키지 패드(14)로는 내구성이 좋고 절연성이 좋은 세라믹 패드(ceramic pad)를 사용하는 것이 바람직하지만, 그것에 한정되지는 않는다. 또한, 본 발명은 반도체 칩이 상하로 적층된 스택 칩 패키지를 대상으로 설명하였으나, 반도체 칩의 구조가 상하로 적층되었다는 것에 한정되지 않고, 반도체 칩이 평면상에 배치되는 멀티 칩 패키지나 싱글 칩 패키지 등과 같은 다른 반도체 칩 패키지에도 그 적용이 가능하다.

이와 같이, 본 발명에 따른 반도체 칩 분석용 시편과 그 제조 방법에 따르면, 반도체 칩 패키지의 하부면을 그라인딩하여 내부 반도체 칩 및 본딩 와이어를 노출시켜 분석을 실시하게되므로, 열 또는 화학 약품의 사용에 의해 발생할 수 있는 반도체 칩에의 바람직하지 못한 영향을 배제할 수 있고 분석을 위한 진행도 용이하기 때문에 신속하고 정확한 분석 진행을 기대할 수 있다.

Claims (4)

1. 하부면이 그라인딩(grinding)되어 본딩 와이어(bonding wire)가 노출된 반도체 칩 패키지(semiconductor chip package);와,

   복수개의 제 2 본딩 패드(bonding pad)가 형성된 패키지 패드(package pad);와,

   상기 반도체 칩 패키지의 상부면과 상기 패키지 패드 사이에 개재되는 절연성 접착 수단; 및

   상기 본딩 와이어의 노출된 단면과 상기 제 2 본딩 패드 사이를 전기적으로 접속하는 제 2 본딩 와이어;를

   포함하는 것을 특징으로 하는 반도체 칩 분석용 시편(Test piece for analysis semiconductor chip).
2. 제 1항에 있어서, 상기 패키지 패드로 세라믹 패드(ceramic pad)를 사용하는 것을 특징으로 하는 반도체 칩 분석용 시편.
3. 분석하고자 하는 반도체 칩의 본딩 와이어가 노출되는 지점까지 반도체 칩 패키지의 하부면을 그라인딩하는 단계;

   그라인딩된 하부면을 연마하는 단계;

   상기 반도체 칩 패키지의 상부면을 접착면으로 하여 복수개의 제 2 본딩 패드가 형성된 패키지 패드에 부착하는 단계;

   노출된 본딩 와이어의 단면과 상기 제 2 본딩 패드 사이를 제 2 본딩 와이어를 이용하여 전기적으로 접속하는 단계;를

   포함하는 것을 특징으로 하는 반도체 칩 분석용 시편의 제조 방법.
4. 제 3항에 있어서, 상기 패키지 패드로 세라믹 패드를 사용하는 것을 특징으로 하는 반도체 칩 분석용 시편의 제조 방법.