KR20030027193A - 메모리 불량을 구제할 수 있는 반도체 메모리 장치 - Google Patents

메모리 불량을 구제할 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 리던던시 효율증대회로에 관한 것으로, 한 뱅크에서 블록 페일이 발생하여 구제가 불가능할 때, 그 뱅크의 퓨즈를 다른 뱅크의 리던던시에 활용을 할 수 있도록 하는 리던던시 효율증대회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 리던던시 효율증대회로는, n개의 리던던시 라인을 구비하는 반도체 메모리 장치에 있어서, 다수 개의 뱅크들과, 상기 각각의 뱅크들 양측에 있는 상기 리던던시 라인중 적어도 하나 이상을 액티브하도록 리던던시 셀렉트 신호를 출력하는 리던던시 컨트롤 블록들과, 상기 뱅크들 중 적어도 하나 이상이 페일이 발생하여 한 쌍의 뱅크를 상용화할 수 없을 경우 상기 페일이 발생한 한 쌍의 뱅크에서 사용하는 상기 n 개의 리던던시 라인을 상용화 가능한 타측의 뱅크에 추가하여 2n 개의 리던던시 라인을 사용할 수 있도록 상기 뱅크 사이의 주변회로 영역에서 뱅크 코딩을 하여 상기 리던던시 컨트롤 블록들을 선택적으로 제어하는 제1 멀티플렉서와, 상기 제1 멀티플렉서에 의해 뱅크 코딩된 상기 리던던시 컨트롤 블록으로부터의 리던던시 셀렉트 신호 및 상기 제1 멀티플렉서로부터의 신호를 수신하여 상기 페일이 발생한 뱅크의 리던던시 라인을 상기 타측 뱅크에 사용할 수 있도록 상기 뱅크들 사이에 각각 배치하는 제2 멀티플렉서 및 제3 멀티플렉서를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 리던던시 효율증대회로{EFFICIENCY INCREASING CIRCUIT OF REDUNDANCY IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 리던던시 효율증대회로에 관한 것으로, 보다 구체적으로는 블록 페일(fail)등이 발생하여 칩(chip)의 절반만을 상용화할 경우, 페일이 발생한 쪽의 사용하지 않는 퓨즈를 이용하여 리던던시의 효율을 두 배로 증대시킬 수 있는 반도체 메모리 장치의 리던던시 효율증대회로에 관한 것이다.
도 1은 종래의 반도체 메모리 장치의 컬럼 리던던시의 배치 구조를 설명하기 위한 도면이다. 도면에서는 두 개의 뱅크만을 도시하여 설명하였다.
도시된 바와같이, 뱅크 i와 뱅크 k내에는 각각 4 개의 블록(10)을 포함한다. 각 뱅크에는 두 개의 컬럼 리던던시 라인(RYS0)(RYS1)이 각각 존재한다. 하나의 블록에서 두 개 이하의 컬럼 페일이 발생하면 상기 컬럼 리던던시 라인(RYS0)(RYS1)이 대치를 하게 되고, 같은 뱅크내의 다른 블록에서도 동일한 동작이 일어나게 된다. 즉, 한 뱅크에서 두 개의 컬럼 페일만을 구제할 수 있다.
또한 주변회로에서는 상기 컬럼 페일을 구제하기 위한 Y 퓨즈(20)가 각 뱅크 별로 배치되고, Y 퓨즈(20)를 포함하는 리던던시 컨트롤 블록(30)에는 Y 어드레스를 비교하기 위한 AY<0:m>와 뱅크 코딩을 위한 BAi 및 X 블록별로의 대치를 위한 X 블록 코딩인 BXi<0:n>이 입력되어 한 뱅크에서 두 개의 컬럼 페일을 구제한다.
그러나, 뱅크 k에서 블록 페일이 발생하여 구제가 불가능할 때, 뱅크 i만을이용하여 상용화하게 된다. 이 때에도 한 뱅크에서 두 개 이상의 컬럼 페일 구제는 불가능하다. 즉 뱅크 k 쪽의 Y 퓨즈를 사용하지 못하는 것이다.
따라서, 본 발명의 목적은 한 뱅크에서 블록 페일이 발생하여 구제가 불가능할 때, 그 뱅크의 퓨즈를 다른 뱅크의 리던던시에 활용을 할 수 있도록 한 반도체 메모리 장치의 리던던시 효율증대회로를 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치의 컬럼 리던던시 배치 구조를 설명하기 위한 도면.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 리던던시 효율증대회로를 설명하기 위한 블록도.
도 3은 도 2의 제1 멀티플렉서 회로도.
도 4는 도 2의 제2 멀티플렉서 회로도.
도 5는 도 2의 제3 멀티플렉서 회로도.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 블록 200 : 제1 멀티플렉서
210 : 제1 그룹 220 : 제2 그룹
230 : 제3 그룹 240 : 제4 그룹
300 : 제2 멀티플렉서 310, 410 : 제1 전달게이트
320, 420 : 제2 전달게이트 350 : 제5 그룹
370 : 제6 그룹 400 : 제3 멀티플렉서
450 : 제7 그룹 470 : 제8 그룹
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 리던던시 효율증대회로는, n개의 리던던시 라인을 구비하는 반도체 메모리 장치에 있어서, 다수 개의 뱅크들과, 상기 각각의 뱅크들 양측에 있는 상기 리던던시 라인중 적어도 하나 이상을 액티브하도록 리던던시 셀렉트 신호를 출력하는 리던던시 컨트롤 블록들과, 상기 뱅크들 중 적어도 하나 이상이 페일이 발생하여 한 쌍의 뱅크를 상용화할 수 없을 경우 상기 페일이 발생한 한 쌍의 뱅크에서 사용하는 상기 n 개의 리던던시 라인을 상용화 가능한 타측의 뱅크에 추가하여 2n 개의 리던던시 라인을 사용할 수 있도록 상기 뱅크 사이의 주변회로 영역에서 뱅크 코딩을 하여 상기 리던던시 컨트롤 블록들을 선택적으로 제어하는 제1 멀티플렉서와, 상기 제1 멀티플렉서에 의해 뱅크 코딩된 상기 리던던시 컨트롤 블록으로부터의 리던던시 셀렉트 신호 및 상기 제1 멀티플렉서로부터의 신호를 수신하여 상기 페일이 발생한 뱅크의 리던던시 라인을 상기 타측 뱅크에 사용할 수 있도록 상기 뱅크들 사이에 각각 배치하는 제2 멀티플렉서 및 제3 멀티플렉서를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 리던던시 효율증대회로를 설명하기 위한 전체 블록도이고, 도 3은 도 2의 제1 멀티플렉서의 회로도이며, 도 4는 도 2의 제2 멀티플렉서의 회로도이고, 도 5는 도 2의 제3 멀티플렉서의 회로도이다.
먼저, 도 2에 도시된 바와같이, 4개의 뱅크, 즉 뱅크 i, 뱅크 j, 뱅크 k, 및 뱅크 l를 구비하는 반도체 메모리 장치를 제공한다. 도면에서는 뱅크 i와 뱅크 k를 중심으로 설명하였으며, 뱅크 j 및 뱅크 l는 대칭적으로 생각하면 된다.
각각의 뱅크내에는 4개의 블록(100)들이 배치되며, 4개의 컬럼 리던던시 라인(RYS0)(RYS1)(RYS2)(RYS3)이 배치되는데, 그 중 2개의 라인(RYS0)(RYS1)은 각 뱅크가 정상적으로 동작할 때의 컬럼 리던던시 라인이고, 나머지 2개의 라인(RYS2)(RYS3)은 뱅크 i,j 또는 뱅크 k, l중 어느 한 쌍의 뱅크가 구제 불가능한 불량이 있을 경우, 그 구제 불가능한 뱅크의 컬럼 리던던시 라인을 이용한 것이다. 상기 한 쌍의 뱅크는 입출력 구조에 관련이 있는데, 본 발명에서는 뱅크 i와 뱅크 j, 그리고 뱅크 k와 뱅크 l이 각각 한 쌍으로 동작하도록 하며, 또한 여러 입/출력 구조를 만족시킬 수 있도록 할 수 있다.
이때, 상기 컬럼 리던던시 라인은 멀티 플렉서를 통하여 배치된다.
즉, 도시된 바와같이 각 뱅크의 주변회로에는 제1 멀티플렉서(200), 제2 멀티플렉서(300), 및 제3 멀티플렉서(400)가 구비된다. 또한 주변회로에서는 상기 컬럼 페일을 구제하기 위한 Y 퓨즈(500)가 각 뱅크 별로 배치되는데 뱅크 i를 예를들면, Y 퓨즈(500)를 포함하는 리던던시 컨트롤 블록(600)에는 Y 어드레스를 비교하기 위한 AY<0:m>와 뱅크 코딩을 위한 BAi 및 X 블록별로의 대치를 위한 X 블록 코딩인 BXi<0:n> 신호가 입력되어 컬럼 리던던시 셀렉트 신호(RYSi0)(RYSi1)를 발생시킨다.
여기서 제1 멀티플렉서(200)는 뱅크 코딩의 스위치 역할을 수행하는데, 입력으로는 뱅크코딩신호(BAi)(BAk)와, X 블록코딩신호(BXi<O : n>)(BXk<0 : n>)와, 본딩 옵션(BONDING OPTION)을 통한 BONDij 및 BONDkl을 입력으로 하여 뱅크 i에는 BAi 및 BXi<0:n> 신호와, 뱅크 k에는 BAk 및 BXk<0:n> 신호를 상기 리던던시 컨트롤 블록(600)에 각각 출력한다.
상기 BONDij 및 BONDkl 신호는 디바이스 제작 후 테스트 결과 뱅크i 나 뱅크 j에 구제가 불가능한 불량이 발생했을 경우 본딩 옵션을 통해 BONDij신호는 '로우'레벨을 발생시키고, BOND kl 신호는 '하이'레벨을 발생시킨다. 이것은 특정 본딩 패드(BONDING PAD)가 연결된 BONDij 및 BONDkl 신호를 발생시키는 회로에 상기 본딩 패드(BONDING PAD)를 접지(Vss)에 연결하거나, 또는 연결하지 않으므로써 결정할 수 있다.
또한, 반대로 뱅크 k나 뱅크 l에 구제 불가능한 불량이 발생했을 경우에는 BOND ij는 '하이'레벨이 되고, BOND kl은 '로우'레벨이 된다.
그 다음, 제2 멀티플렉서(300)는 상기 BOND ij 신호와, 뱅크 i의 컬럼 리던던시 셀렉트 신호인 RYSi0 또는 RYSi1을 입력으로 하고, 또한 제3 멀티플렉서(400)은 BOND kl 신호와, 뱅크 k의 컬럼 리던던시 셀렉트 신호인 RYSk0 또는 RYSk1을 입력으로 한다. 여기서 뱅크 i의 컬럼 리던던시 라인에 있어서, BOND ij에 '하이'레벨로 입력되고 BOND kl에 '로우'레벨이 입력되는 경우, 제2 멀티플렉서(300)에 의해 RYSi0와 RYSi1 신호는 상기 RYS0와 RYS1의 리던던시 라인에 각각 실리고, 제3 멀티플렉서(400)에 의해 RYSk0와 RYSk1 신호는 상기 RYS2 및 RYS3의 리던던시 라인에 각각 실린다.
반면, 뱅크 k의 컬럼 리던던시 라인에 있어서, BOND kl만 '하이'레벨로 입력되는 경우, 제3 멀티플렉서(400)에 의해 RYSk0와 RYSk1 신호는 상기 RYS0와 RYS1의 리던던시 라인에 각각 실리고, 제2 멀티플렉서(300)에 의해 RYSi0와 RYSi1 신호는 상기 RYS2 및 RYS3의 리던던시 라인에 각각 실린다.
또한 주변회로에서는 상기 컬럼 페일을 구제하기 위한 Y 퓨즈(500)가 각 뱅크 별로 배치되는데 뱅크 i를 예를 들면, Y 퓨즈(500)를 포함하는 리던던시 컨트롤 블록(600)에는 Y 어드레스를 비교하기 위한 AY<0:m>와 뱅크 코딩을 위한 BAi 및 X 블록별로의 대치를 위한 X 블록 코딩인 BXi<0:n>이 입력되어 상기 컬럼 리던던시 셀렉트 신호(RYSi0)(RYSi1)를 발생시킨다.
도 3은 도 2에서의 제1 멀티플렉서(200)를 설명하기 위한 회로도이다.
도시된 바와같이 제1 멀티플렉서(200)는 인버터(INV)와 제1, 제2, 제3 낸드 게이트(N1)(N2)(N3)로 구성되는데, 상기 동일 구성을 갖는 제1 내지 제4 그룹을 포함한다. 제1 멀티플렉서(200)는 제1 신호 및 제2 신호를 수신하는 제1 낸드게이트(N1)와, 상기 제1 신호를 반전시키는 인버터(INV)와, 상기 인버터(INV)를 통한 반전된 신호와 제3 신호를 수신하는 제2 낸드게이트와, 제1낸드게이트(N1) 및 제2 낸드게이트(N3)의 출력신호 각각을 수신하여 제4 신호를 출력하는 제3 낸드게이트(N3)로 구성된다.
여기서, 제1 그룹(210)은 제1 신호가 BONDij 신호이고 제2 신호는 BAi 신호이며 제3 신호는 BAk 신호이고, 제4 신호는 리던던시 컨트롤 블록(600)으로 입력되는 BAi 신호이다.
제2 그룹(220)은 제1 신호가 BONDij 신호이고 제2 신호는 BXi<0:n> 신호이며 제3 신호가 BXk<0:n> 신호이고, 제4 신호는 리던던시 컨트롤 블록(600)으로 입력되는 BXi<0:n> 신호이다.
제3 그룹(230)은 제1 신호가 BONDkl 신호이고 제2 신호는 BAk 신호이며 제3 신호가 BAi 신호이고, 제4 신호는 리던던시 컨트롤 블록(600)으로 입력되는 BAk 신호이다.
또한, 제4 그룹(240)은 제1 신호가 BONDkl 신호이고 제2 신호는 BXk<0:n> 신호이며 제3 신호가 BXi<0:n> 신호이고 제4 신호는 리던던시 컨트롤 블록(600)으로 입력되는 BXk<0:n> 신호이다.
이에대한 동작설명은 다음과 같다.
뱅크 k 또는 뱅크 l에 구제 불가능한 불량이 있는 경우를 예를 들면, BONDij 신호는 '하이'레벨이 되고 BONDkl 신호는 '로우'레벨이 된다. 그러면, 제1 그룹(210)의 리던던시 컨트롤 블록(600)으로 입력되는 BAi 신호에는 제3 신호인 BAk 신호에 상관없이 제2 신호인 BAi 신호가 그대로 실리게 되고, 제3 그룹(230)의 제4 신호인 BAk 신호도 BAk 신호에 상관없이 BAi 신호가 실리게 된다. 이렇게 되면뱅크 k의 리던던시 컨트롤 블록(600)에 뱅크 i의 코딩이 들어가게 되므로 뱅크 i의 컨트롤을 그대로 받을 수 있게 된다.
마찬가지로, 제2 그룹(220) 및 제4 그룹(240)을 통해서 X(row) 계의 블록 코딩인 BXi<0:n>(제4 신호)에는 BXi<0:n> 신호가 그대로 실리고, 또한 BXk<0:n>(제4 신호)에도 BXk<0:n> 신호에 상관없이 BXi<0:n> 신호가 실린다. 그러므로 리던던시 컨트롤 블록에 뱅크 i의 코딩이 들어가게 된다.
그 다음, 도 4 및 도 5는 도 2에서의 제2 멀티플렉서(300) 및 제3 멀티플렉서(400)를 설명하기 위한 회로도이다.
도시된 바와같이, 제2 멀티플렉서(300) 및 제3 멀티플렉서(400)는 하나의 인버터(INV)와 두 개의 제1, 제2 전달게이트(310)(320)로 구성되는데, 각각 동일 구성을 갖는 제5, 제6 그룹(350)(370) 및 제7, 제8 그룹(450)(470)을 포함한다.
여기서, 제5 그룹(350)은 BONDij 신호 및 Y 퓨즈(500)를 포함한 리던던시 컨트롤 블록(600)의 출력신호인 컬럼 리던던시 셀렉트 신호(RYSi0)를 수신하는데, BONDij 신호를 반전하는 인버터(INV)와, 상기 BONDij 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSi0 신호를 뱅크 i의 컬럼 리던던시 라인(RYS0)에 전달하는 제1 전달게이트(310)와, 또한 상기 BONDij 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSi0 신호를 뱅크 k의 컬럼 리던던시 라인(RYS2)에 전달하는 제2 전달게이트(320)을 포함한다.
마찬가지로 제6 그룹(370)은 BONDij 신호 및 Y 퓨즈(500)를 포함한 리던던시 컨트롤 블록(600)의 출력신호인 컬럼 리던던시 셀렉트 신호(RYSi1)를 수신하는데,BONDij 신호를 반전하는 인버터(INV)와, 상기 BONDij 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSi1 신호를 뱅크 i의 컬럼 리던던시 라인(RYS1)에 전달하는 제1 전달게이트(310)와, 또한 상기 BONDij 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSi01 신호를 뱅크 k의 컬럼 리던던시 라인(RYS3)에 전달하는 제2 전달게이트(320)을 포함한다.
또한, 도 5에 도시된 바와같이 제3 멀티플렉서(400)의 제7 그룹(450)은 BONDkl 신호 및 Y 퓨즈(500)를 포함한 리던던시 컨트롤 블록(600)의 출력신호인 컬럼 리던던시 셀렉트 신호(RYSk0)를 수신하는데, BONDkl 신호를 반전하는 인버터(INV)와, 상기 BONDkl 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSk0 신호를 뱅크 k의 컬럼 리던던시 라인(RYS0)에 전달하는 제1 전달게이트(410)와, 또한 상기 BONDkl 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSk0 신호를 뱅크 i의 컬럼 리던던시 라인(RYS2)에 전달하는 제2 전달게이트(420)을 포함한다.
마찬가지로 제8 그룹(450)은 BONDkl 신호 및 Y 퓨즈(500)를 포함한 리던던시 컨트롤 블록(600)의 출력신호인 컬럼 리던던시 셀렉트 신호(RYSk1)를 수신하는데, BONDkl 신호를 반전하는 인버터(INV)와, 상기 BONDkl 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSk1 신호를 뱅크 k의 컬럼 리던던시 라인(RYS1)에 전달하는 제1 전달게이트(410)와, 또한 상기 BONDkl 신호 및 인버터(INV)로부터의 반전된 신호를 수신하여 상기 RYSk1 신호를 뱅크 i의 컬럼 리던던시 라인(RYS3)에 전달하는 제2 전달게이트(420)을 포함한다.
이에대한 동작 설명은 다음과 같다.
먼저, 모든 뱅크가 정상적인 동작을 하면 BONDij 신호와 BONDkl 신호가 '하이'레벨로 액티브된다. 이에의해 제2 멀티플렉서(300)에서 컬럼 리던던시 셀렉트 신호인 RYSi0 신호는 뱅크 i의 컬럼 리던던시 라인(RYS0)에 그대로 실리게되고, RYSi1 신호도 뱅크 i의 컬럼 리던던시 라인(RYS1)에 실리게된다. 마찬가지로, 제3 멀티플렉서(400)에서 컬럼 리던던시 셀렉트 신호인 RYSk0 신호는 뱅크 k의 컬럼 리던던시 라인(RYS0)에 그대로 실리게되고, RYSk1 신호도 뱅크 k의 컬럼 리던던시 라인(RYS1)에 실리게된다.
한편, 뱅크 i 또는 뱅크 j에 많은 페일이 있어 BONDij 신호가 '로우'레벨이 되면 제2 멀티플렉서(300)에서 상기 RYSi0 신호는 뱅크 k의 컬럼 리던던시 라인(RYS2)에 실리게 되고, 상기 RYSi1 신호는 뱅크 k의 컬럼 리던던시 라인(RYS3)에 실리게 된다. 이렇게 되면 뱅크 k에 두 개의 컬럼 리던던시 라인이 추가되는 셈이 된다.
또한, 뱅크 k 또는 뱅크 l에 많은 페일이 있어 BONDkl 신호가 '로우'레벨이 되면 제3 멀티플렉서(400)에서 상기 RYSk0 신호는 뱅크 i의 컬럼 리던던시 라인(RYS2)에 실리게 되고, 상기 RYSk1 신호는 뱅크 i의 컬럼 리던던시 라인(RYS3)에 실리게 된다. 이 또한 뱅크 i에 두 개의 컬럼 리던던시 라인이 추가되는 셈이 된다. 즉, 총 컬럼 리던던시 라인은 RYS0, RYS1, RYS2, RYS3인 4 개가 되어 블록(100)에서 최대 4 개의 컬럼 페일을 구제할 수 있다. 이에의해 종래의 컬럼 페일이 3 개 또는 4 개이기 때문에 구제가 불가능해서 사용할 수 없던 디바이스를 구제함으로써 웨이퍼상에서의 수율을 향상시킬 수 있다.
상술한 실시예에서는 정상동작시 2 개의 리던던시 라인을 이용하여 한 쌍의 뱅크가 총 4 개의 리던던시 라인을 이용할 수 있도록 하였지만, 각 뱅크에 n개의 리던던시 라인을 이용하여 총 2n개의 리던던시 라인을 이용할 수도 있다.
또한, 상술한 실시예에서는 컬럼 리던던시 라인에 대해 설명하였지만, 로오(Row) 리던던시 라인에도 동일하게 적용하여 로오 페일이 구제가 불가능해서 사용할 수 없던 디바이스를 구제함으로써 웨이퍼상에서의 수율을 향상시킬 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리 장치의 리던던시 효율증대회로에 의하면, 한 뱅크에서 블록 페일이 발생하여 구제가 불가능할 때, 그 뱅크의 퓨즈를 다른 뱅크의 리던던시에 활용을 할 수 있도록 제1 내지 제3 멀티플렉서를 이용함으로써 리던던시의 효율을 두 배로 높일 수 있다. 이에의해, 구제가 불가능해서 사용할 수 없던 디바이스를 구제하여 웨이퍼상에서의 수율을 향상시킬 수 있다.

Claims (15)

  1. n개의 리던던시 라인을 구비하는 반도체 메모리 장치에 있어서,
    다수 개의 뱅크들과,
    상기 각각의 뱅크들 양측에 있는 상기 리던던시 라인중 적어도 하나 이상을 액티브하도록 리던던시 셀렉트 신호를 출력하는 리던던시 컨트롤 블록들과,
    상기 뱅크들 중 적어도 하나 이상이 페일이 발생하여 한 쌍의 뱅크를 상용화할 수 없을 경우 상기 페일이 발생한 한 쌍의 뱅크에서 사용하는 상기 n 개의 리던던시 라인을 상용화 가능한 타측의 뱅크에 추가하여 2n 개의 리던던시 라인을 사용할 수 있도록 상기 뱅크 사이의 주변회로 영역에서 뱅크 코딩을 하여 상기 리던던시 컨트롤 블록들을 선택적으로 제어하는 제1 멀티플렉서와,
    상기 제1 멀티플렉서에 의해 뱅크 코딩된 상기 리던던시 컨트롤 블록으로부터의 리던던시 셀렉트 신호 및 상기 제1 멀티플렉서로부터의 신호를 수신하여 상기 페일이 발생한 뱅크의 리던던시 라인을 상기 타측 뱅크에 사용할 수 있도록 상기 뱅크들 사이에 각각 배치하는 제2 멀티플렉서 및 제3 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  2. 제 1항에 있어서,
    상기 제1 멀티플렉서의 입력 신호는 상기 리던던시 컨트롤 블록을 제어하여 상기 한 쌍의 뱅크들 중 어느 하나를 선택하는 제1, 제2 뱅크코딩신호와,
    상기 리던던시 컨트롤 블록을 제어하여 상기 뱅크 내의 블록들 중 어느 하나를 선택하는 제1, 제2 블록코딩신호와,
    상기 한 쌍의 뱅크에 대한 불량 여부를 판단하여 정상적인 동작을 수행하는 뱅크에 대해서는 '하이'레벨을 발생시키고 상기 한 쌍의 뱅크중 어느 하나의 뱅크가 페일이 발생하면 '로우'레벨을 발생시키는 제1, 제2 본딩신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  3. 제 2항에 있어서,
    상기 본딩신호는 디바이스 제작 후 테스트 결과에 따라 특정 본딩 패드(BONDING PAD)가 연결된 회로에 상기 본딩 패드(BONDING PAD)를 접지(Vss)에 연결하거나, 또는 연결하지 않으므로써 결정할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  4. 제 2항에 있어서,
    상기 제1 멀티플렉서는 제1 신호 및 제2 신호를 수신하는 제1 낸드게이트와,
    상기 제1 신호를 반전시키는 인버터와,
    상기 인버터를 통한 반전된 신호와 제3 신호를 수신하는 제2 낸드게이트와,
    상기 제1 낸드게이트 및 상기 제2 낸드게이트(N3)의 출력신호 각각을 수신하여 제4 신호를 출력하는 제3 낸드게이트를 포함하는 제1 그룹과,
    상기 제1 그룹과 동일 구성을 갖는 제2 내지 재4 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  5. 제 4항에 있어서,
    상기 제1 그룹은 상기 제1 신호가 상기 제1 본딩 신호이고, 상기 제2 신호는 상기 제1 뱅크코딩신호이며, 상기 제3 신호는 상기 제2 뱅크 코딩신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  6. 제 4항에 있어서,
    상기 제2 그룹은 상기 상기 제1 신호가 상기 제1 본딩 신호이고, 상기 제2 신호는 상기 제1 블록코딩신호이며, 상기 제3 신호는 상기 제2 블록코딩신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  7. 제 4항에 있어서,
    상기 제3 그룹은 상기 제1 신호가 상기 제2 본딩 신호이고, 상기 제2 신호는 상기 제2 뱅크코딩신호이며, 상기 제3 신호는 상기 제1 뱅크코딩신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  8. 제 4항에 있어서,
    상기 제4 그룹은 상기 제1 신호가 상기 제2 본딩 신호이고, 상기 제2 신호는 상기 제2 블록코딩신호이며, 상기 제3 신호는 상기 제1 블록코딩신호인 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  9. 제 5항 내지 제 8항 중 어느 한 항에 있어서,
    상기 제1 본딩신호가 '하이'레벨이고, 상기 제2 본딩신호는 '로우'레벨인 경우, 상기 제1 그룹 및 상기 제2 그룹은 상기 제3 신호에 상관없이 상기 제2 신호가 상기 제4 신호에 실리고,
    상기 제3 그룹 및 상기 제4 그룹은 상기 제2 신호에 상관없이 상기 제3 신호가 상기 제4 신호에 실리는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  10. 제 1항에 있어서,
    상기 리던던시 셀렉트 신호는 상기 한 쌍의 뱅크의 리던던시 라인 중 어느 하나를 선택하는 일측의 제1 내지 제n 리던던시 셀렉트 신호와,
    상기 타측에 있는 한 쌍의 뱅트의 리던던시 라인 중 어느 하나를 선택하는 타측의 제1 및 제n 리던던시 셀렉트 신호로 구분되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  11. 제 10항에 있어서,
    상기 제2 멀티플렉서 및 상기 제3 멀티플렉서는 상기 한 쌍의 뱅크에 대한 불량 여부를 판단하여 정상적인 동작을 수행하는 뱅크에 대해서는 '하이'레벨을 발생시키고 상기 한 쌍의 뱅크중 어느 하나의 뱅크가 페일이 발생하면 '로우'레벨을 발생시키는 제1, 제2 본딩신호를 각각 입력으로 하고,
    상기 제2 멀티플렉서는 상기 일측의 제1 내지 제n 리던던시 셀렉트 신호를 입력으로 하고,
    상기 제3 멀티플렉서는 상기 타측의 제1 내지 제n 리던던시 셀렉트 신호를 입력으로 하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  12. 제 11항에 있어서,
    상기 제2 멀티플렉서는 상기 제1 본딩신호와, 상기 일측의 제1 리던던시 셀렉트 신호를 입력으로 하여 상기 제1 본딩신호가 '하이'레벨이면 상기 한 쌍의 일측 뱅크에 있는 리던던시 라인을 선택하고, 상기 제1 본딩신호가 '로우'레벨이면 상기 한 쌍의 타측 뱅크에 있는 리던던시 라인을 선택하는 제1 그룹과,
    상기 제1 그룹과 동일 구성을 가지며 상기 일측의 제2 내지 제n 리던던시 셀렉트 신호를 각각 입력으로 하여 상기 제1 본딩신호에 의해 일측 또는 타측 뱅크에 있는 리던던시 라인을 선택하는 제2 내지 제n 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  13. 제 12항에 있어서,
    상기 제1 그룹은 상기 제1 본딩신호를 반전하는 인버터와,
    상기 제1 본딩신호 및 상기 인버터로부터의 반전된 신호를 수신하여 상기 일측의 제1 리던던시 셀렉트 신호를 상기 일측 뱅크의 리던던시 라인에 전달하는 제1 전달게이트와,
    상기 제1 본딩신호 및 상기 인버터로부터의 반전된 신호를 수신하여 상기 일측의 제1 리던던시 셀렉트 신호를 상기 타측 뱅크의 리던던시 라인에 전달하는 제2 전달게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  14. 제 11항에 있어서,
    상기 제3 멀티플렉서는 상기 제2 본딩신호와, 상기 타측의 제1 리던던시 셀렉트 신호를 입력으로 하여 상기 제2 본딩신호가 '하이'레벨이면 상기 한 쌍의 타측 뱅크에 있는 리던던시 라인을 선택하고, 상기 제2 본딩신호가 '로우'레벨이면 상기 한 쌍의 일측 뱅크에 있는 리던던시 라인을 선택하는 제1 그룹과,
    상기 제1 그룹과 동일 구성을 가지며 상기 타측의 제2 내지 제n 리던던시 셀렉트 신호를 각각 입력으로 하여 상기 제2 본딩신호에 의해 일측 또는 타측 뱅크에 있는 리던던시 라인을 선택하는 제2 내지 제n 그룹을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
  15. 제 14항에 있어서,
    상기 제1 그룹은 상기 제2 본딩신호를 반전하는 인버터와,
    상기 제2 본딩신호 및 상기 인버터로부터의 반전된 신호를 수신하여 상기 타측의 제1 리던던시 셀렉트 신호를 상기 타측 뱅크의 리던던시 라인에 전달하는 제1 전달게이트와,
    상기 제2 본딩신호 및 상기 인버터로부터의 반전된 신호를 수신하여 상기 타측 제1 리던던시 셀렉트 신호를 상기 일측 뱅크의 리던던시 라인에 전달하는 제2 전달게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 효율증대회로.
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