KR20030022325A - 홈 게이트형 전계 효과 트랜지스터의 제조방법 - Google Patents

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KR20030022325A
KR20030022325A KR10-2003-7001255A KR20037001255A KR20030022325A KR 20030022325 A KR20030022325 A KR 20030022325A KR 20037001255 A KR20037001255 A KR 20037001255A KR 20030022325 A KR20030022325 A KR 20030022325A
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스즈키도시하루
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소니 가부시끼 가이샤
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Abstract

본 발명은 단채널 효과를 유효하게 억제할 수 있는 홈 게이트형 전계 효과 트랜지스터를, 소스, 드레인의 접합을 얕게, 저저항으로, 또한 용이한 공정으로 형성하는 것이다. 반도체 기판(1)에 불순물을 도입함으로써 소스 또는 드레인으로 되는 불순물 도입층(13)을 형성하며, 불순물 도입층에 홈(15)을 뚫고, 홈(15)의 저면에 게이트 절연막(5)을 형성하며, 홈(15)을 메우도록 게이트(G)를 형성하는 홈 게이트형 전계 효과 트랜지스터(100A)의 제조방법에 있어서, 반도체 기판(1)에 불순물을 도입한 후, 게이트(G)를 형성하기 전에, 불순물을 활성화하는 레이저 어닐링을 행한다.

Description

홈 게이트형 전계 효과 트랜지스터의 제조방법{Method for manufacturing channel gate type field effect transistor}
실리콘기판을 사용한 MOS형 LSI는 현재, 0.18㎛의 디자인 룰(설계 기준)의 LSI가 양산으로 이행한 단계에 있지만, 미세화에 의한 집적도의 향상이 더욱 요구되고 있어, 0.13㎛ 내지 0.10㎛의 디자인 룰의 LSI가 개발되고 있다. 이 LSI에는 동작 속도의 고속화나 저소비 전력화도 요구되고 있다.
LSI를 미세화하고, 집적도를 대규모로 하는 경우, 개개의 트랜지스터의 성능의 불균일함을 억제하는 데 있어서, 단채널 효과를 억제하는 것이 지극히 중요한 과제가 된다.
단채널 효과를 억제하기 위해서 이미 실용화되어 있는 반도체 기판상에 게이트를 형성하고, 소스와 드레인을 게이트에 대하여 자기정합적으로 형성하는 M0S형 전계 효과 트랜지스터에서는 소스나 드레인의 불순물 농도, 형상, 채널 영역의웰(well) 불순물의 프로파일 등의 최적화를 도모하는 것이 이루어지고 있고, 또한 소스나 드레인의 단부에 경사 이온 주입 등의 방법으로 반대 도전형의, 소위, Halo 또는 포켓(pocket)이라고 불리는 불순물 영역을 형성하여, 단채널 효과를 억제하는 것이 시도되고 있다.
또한, 단채널 효과의 억제를 위해서는 소스나 드레인의 저저항성을 유지하면서, 소스나 드레인을 얕게 형성하는 것이 기본적인 중요 사항이 된다.
종래, 소스나 드레인의 형성을 위해서 반도체 기판에 도입한 불순물의 활성화는 저항 가열로를 사용한 열처리(900 내지 950℃, 20 내지 30분)로 행하여지고 있지만, 최근에는 이 열처리에 의한 불순물의 확산을 방지하여 소스나 드레인을 얕게 저저항으로 형성하기 위해서, 할로겐 램프를 사용한 RTA(Rapid Thermal Anneal)가 행하여지고 있다.
도 3에 일반적인 RTA의 승강(昇降)온도 프로파일을 도시한다. RTA에서는 50 내지 100℃의 승온 속도로 1000 내지 1100℃의 어닐링 온도로 승온하여, 이 어닐링 온도를 10초간 정도 유지하고, 자연 냉각한다.
도 4a 내지 도 4h에, RTA를 이용하여 소스, 드레인의 접합을 형성하는 일반적인 n형 전계 효과 트랜지스터(100X)의 제조방법을 도시한다. 이 방법에서는 우선, p형의 실리콘기판(1)에 소자 분리(2)를 형성하고, 또한 SiO2등으로 이루어지는 스루(through)막(3)을 형성하고(도 4a), 스루막(3)을 통해서 화살 표시와 같이 이온 주입을 함으로써 웰(4) 및 Vth의 적성화(敵性化)층(도시하지 않음)을 형성한다(도 4b). 다음에, 스루막(3)을 제거하고, 1000℃, 30분 정도의 열산화에 의해 3 내지 5㎚ 정도의 게이트 절연막(5)을 형성하고, 그 위에 감압 CVD 등에 의해, 두께 500㎚ 정도의 고 농도로 인이 도프된 폴리실리콘(6)을 퇴적하고, 그 위에, 게이트 저항의 저감을 위해서, WSi(7)를 CVD법으로 300㎚ 정도 퇴적한다(도 4c).
그 후, 리소그래피 기술과 에칭 기술을 사용하여 원하는 디지인 룰의 게이트 패턴을 형성하고, 이 게이트 패턴을 마스크로 하여, 확장 소스(8a), 확장 드레인(8b)이 되는 비소 등의 불순물을 화살 표시와 같이 10 keV, 1×1015㎝-2정도 이온 주입한다(도 4d). 다음에, 통상의 CVD에 의해 SiO2막을 퇴적하고, 이방성 에칭함으로써, 측벽(side wall)(9)을 형성하고, 다시 이온 주입함으로써, 소스(S), 드레인(D)이 되는 불순물 도입층을 형성하는 비소를 30 keV로 3×1015㎝-2정도 도입한다(도 4e).
다음에, 단채널 효과의 억제를 위한 포켓(10; Ha1o)을 형성하기 위해서, 기판면의 법선에 대하여 10° 내지 30°의 각도로 p형 불순물을 20 keV, 1×1013㎝-2정도 이온 주입한다(도 4f). 그리고, 지금까지 기판(1)에 도입한 불순물을 활성화하기 위해서, 할로겐 램프를 사용한 RTA에 의해, 1050℃, 10초 정도의 어닐링을 실시한다.
그 후, CVD법으로 SiO2등의 층간 절연막(11)을 퇴적하고(도 4g), 이어서, 층간 절연막(11)에 소스, 드레인의 추출 전극(14)을 형성하고, 트랜지스터(100X)를얻는다(도 9h).
그렇지만, 소스나 드레인의 접합의 형성에, 상술한 바와 같이 RTA를 이용하여도, 어닐링 온도를 유지한 후에는 자연 방열에 의한 냉각이 행하여지기 때문에, 이 냉각시의 강온 속도를 제어할 수 없고, 강온시의 불순물의 확산에 의한 프로파일이 문제가 된다.
이것에 대해서는 도 5에 도시하는 바와 같이, 어닐링 온도에서의 유지시간을 제로로 하는 스파이크(Spike) RTA나 강온시에 He가스 등을 사용하여 강제 냉각하는 퀵 쿨링(quick cooling) RTA의 수법을 취할 수 있다.
그런데, 이들 수법을 구사하여도, 소스나 드레인의 접합 깊이와 저항치는 도 6에 도시하는 바와 같이, 기술계의 로드 맵(road map)(ITRS '99)에 있어서 게이트 길이 130㎚ 이하의 트랜지스터에 요구되는 값으로는 되지 않았다.
또한, 불순물을 이온 주입에 의해서 도입한 경우에 RTA를 행하면, 이온의 충격에 의한 결정의 파괴때문에 다수 형성되는 격자간 원자나 빈 구멍 등의 점 결함이 RTA의 열처리의 초기 단계에서 증속 확산을 일으킨다. 이 때문에, 통상의 열 확산에 의한 불순물의 재분포는 상당히 억제되지만, 점 결함의 증속 확산에 따른 불순물의 확산이 일어나, 불순물의 프로파일은 큰 재분포를 일으킨다.
그래서, 불순물의 활성화법으로서, 엑시머 레이저를 사용한 어닐링이 검토되고 있다. 엑시머 레이저에 의한 어닐링에서는 수 나노(nano)초의 극단 시간 중에 1000℃ 이상으로 승온하기 위해서, 증속 확산을 수반하지 않고 불순물을 활성화할수 있다. 도 7에, BF2(15 keV, 3×1015㎝-2)를 주입하고, XeCl의 엑시머 레이저(파장 308㎚, 펄스폭 40nsec)로 활성화한 p+층의 접합 깊이와 면 저항률(Ω/□)과 레이저 에너지 밀도(mJ/㎠)의 관계를 도시한다.
엑시머 레이저에 의한 어닐링에서는 극단 시간에 가열이 행하여지기 때문에, 열적으로 비평형한 상태로 어닐링 처리가 행하여진다. 따라서, RTA로 어닐링하는 경우에 비하여, 도 7에 도시하는 바와 같이, 얕게 저저항의 접합을 형성하는 것이 가능해진다. 그렇지만, 엑시머 레이저에 의하면, 어닐링시에, 반도체 기판으로부터 게이트 절연막에 의해서 열적으로 절연되어 있는 게이트가 그 구성 기재의 융점을 넘는 온도가 되어, 용융에 의한 변형이나 파괴가 초래되는 경우가 있다.
이러한 문제에 대해서는 소스나 드레인 등의 원하는 부위에만 열처리를 하는 선택적 어닐링의 수법이 필요하게 된다.
선택적 어닐링의 수법으로서는 Si산화막의 두께에 의해서, 레이저의 반사율이 다른 것을 이용하여, 열처리의 필요성의 유무에 따라서 피조사체에 막 두께가 다른 Si산화막을 형성하고, 레이저를 조사하는 방법이 있다. 더욱 구체적으로는 예를 들면, 파장 308㎚의 엑시머 레이저에 대해서, Si산화막의 반사율은 Si산화막의 막 두께에 대하여 도 8에 도시하는 변화를 나타낸다. 따라서 엑시머 레이저를 사용하는 선택적 엑시머 레이저 어닐링법에서는 열처리를 실시하고자 하는 부위에는 Si산화막을 그 반사율이 극소가 되는 막 두께 50㎚로 퇴적하고, 열처리를 실시하고자 하지 않는 부위에는 그 반사율이 최대가 되는 막 두께 100nm로퇴적한다(H.Tsukamoto et al, Jpn.J.Appl.Phys.32, L967(1993)).
이 선택적 엑시머 레이저 어닐링법을 이용하여 소스 및 드레인의 불순물의 활성화를 하는 종래의 n형 트랜지스터의 제조방법을 도 9a 내지 도 9i에 도시한다. 이 방법에서는 우선, p형의 실리콘기판(1)에 소자 분리(2)를 형성하고, 또한 SiO2등으로부터 이루어지는 스루막(3)을 형성하고(도 9a), 스루막(3)을 통해서 이온 주입을 함으로써 웰(4) 및 Vth의 적성화층(도시하지 않음)을 형성한다(도 9b). 다음에, 스루막(3)을 제거하고, 1000℃, 30분 정도의 열산화에 의해 3 내지 5㎚ 정도, 그 위에 감압 CVD 등에 의해, 두께 500㎚ 정도의 고농도로 인이 도프된 폴리실리콘(6)을 퇴적하고, 그 위에, 게이트 저항의 저감을 위해서, WSi(7)을 CVD법으로 300㎚ 정도 퇴적하고, 또한 LPCVD 등에 의해 막 두께 50㎚의 Si산화막(12a)을 퇴적한다(도 9c).
그 후, 리소그래피 기술과 에칭 기술을 사용하여 원하는 디지인 룰의 게이트 패턴(폴리실리콘(6)/WSi(7)/Si산화막(12a))을 형성한다. 그리고, 이 게이트 패턴을 마스크로 하여, 확장 소스(8a), 확장 드레인(8b)으로 이루어지는 비소 등의 불순물을 화살 표시와 같이 10 keV, 1×l015㎝-2정도 이온 주입한다(도 9d). 다음에, 통상의 CVD법으로 SiO2막을 퇴적하고, 이방성 에칭함으로써, 측벽(9)을 형성하고, 다시 이온 주입함으로써, 소스(S), 드레인(D)이 되는 불순물 도입층을 형성하는 비소를 30 keV로 3×1015㎝-2정도 도입한다(도 9e).
다음에, 단채널 효과의 억제를 위한 포켓(10; Halo)을 형성하기 위해서, 기판면의 법선에 대하여 10° 내지 30°의 각도로 p형 불순물을 20 keV, 1×1013㎝-2정도 이온 주입한다(도 9f).
그 후, 반사 방지막으로서 Si산화막(12b)을 CVD법으로, 엑시머 레이저가 극소의 반사율을 나타내는 막 두께 50㎚ 퇴적한다. 이것에 의해, 소스(S), 드레인(D)이 되는 불순물 도입층상에는 이 막 두께 50㎚의 Si산화막(12b)이 형성되고, 게이트 패턴상에는 이 Si산화막(12b)과, 게이트 패턴의 형성 전에 퇴적시킨 Si산화막(12a)의 합계로 막 두께 100nm, 즉, 엑시머 레이저의 반사율이 최대의 막 두께의 Si산화막이 형성된다(도 9g).
다음에, 지금까지 기판(1)에 도입한 불순물을 활성화하기 위해서, 엑시머 레이저(L)를 사용하여 900 내지 1000 mJ/㎠의 에너지 밀도로 어닐링을 실시한다(도 9h).
그 후, CVD법으로 SiO2등의 층간 절연막(11)을 퇴적하고, 이어서, 층간 절연막(11)에 소스, 드레인의 추출 전극(14)을 형성하고, 트랜지스터(100Y)를 얻는다(도 9i).
이와 같이 선택적 어닐링의 수법으로 트랜지스터(100Y)를 제작하면, 게이트(G)가 고온으로 가열되지 않고, 불순물을 활성화시켜야 하는 소스(S) 및 드레인(D)만이 고온에 가열되기 때문에, 어닐링에 따른 게이트(G)의 변형이나 파괴를 방지할 수 있다. 또한, 소스(S)나 드레인(D)에서는 열적으로 비평형한 레이저 어닐링을 하기 때문에, 얕게 저저항의 접합을 형성하는 것이 가능해진다. 따라서, 이 방법에 의하면, 게이트 길이 O.1㎛ 이하로 동작하는 트랜지스터를 제작하는 것이 가능해진다(H.Tsukamoto et al, Jpn.J.Appl.Phys.32, L967(1993)).
그렇지만, 이 방법에 의하면, 선택적 레이저 어닐링을 하기 위해서, 게이트 패턴의 형성의 전후에 각각 Si산화막(12a, 12b)을 기판 전체면에 소정의 막 두께로 균일하게 형성해야만 한다는 공정의 증가와 곤란성이 따른다.
이상과 같이, 전계 효과 트랜지스터의 소스 또는 드레인을 형성하기 위해서 기판에 도입한 불순물을 활성화함에 있어서, 종래 행하여지고 있는 저항 과열로를 사용하는 방법이나 RTA를 이용하는 방법에서는 게이트 길이 0.1㎛ 이하의 지극히 미세화한 트랜지스터에 있어서, 단채널 효과를 효과적으로 억제할 수 있을 정도로 소스, 드레인의 접합을 얕게, 또한 저저항으로 형성하는 것은 곤란하다.
또한, 선택적 레이저 어닐링의 수법을 이용하면, 소스, 드레인의 접합을 얕게, 저저항으로 형성하는 것은 가능하지만, 공정의 증가와 곤란성이 따른다.
이것에 대하여, 본 발명은 지극히 미세화한 전계 효과 트랜지스터를 단채널 효과를 유효하게 억제할 수 있을 정도로 소스, 드레인의 접합을 얕게, 저저항으로, 또한 용이한 공정으로 형성하는 새로운 전계 효과 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 미세화에 대응한 홈 게이트형 전계 효과 트랜지스터의 제조방법에 관한 것이다.
도 1a 내지 도 1i는 실시예의 트랜지스터의 제조방법의 공정 설명도.
도 2a 내지 도 2j는 실시예의 트랜지스터의 제조방법의 공정 설명도.
도 3은 RTA의 승강온도 프로파일.
도 4a 내지 도 4h는 종래의 n형의 트랜지스터의 제조방법의 공정 설명도.
도 5는 스파이크 RTA 및 퀵 쿨링 RTA의 승강온도 프로파일.
도 6은 스파이크 RTA 및 퀵 쿨링 RTA를 이용하여 형성된 p-n 접합의 접합 깊이와 면 저항률의 관계도.
도 7은 엑시머 레이저 어닐링에 의한 접합 깊이와 면 저항률과 레이저 에너지 밀도의 관계도.
도 8은 Si산화막에 있어서의 막 두께와 엑시머 레이저의 반사율의 관계도.
도 9a 내지 도 9i는 종래의 선택적 레이저 어닐링의 수법을 이용한 트랜지스터의 제조방법의 공정 설명도.
본 발명자는 도 9a 내지 도 9i에 도시한 종래의 선택적 레이저 어닐링의 수법에 있어서 공정을 복잡하게 하는 Si산화막(12a)의 형성은 게이트 패턴의 형성 후에 레이저 어닐링을 하기 위해서 필요시 되고 있고, 따라서, 게이트 패턴을 형성하기 전에 어닐링을 하는 홈 게이트형 전계 효과 트랜지스터에 레이저 어닐링을 적용하면, Si산화막(12a)의 형성 공정을 생략할 수 있는 것을 발견하였다.
즉, 본 발명은 반도체 기판에 불순물을 도입함으로써 소스 또는 드레인이 되는 불순물 도입층을 형성하며,
불순물 도입층에 홈을 뚫고,
홈의 저면에 게이트 절연막을 형성하며,
홈을 메우도록 게이트를 형성하는 홈 게이트형 전계 효과 트랜지스터의 제조방법에 있어서,
반도체 기판으로 불순물을 도입한 후, 게이트를 형성하기 전에, 불순물을 활성화하는 레이저 어닐링을 하는 것을 특징으로 하는 홈 게이트형 전계 효과 트랜지스터의 제조방법을 제공한다.
이하, 도면을 참조하면서 본 발명을 구체적으로 설명한다. 또, 각 도면 중, 동일 부호는 동일 또는 동등한 구성 요소를 도시하고 있다.
도 1a 내지 도 1i는 실효 게이트 길이 0.1㎛ 정도의 n형의 홈 게이트형 MOS(MIS) 트랜지스터를 제작하는 본 발명의 제조방법의 일 실시예의 공정 설명도이다.
본 실시예에서는 p형의 실리콘기판(1)에 샬로우 트렌치(shallow trench) 등의 소자 분리(2)를 형성하고, 또한 SiO2등으로 이루어지는 스루막(3)을 형성하고, 스루막(3)을 통해서 화살 표시와 같이 이온 주입함으로써 웰(4) 및 Vth의 적성화층(도시하지 않음)을 형성한다(도 1a).
다음에, n형의 불순물인 인, 비소 등을 화살 표시와 같이 깊이 40nm 정도까지, 5×1015㎝-2정도 이온 주입하고, 소스(S)와 드레인(D)을 구성하는 불순물 도입층(13)을 형성한다(도 1b). 또한, 도 4a 내지 도 4h, 도 9a 내지 도 9i에 도시한 종래형 트랜지스터의 확장 소스(8a), 확장 드레인(8b)에 상당하는 불순물 도입층(8)을 형성하기 위해서는 소스(S), 드레인(D)을 구성하는 불순물 도입층(13)보다 20nm 정도 깊게, 1×1O15㎝-2정도의 n형 불순물을 주입한다(도 1c).
다음에, 엑시머 레이저를 효과적으로 흡수시키는 반사 방지막으로서 두께 50㎚ 정도의 Si산화막(12)을 형성한다(도 1d). 이 Si산화막(12)은 이미 형성되어 있는 스루막(3)을 에칭 등으로 50 ㎚ 정도로 얇게 해도 좋고, 또는, 다시 막 두께 50㎚ 정도의 Si산화막을 퇴적해도 좋다.
그 후, 지금까지 기판(1)에 도입한 불순물을 활성화하기 위해서, 파장 308 ㎚의 XeCl 엑시머 레이저(L)를 에너지 밀도 900 mJ/㎠ 정도로 조사하는 레이저 어닐링을 한다(도 1e).
다음에, CVD법으로 Si3N4또는 SiO2등의 층간 절연막(11)을 0.2 내지 0.3㎛ 정도 퇴적하고, 이어서, KrF 레이저를 사용하는 리소그래피 기술 및 드라이 에칭 기술을 이용하여, 게이트를 형성하는 홈(15)을 소자 분리(2)로 끼워진 영역의 중앙부에, 폭(W)을 0.1 ㎛ 로, 층간 절연막(11)을 관통하여, 확장 소스(8a), 확장 드레인(8b)에 상당하는 불순물 도입층(8)의 프로파일의 단부로부터 수십 ㎚ 정도 깊은 위치까지 형성한다(도 1f).
그 후, 900℃, 20분 정도의 건조 산소 중에서 열산화를 함으로써 두께 2 내지 3㎚ 정도의 산화막으로 이루어지는 게이트 절연막(5)을 홈(15)의 저면 및 측면에 성장시킨다(도 1g). 게이트 절연막(5)으로서는 스퍼터 또는 CVD에 의해, A12O3 등의 고유전율 절연막을 형성하여도 좋다.
다음에, 홈(15) 내에, 폴리실리콘/텅스텐 실리사이드, 또는 금속 게이트가 되는 TiN, Mo 등의 게이트 전극 재료(16)를 CVD법 또는 스퍼터법으로 충전하고, CMP 등으로 평탄화하여 게이트(G)를 형성한다(도 1h).
마지막으로, 층간 절연막(11)을 천공하고, 블랭킷텅스텐 등을 넣고, 에치 백, CMP 등에 의해 여분의 텅스텐을 제거함으로써, 소스(S), 드레인(D)의 추출 전극(14)을 형성하고, 홈 게이트형 트랜지스터(100A)를 얻는다(도 1i).
이와 같이 홈 게이트형 트랜지스터(100A)를 제작하면, 게이트의 형성 전에 소스(S), 드레인(D), 그 밖의 불순물의 활성화를 하기 때문에, 소스(S), 드레인(D)의 접합을 50㎚ 정도의 지극히 얕은 깊이로, 200Ω/□ 정도의 저저항으로 형성할 수가 있다. 더구나, 이 제조방법에 의하면, 종래, 레이저 어닐링을 선택적으로 행하기 위해서 필요시되는 소스(S) 및 드레인(D)상과 게이트(G)상에서 다른 막 두께의 Si산화막을 형성하는 것이 불필요해지기 때문에, 종래의 선택적 레이저 어닐링의 수법에 비하여 트랜지스터의 제조 공정을 간략화할 수 있다. 또한, 홈 게이트형 트랜지스터는 소스(S)와 드레인(D)의 거리가 게이트 길이보다도 길고, 또한, 소스(S)와 드레인(D)이 직접 대면하지 않고 있기 때문에 구조적으로 단채널 효과를 일으키기 어렵다는 이점을 갖고 있지만, 본 실시예의 방법에 의하면, 이러한 홈 게이트형 트랜지스터를 용이하게 제작할 수 있다.
도 2a 내지 도 2j는 도 1a 내지 도 1i에 도시한 트랜지스터(100A)보다도 소스, 드레인과 게이트의 용량이 더욱 저감된 홈 게이트형 MOS(MIS) 트랜지스터(100B)를 제작하는 본 발명의 다른 예의 공정 설명도이다.
본 실시예에서는 도 1a 내지 도 1i에 도시한 트랜지스터(100A)와 같이, p형의 실리콘기판(1)에 소자 분리(2), 스루막(3), 웰(4) 및 Vth의 적성화층(도시하지 않음)을 형성하고(도 2a), 소스(S)와 드레인(D)을 형성하기 위한 불순물 도입층(13; 도 2b), 또한, 엑시머 레이저를 효과적으로 흡수시키는 반사 방지막으로서 두께 50㎚ 정도의 Si산화막(12)을 형성하고(도 2c), 레이저 어닐링을 한다(도 2d).
다음에, CVD법으로 Si3N4또는 SiO2등의 층간 절연막(11)을 0.4 내지 0.5㎛ 정도 퇴적하고, 이어서, KrF 레이저를 사용하는 리소그래피 기술 및 드라이 에칭 기술을 사용하여, 제 1 홈(20)을, 소자 분리(2)로 끼워진 영역의 중앙부에, 폭(W1)을 0.18㎛로 하고, 층간 절연막(11)을 관통하여, 소스(S), 드레인(D)을 형성하는 불순물 도입층(13)의 프로파일의 단부로부터 10㎚ 정도 얕은 위치까지 형성한다(도 2e).
다음에, CVD법과 이방성 에칭을 조합하여, 제 1 홈(20)의 측벽에 SiO2등의 절연 재료로 이루어지는 측벽(21)을 두께(W2)를 0.05㎛ 정도로 형성하고, 또한, 제 1 홈(20)의 저면에서 기판(1)을 노출시킨다(도 2f).
이 측벽(21)을 마스크로 하여, 제 1 홈(20)의 저면에 노출되어 있는 기판(1)에 선택 에칭을 함으로써, 제 2 홈(22)을 불순물 도입층(13)의 프로파일의 단부의 깊이 또는 그 단부보다 수㎚ 정도 깊은 깊이까지 형성한다(도 2g).
다음에, 950℃, 20분 정도의 건조 산소 중에서 제 2 홈(22)의 저면을 열산화함으로써, 두께 2 내지 3㎚의 게이트 절연막(5)을 형성하거나 또는 스퍼터법, 통상의 CVD법, 원자층 화학적 기상 성장법 등을 사용하여, 제 2 홈(22)의 저면에 Al2O3등의 고유전율 절연막으로 이루어지는 게이트 절연막(5)을 형성한다(도 2h).
그 후, 홈 내에, 폴리실리콘/텅스텐 실리사이드, 또는 금속 게이트가 되는 TiN, Mo 등의 게이트 전극 재료(16)를 CVD법 또는 스퍼터법으로 충전하고, CMP 등으로 평탄화한다(도 2i).
마지막으로, 도 1a 내지 도 1i의 트랜지스터(100A)와 같이 소스(S), 드레인(D)의 추출 전극(14)을 형성하고, 트랜지스터(100B)를 얻는다(도 2j).
이와 같이 홈 게이트형 트랜지스터(100B)를 제조하면, 도 1a 내지 도 1i의 홈 게이트형 트랜지스터(100A)와 같이, 종래의 선택적 레이저 어닐링의 수법에 비하여 간략화한 공정으로 레이저 어닐링을 하고, 소스(S), 드레인(D)의 접합이 지극히 얕은 저저항의 트랜지스터를 얻을 수 있다.
또한 이 홈 게이트형 트랜지스터(100B)의 제조방법에 의하면, 측벽(21)에 의해, 소스(S) 또는 드레인(D)과 게이트(G)가 떨어져 있기 때문에, 소스(S) 또는 드레인(D)과 게이트(G)의 용량을 현저하게 저감시킬 수 있다. 이 용량 저감의 효과는 아주 얇은 소스(S), 드레인(D)이 형성되어 있기 때문에 더욱 효과적이다.
또한, 제 1 홈(20)에 대하여 제 2 홈(22)은 측벽(21)에 의해 자기정합적으로 형성되고, 또한 제 2 홈(22)의 폭(W3)은 제 1 홈(20)의 폭(W1)보다 좁게 형성되기 때문에, 제 2 홈(22)의 폭(W3)은 제 1 홈(20)을 규정하는 리소그래피의 능력보다도 자동적으로 좁은 폭으로 형성된다. 더욱 구체적으로는 예를 들면, 제 1 홈(20)의 폭(W1)을 0.18㎛로 하고, 측벽(21)의 폭(W2)을 0.05㎛로 하는 경우, 제 2 홈(22)의 폭(W3)은 0.08㎛로 형성되게 된다. 따라서, 본 실시예에 의하면, 현재 실용화되어 있는 KrF 리소그래피에서도 곤란해진 0.08㎛, 또는 그 이하의, 게이트 길이가 극히 짧은 미세화된 트랜지스터를 제작하는 것이 가능해진다.
도 2a 내지 도 2j에 도시한 제 1 및 제 2 홈을 갖는 홈 게이트형 트랜지스터(100B)의 형성에 있어서도, 도 1a 내지 도 1i에 도시한 홈 게이트형 트랜지스터(100A)와 같이, 확장 소스, 확장 드레인에 상당하는 불순물 도입층을 형성하여도 좋다. 그 경우, 확장 소스, 확장 드레인에 상당하는 불순물 도입층을 기판에 형성한 후에 레이저 어닐링을 하고, 그 후에 제 1 홈을 형성한다.
또는, 제 1 홈(20)을 형성한 후에 확장 소스, 확장 드레인에 상당하는 불순물 도입층을 형성하고, 그 후에 레이저 어닐링을 한다. 이 경우, 레이저의 흡수가 충분히 행하여지도록, 층간 절연막(11)의 두께를 도 2a 내지 도 2j에 도시한 경우보다 얇게 형성해 둔다. 레이저 어닐링 후에는 도 2a 내지 도 2j에 도시한 방법과 같이 측벽을 형성하며, 제 2 홈을 뚫고, 제 2 홈에 게이트 절연막을 형성하며, 이들 홈을 게이트 금속 재료로 매립하여 트랜지스터를 제작한다.
본 발명은 이 밖에 여러가지의 예를 취할 수 있다. 예를 들면, 상술한 실시예에서는 파장 308㎚의 XeCl 엑시머 레이저를 사용하는 예를 개시하였지만, KrF, ArF 등의 엑시머 레이저를 사용하여도 좋다. 또한, 적당한 에너지 밀도로 조사할 수 있는 한, 엑시머 레이저에 한하지 않고, 다른 레이저를 사용하여도 좋다.
또한, 상술한 실시예에서는 n형의 MOS 또는 MIS 트랜지스터의 제조방법에 대해서 설명하였지만, 기판 및 불순물의 도전형을 반대로 함으로써, p형의 트랜지스터에도 마찬가지로 적용할 수 있다.
게이트의 구성 재료로서 사용하는 금속이나, 게이트 절연막으로서 사용하는 고유전율 절연막도 상술한 예에 한정되지 않는다. 작업 기능(work function)이 적당한 금속이나, 밴드 갭이 적당한 고유전율 절연 재료로, 성형성이 좋고, 안정되어 있는 재료를 적절히 선택할 수 있다.
여러가지 막의 두께, 불순물 농도, 불순물층의 깊이 등도 상술한 예에 한정되지 않고, 제작하는 해당 트랜지스터의 게이트 길이, Vth, 전류 구동 능력, 그 밖의 소기의 특성에 의해서 최적화할 수 있다.
본 발명에 의하면, 홈 게이트형 트랜지스터의 제조 공정에서, 소스, 드레인 등을 형성하는 불순물의 활성화를 레이저 어닐링에 의해 행하기 때문에, 게이트 길이 O.1㎛ 이하의 지극히 미세화한 홈 게이트형 트랜지스터를 소스, 드레인의 접합을 지극히 얕게, 저저항으로, 또한 간략화한 공정으로 형성하는 것이 가능해진다. 그리고, 소스, 드레인의 접합을 지극히 얕게 형성할 수 있기 때문에, 소스 또는 드레인과 게이트의 용량을 대폭 저감시킬 수 있다.
또한, 본 발명에 의하면, 소스, 드레인의 접합을 지극히 얕게 형성할 수 있기 때문에, 게이트를 매립한 홈 자체도 얕게 형성할 수 있고, 에칭 등의 가공 정밀도의 불균일함에 의한 실효적인 게이트 길이의 불균일함을 저감시킬 수 있다. 따라서, 드레인 전류나 Vth의 불균일함을 저감시키는 것이 용이해진다.

Claims (3)

  1. 반도체 기판에 불순물을 도입함으로써 소스 또는 드레인이 되는 불순물 도입층을 형성하며,
    불순물 도입층에 홈을 뚫고,
    홈의 저면에 게이트 절연막을 형성하며,
    홈을 메우도록 게이트를 형성하는 홈 게이트형 전계 효과 트랜지스터의 제조방법에 있어서,
    반도체 기판으로 불순물을 도입한 후, 게이트를 형성하기 전에, 불순물을 활성화하는 레이저 어닐링을 하는 것을 특징으로 하는 홈 게이트형 전계 효과 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 반도체 기판에 불순물을 도입한 후, 홈을 뚫기 전에, 반사 방지막을 형성하여 레이저 어닐링을 하는 홈 게이트형 전계 효과 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 반도체 기판에 불순물을 도입한 후, 홈을 뚫기 전에, 반사 방지막을 형성하여 레이저 어닐링을 하고, 그 홈의 측벽에 절연 재료로 이루어지는 측벽을 형성하며,
    측벽을 마스크로 하여 상기 홈의 저면에 제 2 홈을 뚫고,
    제 2 홈의 저면에 게이트 절연막을 형성하며,
    상기 홈들을 메우도록 게이트를 형성하는 홈 게이트형 전계 효과 트랜지스터의 제조방법.
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