KR20030002640A - A synchronous load enable register - Google Patents

Abstract

PURPOSE: A synchronous register having a load function is provided, which reduces unnecessary power consumption, and has a small chip area. CONSTITUTION: The synchronous register comprises an inverter(301) and a NAND gate(303) instead of a multiplexer. A clock signal(clock) is inverted in the inverter, and the NAND gate performs a NAND operation of an inverted clock signal(i_clock) and an enable signal(enable) of an enable signal synchronization unit(105). An output of the NAND gate is provided to a flip flop(101) as a gate clock(g_clock), which is used as a synchronous clock of the flip flop.

Description

로드 기능이 있는 동기형 레지스터{A SYNCHRONOUS LOAD ENABLE REGISTER}Synchronous register with load function {A SYNCHRONOUS LOAD ENABLE REGISTER}

본 발명은 로드 기능이 있는 동기형 레지스터(a synchronous load enable register)에 관한 것으로서, 특히 클록 게이팅(clock gating)을 통해 낮은 소비전력(low power), 작은 소요면적(small area), 높은 테스트성(high testability)을 구현한 레지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous load enable register, in particular low power, small area, and high testability through clock gating. It is about registers that implement high testability.

로드 기능이 있는 동기형 레지스터를 구현할 경우, 보통의 경우는 멀티플렉서와 플립플롭으로 구성된다. 그리고 플립플롭은 클록에 의해 동기되도록 구현된다. 이러한 구현은 매우 흔한 경우이며, 칩 설계(chip design)에서도 많은 부분을 차지한다. 본 발명은 이러한 구현을 할 경우 저전력 솔루션을 제공하기 때문에 어떠한 설계에서도 적용 가능하다.When implementing a synchronous register with a load function, it usually consists of a multiplexer and a flip-flop. Flip-flops are then implemented to be synchronized by the clock. This implementation is a very common case and takes up a lot of chip design. The present invention can be applied to any design since such an implementation provides a low power solution.

앞서 말한 바와 같이, 로드 기능이 있는 동기형 레지스터는 멀티플렉서와, 클록에 의해 동기되는 플립플롭으로 구현된다. 클록이 토글(toggle)될 때마다 그 플립플롭은 전력을 소모하게 된다. 즉 원래는 인에이블이 동작할 때만 플립플롭에 데이터가 로드(load)되면 되는 것인데, 플립플롭이 클록에 동기되어 움직이다 보니 인에이블이 되지 않은 경우에도 이전 값을 유지하기 위해 계속 데이터를 받아들여야 하고, 그러므로 필요 없는 전력을 계속 소모하게 된다.As mentioned earlier, a synchronous register with a load function is implemented with a multiplexer and a flip-flop that is synchronized by a clock. Each time the clock toggles, the flip-flop consumes power. In other words, the data should be loaded on the flip-flop only when the enable operation is enabled. Since the flip-flop moves in synchronization with the clock, the data must be continuously received to maintain the previous value even when the flip-flop is not enabled. Therefore, it continues to consume unnecessary power.

따라서 본 발명은 이러한 불필요한 전력을 줄이는 것을 일 목적으로 한다.Therefore, an object of the present invention is to reduce such unnecessary power.

또한 본 발명은 소요되는 칩 영역이 작은 레지스터를 제공하는 것을 다른 목적으로 한다.It is another object of the present invention to provide a register having a small chip area.

또한 본 발명은 성능 테스트가 용이한 레지스터를 제공하는 것을 또 다른 목적으로 한다.Another object of the present invention is to provide a register which is easy to perform a performance test.

도 1은 종래의 로드 기능이 있는 동기형 레지스터의 회로도.1 is a circuit diagram of a synchronous register with a conventional load function.

도 2는 도 1에 도시된 레지스터에서의 신호 파형도.FIG. 2 is a signal waveform diagram in the register shown in FIG. 1; FIG.

도 3은 본 발명의 제1 실시예에 의한 레지스터의 회로도.3 is a circuit diagram of a register according to a first embodiment of the present invention;

도 4는 도 3에 도시된 레지스터에서의 신호 파형도.4 is a signal waveform diagram in the register shown in FIG.

도 5는 본 발명의 제2 실시예에 의한 레지스터의 회로도.5 is a circuit diagram of a register according to a second embodiment of the present invention;

도 6은 도 5에 도시된 레지스터에서의 신호 파형도.FIG. 6 is a signal waveform diagram in the register shown in FIG. 5; FIG.

도 7은 종래의 레지스터 뱅크(registrer bank)의 회로도.7 is a circuit diagram of a conventional register bank.

도 8은 본 발명에 의한 레지스터 뱅크의 회로도.8 is a circuit diagram of a register bank according to the present invention;

도 9는 본 발명의 제3 실시예에 의한 레지스터의 회로도.9 is a circuit diagram of a register according to a third embodiment of the present invention.

이러한 목적을 구현하기 위하여 본 발명은 로드(load) 기능이 있는 동기형 레지스터에 있어서, 로드 인에이블 신호와 클록 신호를 입력으로 받아 로드 인에이블 신호가 활성화되는 경우에만 클록 신호를 출력하는 클록 게이팅 수단(clock gating means)과, 클록 게이팅 수단의 출력 신호에 따라 동작하는 플립플롭을 구비한 것을 특징으로 한다.In order to achieve the above object, the present invention provides a clock gating means for receiving a load enable signal and a clock signal as an input in a synchronous register having a load function and outputting a clock signal only when the load enable signal is activated. (clock gating means) and a flip-flop operating according to the output signal of the clock gating means.

클록 게이팅 수단은 클록 신호를 인버팅하는 인버터와, 인에이블 신호와 인버터의 출력 신호에 대해 논리곱 연산을 수행하여 클록 게이팅 수단의 출력 신호로 제공하는 논리 게이트를 포함한다. 바람직하게는 클록 게이팅 수단은 클록 신호에 따라 인에이블 신호를 래치하는 래치부와, 래치부의 출력 신호와 클록 신호에 대해 논리곱 연산을 수행하여 클록 게이팅 수단의 출력 신호로 제공하는 논리 게이트를 포함한다. 더욱 바람직하게는 클록 게이팅 수단은 스캔 인에이블 신호(스캔 인에이블 signal)를 더 입력받고, 클록 신호에 따라 인에이블 신호를 래치하는 래치부와, 래치부의 출력 신호와 스캔 인에이블 신호에 대해 논리합 연산을 수행하는 제1 논리 게이트와, 제1 논리 게이트의 출력 신호와 클록 신호에 대해 논리곱 연산을 수행하는 클록 게이팅 수단의 출력 신호로 제공하는 제2 논리 게이트를 포함한다.The clock gating means includes an inverter for inverting the clock signal and a logic gate for performing an AND operation on the enable signal and the output signal of the inverter and providing it as an output signal of the clock gating means. Preferably, the clock gating means includes a latch portion for latching the enable signal according to the clock signal, and a logic gate for performing an AND operation on the output signal and the clock signal of the latch portion and providing it as an output signal of the clock gating means. . More preferably, the clock gating means further receives a scan enable signal (scan enable signal), and performs an OR operation on the latch unit for latching the enable signal according to the clock signal, and the output signal and the scan enable signal of the latch unit. And a second logic gate to provide an output signal of a clock gating means for performing an AND operation on the output signal and the clock signal of the first logic gate.

전술한 바와 같은 특징을 갖는 본 발명에 의해 플립플롭을 동작시키는 클록은 게이팅된다. 인에이블 신호와 클록 신호를 게이트로 묶어 인에이블 될 때만 클록이 동작하게 만들어 플립플롭이 그때만 동작하도록 하는 것이다. 그러나 이러한 구성에서는 클록에 그리치(glitch)를 발생시킬 수가 있어서 사용할 때 주의를 해야 한다. 그리치가 발생하면 원하지 않는 사이클에서 데이터가 플립플롭에 로드될 수 있기 때문이다.According to the present invention having the features as described above, the clock for operating the flip-flop is gated. The enable and clock signals are gated so that the clock operates only when enabled, so that the flip-flop operates only at that time. However, this configuration can cause glitches in the clock, so care must be taken when using it. This is because glitches can cause data to be loaded into flip-flops in unwanted cycles.

본 발명은 이러한 결점을 보완하기 위해 클록을 게이팅(gating) 할 때 인에이블 신호를 래치회로로 한번 잡은 다음에 사용한다. 래치회로를 사용하면 인에이블 신호가 클록신호와 약간의 타이밍이 어긋나도 이것이 그리치로 나타나지 않는다. 그리고 게이팅된 클록에 스캔 인에이블 신호를 논리합 게이트로 한번 묶어 주면 테스트하기에 용이하게 된다.In order to compensate for this drawback, the present invention uses the enable signal once as a latch circuit when gating the clock. With a latch circuit, even if the enable signal is slightly out of timing with the clock signal, it does not appear to be a grit. Once the scan enable signal is tied to the gated clock with an OR gate, it is easy to test.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다.Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention; Like reference numerals in the drawings indicate the same or similar components or signals.

도 1은 종래의 로드 기능이 있는 동기형 레지스터의 회로도이다. 도 1에 도시되어 있는 바와 같이 플립플롭(101)과 멀티플렉서(103)와 인에이블 신호 동기부(105)를 구비하고 있다. 플립플롭(101)은 클록신호(clock)에 따라 입력단에 인가되는 데이터를 출력한다. 인에이블 신호 동기부(105)는 인에이블 신호가 클록 신호에 동기되도록 한다. 인에이블 신호 동기부(105)로부터 출력되는 인에이블 신호(enable)는 멀티플렉서(103)의 선택 신호로 사용된다. 즉 멀티플렉서(103)는 인에이블 신호(enable)가 "0"이면 입력단(0)으로 입력되는 신호(Date_out)를 출력하여 플립플롭(101)으로 제공하고, 인에이블 신호(enable)가 "1"이면 입력단(1)으로 입력되는 신호(Data_in)를 출력하여 플립플롭(101)으로 제공한다. 따라서 클록(clock)의 상승 에지(positive edge)에서 인에이블 신호(enable)가 "1"일 경우는 Data_in 신호가 플립플롭(101)에 래치되어 Data_out 신호로 출력되고, 인에이블 신호(enable)가 "0"일 경우에는 플립플롭(101)은 이전 값을 유지하게 된다.1 is a circuit diagram of a synchronous register with a conventional load function. As shown in FIG. 1, a flip-flop 101, a multiplexer 103, and an enable signal synchronizer 105 are provided. The flip-flop 101 outputs data applied to the input terminal according to a clock signal. The enable signal synchronizer 105 causes the enable signal to be synchronized with the clock signal. The enable signal output from the enable signal synchronizer 105 is used as the selection signal of the multiplexer 103. That is, when the enable signal "enable" is "0", the multiplexer 103 outputs the signal Date_out input to the input terminal 0 and provides it to the flip-flop 101, and the enable signal "enable" is "1". In this case, the signal Data_in input to the input terminal 1 is output and provided to the flip-flop 101. Therefore, when the enable signal is "1" at the positive edge of the clock, the Data_in signal is latched to the flip-flop 101 to be output as the Data_out signal, and the enable signal is enabled. In the case of "0", the flip-flop 101 maintains the previous value.

도 2는 도 1에 도시된 레지스터에서의 신호 파형도이다. 전술한 바와 같이, 인에이블 신호(enable)가 0일 경우 멀티플렉서(103)의 입력단으로 Data_out 신호가 돌아 들어오기 때문에 플립플롭(101)은 클록(clock)이 상승 에지가 되어 입력 신호를 래치하더라도 이전 값을 그대로 받는 것이기 때문에 클록이 매 사이클 움직이는 것으로 인해 전력 소모만 많아질 뿐이다.FIG. 2 is a signal waveform diagram in the register shown in FIG. As described above, when the enable signal is 0, the data_out signal is returned to the input terminal of the multiplexer 103 so that the flip-flop 101 may move even if the clock becomes the rising edge to latch the input signal. Because the value is taken as it is, the clock moves only every cycle, which only consumes more power.

도 3은 본 발명의 제1 실시예에 의한 레지스터의 회로도이다. 도 3에 도시되어 있는 바와 같이 본 실시예에 의한 레지스터는 멀티플렉서 대신에 인버터(301)와 NAND 게이트(303)를 구비하고 있다. 인버터(301)에서 클록 신호(clock)는 반전되며, 반전된 클록 신호(i_clock)는 NAND 게이트(303)에서 인에이블 신호 동기부(105)의 출력 신호인 인에이블 신호(enable)와 NAND 연산이 수행된다. NAND 게이트(303)의 출력은 게이팅된 클록(g_clock)으로 플립플롭(101)에 제공된다. 게이팅된 클록(g_clock)이 플립플롭(101)의 동기 클록으로 사용된다.3 is a circuit diagram of a register according to a first embodiment of the present invention. As shown in Fig. 3, the register according to the present embodiment has an inverter 301 and a NAND gate 303 instead of the multiplexer. The clock signal clock is inverted in the inverter 301, and the inverted clock signal i_clock has an enable signal and an NAND operation, which is an output signal of the enable signal synchronizer 105, in the NAND gate 303. Is performed. The output of NAND gate 303 is provided to flip-flop 101 with a gated clock g_clock. The gated clock g_clock is used as the synchronous clock of the flip-flop 101.

도 4는 도 3에 도시된 레지스터에서의 신호 파형도이다. 반전된 클록 신호(i_clock)와 인에이블 신호(enable)를 NAND 게이트(303)로 묶는 경우 인버터(301)와 인에이블 신호 동기부(105) 사이의 상대적인 지연 정도에 따라 2가지 경우가 생긴다. 먼저 경우 1은 인버터(301)의 지연에 의해 만들어지는 반전된 클록 신호(i_clock)가 인에이블 신호(enable)보다 빠른 경우로서, 인에이블 신호(enable)가 "1"인 경우에만 g_clock 신호가 토글(toggle)된다. 이 g_clock 신호에 의해 동작되는 플립플롭(101)은 g_clock 신호의 상승 에지에서만 입력되는 Data_in 신호를 받아서 Data_out으로 내보낸다. 이 g_clock 신호와 원래의 clock 신호의 토글을 비교해 보면 g_clock이 훨씬 적다. 이는 g_clock 신호에 의해 움직이는 플립플롭(101)도 그만큼 동작하는 횟수가 줄어들어 전력 소모가 줄어든다는것을 의미한다.4 is a signal waveform diagram in the register shown in FIG. When the inverted clock signal (i_clock) and the enable signal (enable) are tied to the NAND gate 303, two cases may occur depending on the relative degree of delay between the inverter 301 and the enable signal synchronizer 105. First, case 1 is a case in which the inverted clock signal i_clock generated by the delay of the inverter 301 is faster than the enable signal. The g_clock signal is toggled only when the enable signal is "1". (toggle) The flip-flop 101 operated by this g_clock signal receives the Data_in signal input only at the rising edge of the g_clock signal and sends it to Data_out. If you compare the g_clock signal with the original clock signal toggle, g_clock is much less. This means that the number of times the flip-flop 101 moved by the g_clock signal is operated as well, thereby reducing power consumption.

다음 경우 2는 인버터(301)의 지연에 의해 i_clock 신호가 enable 신호보다 느릴 경우에는 g_clock 신호에 그리치(glitch)가 생긴다. 이 그리치에 의해서 플립플롭(101)은 원하지 않는 부분에서 Data_in을 받게 되며, 이렇게 잘못 받은 데이터가 동작에 영향을 줄 수 있다. 그러므로 도 3에 도시된 레지스터에서는 전력이 줄어드는 효과는 있으나, 인버터(301)의 지연을 보장할 수 없을 경우에는 동작에 치명적인 에러가 발생할 수 있다.In the following case 2, when the i_clock signal is slower than the enable signal due to the delay of the inverter 301, glitches occur in the g_clock signal. By this glyph, the flip-flop 101 receives Data_in at an undesired portion, and thus incorrectly received data may affect the operation. Therefore, although the effect of reducing the power in the register shown in FIG. 3, when the delay of the inverter 301 cannot be guaranteed, a fatal error in operation may occur.

도 5는 본 발명의 제2 실시예에 의한 레지스터의 회로도이다. 도 5에 도시된 바와 같이 enable 신호를 래치하는 래치회로(501)와 AND 게이트(503)를 구비하고 있는 점에서 구별된다. 래치회로(501)는 클록 신호(clock)에 따라 인에이블 신호(enable)를 래치하고, 이 래치된 인에이블 신호(l_enable)를 AND 게이트(503)에 제공한다. AND 게이트(503)에는 또한 클록 신호(clock)가 입력되며, 클록 신호(clock)는 래치된 인에이블 신호(l_enable)에 의해 게이팅되어 g_clock 신호로서 플립플롭(101)에 제공된다.5 is a circuit diagram of a register according to a second embodiment of the present invention. As shown in Fig. 5, the latch circuit 501 latching the enable signal and the AND gate 503 are distinguished. The latch circuit 501 latches an enable signal in accordance with a clock signal, and provides the latched enable signal l_enable to the AND gate 503. The clock signal clock is also input to the AND gate 503, and the clock signal is gated by the latched enable signal l_enable and provided to the flip-flop 101 as a g_clock signal.

도 6은 도 5에 도시된 레지스터에서의 신호 파형도이다. 도 6에 도시되어 있는 바와 같이 래치된 인에이블 신호(l_enable)에는 전혀 그리치가 뜨지 않는다. 따라서 g_clock 역시 인에이블 신호(l_enable)가 "1"일 경우에만 토글되므로 플립플롭(101)의 동작을 현저하게 줄일 수 있다. 소비전력은 줄이고 동작은 그대로인 회로를 얻을 수 있는 것이다.FIG. 6 is a signal waveform diagram in the register shown in FIG. As shown in FIG. 6, the latched enable signal l_enable does not have a grit. Accordingly, since g_clock is also toggled only when the enable signal l_enable is "1", the operation of the flip-flop 101 can be significantly reduced. The result is a circuit with reduced power consumption and operation.

도 7은 종래의 레지스터 뱅크(registrer bank)의 회로도이고, 도 8은 본 발명에 의한 레지스터 뱅크의 회로도이다. 도 7과 도 8은 레지스터를 8 비트로 확장한 레지스터 뱅크의 경우를 도시하고 있다. 레지스터 뱅크의 경우 위에서 말한 본 발명의 이점을 더욱 확실히 알 수 있다.7 is a circuit diagram of a conventional register bank, and FIG. 8 is a circuit diagram of a register bank according to the present invention. 7 and 8 show the case of a register bank in which a register is extended to eight bits. In the case of a register bank, the above advantages of the present invention can be seen more clearly.

도 7에 도시된 종래의 레지스터 뱅크와 도 8에 도시된 본 발명에 의한 레지스터 뱅크를 비교해 보면, 먼저 본 발명에 의한 레지스터 뱅크(800)는 종래의 레지스터 뱅크(700)에 비해 영역에 대한 소비가 적다. 즉 종래의 레지스터 뱅크(700)에서는 플립플롭 각각의 입력단에 외부에서 들어오는 Data_in 신호와 플립플롭(101)의 이전 값을 유지하는 신호를 선택하는 멀티플렉서(701)가 설치되어 있으므로, 이로 인한 영역 손실이 많다. 모든 동기형 회로 설계에서는 이러한 구성이 굉장히 많으므로 본 발명에 의한 구성은 굉장히 많은 영역상의 이득을 가져올 수 있다.When comparing the conventional register bank shown in FIG. 7 and the register bank according to the present invention shown in FIG. 8, first, the register bank 800 according to the present invention consumes more area than the conventional register bank 700. little. That is, in the conventional register bank 700, since the multiplexer 701 for selecting the data_in signal from the outside and the signal holding the previous value of the flip-flop 101 is installed at each input terminal of the flip-flop, the area loss caused by the many. In all synchronous circuit designs, such a configuration is so large that the configuration according to the present invention can bring a large number of benefits on the area.

그리고 소비전력 측면에서 보면, 이미 설명한 바와 같이 기존의 방식에서는 플립플롭이 그 이전 값을 유지하는 경우, 즉 인에이블이 발생하지 않는 경우에도 플립플롭에 연결된 클록이 계속 토글되기 때문에 플립플롭도 전력을 계속 소비하게 된다. 그러나 본 발명에서는 플립플롭에 연결되는 클록 신호를 한번 래치된 인에이블 신호(l_enable)와 AND 게이트로 묶었기 때문에, 플립플롭에 제공되는 g_clock 신호는 인에이블 신호가 발생할 때에만 토글된다. 그러므로 플립플롭의 전력도 인에이블이 발생할 때에만 소비되는 것이다. 예에서는 그 사이클이 많지 않지만, 실제의 경우는 동작 사이클이 이보다 훨씬 많게 되며, 그러면 전력에 대한 이익도 점점 더 많아지게 된다. 즉 본 발명의 이점은 회로가 클수록, 사이클이 많을수록 그 효과가 커지게 된다.In terms of power consumption, the flip-flop also reduces power in the conventional manner, as the flip-flop continues to toggle when the flip-flop maintains its previous value, that is, even when no enable occurs. Continue to consume. However, in the present invention, since the clock signal connected to the flip-flop is AND gated together with the enable signal l_enable latched once, the g_clock signal provided to the flip-flop is toggled only when the enable signal occurs. Thus, the flip-flop power is only consumed when the enable occurs. In the example, there are not many cycles, but in practice there are many more cycles of operation, which in turn leads to more and more benefits for power. That is, the advantage of the present invention is that the larger the circuit, the more cycles, the greater the effect.

도 9는 본 발명의 제3 실시예에 의한 레지스터의 회로도이다. 도 9에 도시된 레지스터는 도 8에 도시된 레지스터에 비해 OR 게이트(901)를 더 구비하고 있는 점에서 구별된다. OR 게이트(901)는 래치된 인에이블 신호(l_enable)와 스캔 인에이블 신호(scan_enable)를 입력으로 가지며, 그 출력 신호는 AND 게이트(503)에 입력으로 제공한다. 따라서 클록 신호(clock)의 상승 에지에서 래치된 인에이블 신호(l_enable)가 "1"이거나 스캔 인에이블 신호(scan_enable)가 "1"인 경우에 플립플롭들은 Data_in[n] 신호를 Data_out[n] 신호로 출력한다.9 is a circuit diagram of a register according to a third embodiment of the present invention. The register shown in FIG. 9 is distinguished in that it further includes an OR gate 901 as compared with the register shown in FIG. The OR gate 901 has a latched enable signal l_enable and a scan enable signal scan_enable as inputs, and its output signal is provided as an input to the AND gate 503. Accordingly, when the enable signal l_enable latched on the rising edge of the clock signal is "1" or the scan enable signal scan_enable is "1", the flip-flops output the Data_in [n] signal to Data_out [n]. Output as a signal.

스캔 인에이블 신호(scan_enable)는 스캔 테스트(scan test)의 경우에만 "1"로 되는 신호이므로 스캔 테스트의 경우에도 보다 적은 전력을 소모하면서 테스트를 할 수 있다.Since the scan enable signal scan_enable is a signal that becomes “1” only in the case of a scan test, the scan enable signal can be tested while consuming less power.

지금까지는 본 발명을 구체화하는 몇 개의 실시예에 관해서 기술하였으며, 이는 본 발명의 권리범위를 한정하려는 취지는 아니다. 따라서 당업자들은 본 발명의 권리범위 안에서 상기 구성에 대해 다양한 변형이나 변경이 가할 수 있음을 주목하여야 한다. 본 발명의 권리범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.So far, several embodiments of the present invention have been described, which are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes can be made to the above configuration within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.

본 발명은 플립플롭으로 들어가는 클록을 인에이블이 될 때만 토글되게 함으로써, 플립플롭이 토글되는 횟수를 줄여서 그 만큼의 전력을 줄이게 된다. 또한 이렇게 클록을 게이팅하게 되면 플립플롭이 이전 값을 유지하기 위해서 필요로 했던 멀티플렉서가 필요 없게 되므로 멀티플렉서 만큼의 영역을 줄이는 효과도 있다. 또한 스캔 인에이블 신호를 정규 인에이블 신호와 마찬가지로 클록과 게이팅되도록 함으로써 스캔 테스트 시에도 적은 전력을 소비하면서 테스트를 할 수 있는 이점이 있다.According to the present invention, the clock entering the flip-flop is toggled only when enabled, thereby reducing the number of times the flip-flop is toggled, thereby reducing the power. Gating the clock also reduces the area of the multiplexer, as the flip-flop eliminates the need for the multiplexer needed to maintain the previous value. In addition, by enabling the scan enable signal to be gated with the clock just like a normal enable signal, the test can be tested with low power consumption.

Claims (4)

로드(load) 기능이 있는 동기형 레지스터에 있어서,In a synchronous register with a load function, 로드 인에이블 신호와 클록 신호를 입력으로 받아 로드 인에이블 신호가 활성화되는 경우에만 상기 클록 신호를 출력하는 클록 게이팅 수단(clock gating means)과,Clock gating means for receiving a load enable signal and a clock signal as inputs and outputting the clock signal only when the load enable signal is activated; 상기 클록 게이팅 수단의 출력 신호에 따라 동작하는 플립플롭을A flip-flop operating according to the output signal of the clock gating means 구비한 것을 특징으로 하는 레지스터.A register, characterized in that provided. 제1항에 있어서,The method of claim 1, 상기 클록 게이팅 수단은The clock gating means 상기 클록 신호를 인버팅하는 인버터와,An inverter for inverting the clock signal; 상기 인에이블 신호와 상기 인버터의 출력 신호에 대해 논리곱 연산을 수행하여 상기 클록 게이팅 수단의 출력 신호로 제공하는 논리 게이트를A logic gate for performing an AND operation on the enable signal and the output signal of the inverter and providing the logic gate as an output signal of the clock gating means; 포함한 것을 특징으로 하는 레지스터.Registers, characterized in that included. 제1항에 있어서,The method of claim 1, 상기 클록 게이팅 수단은The clock gating means 상기 클록 신호에 따라 상기 인에이블 신호를 래치하는 래치부와,A latch unit for latching the enable signal according to the clock signal; 상기 래치부의 출력 신호와 상기 클록 신호에 대해 논리곱 연산을 수행하여상기 클록 게이팅 수단의 출력 신호로 제공하는 논리 게이트를A logic gate which performs an AND operation on the output signal of the latch unit and the clock signal to provide an output signal of the clock gating means; 포함한 것을 특징으로 하는 레지스터.Registers, characterized in that included. 제1항에 있어서,The method of claim 1, 상기 클록 게이팅 수단은The clock gating means 스캔 인에이블 신호(스캔 인에이블 signal)를 더 입력받고,Receiving a scan enable signal (scan enable signal) further, 상기 클록 신호에 따라 상기 인에이블 신호를 래치하는 래치부와,A latch unit for latching the enable signal according to the clock signal; 상기 래치부의 출력 신호와 상기 스캔 인에이블 신호에 대해 논리합 연산을 수행하는 제1 논리 게이트와,A first logic gate configured to perform an OR operation on the output signal of the latch unit and the scan enable signal; 상기 제1 논리 게이트의 출력 신호와 상기 클록 신호에 대해 논리곱 연산을 수행하는 상기 클록 게이팅 수단의 출력 신호로 제공하는 제2 논리 게이트를A second logic gate serving as an output signal of the clock gating means for performing an AND operation on the output signal of the first logic gate and the clock signal; 구비한 것을 특징으로 하는 레지스터.A register, characterized in that provided.