KR20030002604A - A method for forming a metal-insulator-metal capacitor - Google Patents
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Abstract
Description
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 제조 공정중 다층 금속배선 ( multi-layer metalization )을 만드는 공정을 진행하는 도중에 금속-부도체-금속 ( MIM, metal-insulator-metal 또는 tungsten-insulator-tungsten ) 구조를 갖는 아날로그 캐패시터를 형성하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of forming an MCM capacitor, and in particular, a metal insulator-metal (MIM, metal-insulator-metal or tungsten) during a process of making a multi-layer metalization during a semiconductor device manufacturing process. It relates to a technique for forming an analog capacitor having an -insulator-tungsten) structure.
현재, MIM 캐패시터는 테스트 진행중인 사항이라 고정된 구조를 갖고 있지는 않지만 현재 테스트 진행중인 구조는, PMD ( pre metal dielectric ) 공정 완료후에 하부 플레이트 금속 증착, 유전체막인 절연막 증착 및 상부 플레이트 금속 증착 공정으로 캐패시터를 정의하기 위해 상부 플레이트 금속 식각, 유전체막 식각 및 하부 금속 식각의 공정을 진행하고, 산화막 계통의 층간절연막을 형성하고 캐패시터로 인한 단차 완화를 위한 CMP 공정으로 상기 층간절연막을 평탄화식각한다.Currently, MIM capacitors are under test and do not have a fixed structure, but the structure under test is based on the completion of the pre metal dielectric (PMD) process, the lower plate metal deposition, the dielectric film insulation film, and the upper plate metal deposition process. In order to define, the upper plate metal etching, the dielectric film etching, and the lower metal etching process are performed, and the interlayer insulating film is planarized by a CMP process for forming an interlayer insulating film of an oxide film system and alleviating a step caused by a capacitor.
그러나, 상기 평탄화식각공정시 단차가 높은 부분의 층간절연막 두께가 얇아지게 되어 비아 콘택 공정시 하부층의 손상될 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시키는 문제점이 있다.However, in the planarization etching process, the thickness of the interlayer insulating layer having a high step height becomes thin, which may damage the lower layer during the via contact process, thereby degrading the characteristics and reliability of the semiconductor device and reducing the yield of the semiconductor device.
도 1a 내지 도 1h 는 종래기술에 따른 엠아이엠 ( metal-insulator-metal ) 캐패시터 형성방법을 도시한 단면도이다.1A to 1H are cross-sectional views illustrating a method of forming a metal-insulator-metal capacitor according to the prior art.
도 1a를 참조하면, 반도체기판(도시안됨) 상부에 엠아이엠 캐패시터를 형성하기 위해 하부 산화막 상부에 하부금속배선층(100)/유전체막(17)/상부금속층(19)의 적층구조를 형성한다.Referring to FIG. 1A, in order to form an M capacitor on a semiconductor substrate (not shown), a stacked structure of a lower metal wiring layer 100, a dielectric film 17, and an upper metal layer 19 is formed on an upper portion of an oxide film.
이때, 상기 하부금속배선층(100)은 제1 Ti/TiN 막(11), 알루미늄(13) 및 제2 Ti/TiN 막(15) 적층구조로 형성된 것이다.In this case, the lower metal wiring layer 100 is formed in a stacked structure of the first Ti / TiN film 11, the aluminum 13, and the second Ti / TiN film 15.
그리고, 상기 유전체막(17)은 실리콘산화질화막으로 형성하고, 상기 상부금속층(19)은 Ti/TiN 막으로 형성한 것이다.The dielectric layer 17 is formed of a silicon oxynitride layer, and the upper metal layer 19 is formed of a Ti / TiN layer.
도 1b를 참조하면, 상기 상부금속층(19) 상부에 제1감광막패턴(21)을 형성한다.Referring to FIG. 1B, a first photoresist layer pattern 21 is formed on the upper metal layer 19.
이때, 상기 제1감광막패턴(21)은 아날로그 캐패시터의 상부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.In this case, the first photoresist layer pattern 21 is formed by an exposure and development process using a mask for the upper electrode of the analog capacitor.
도 1c를 참조하면, 상기 제1감광막패턴(21)을 마스크로 하여 상기 상부금속층(19)과 유전체막(17)을 식각한다.Referring to FIG. 1C, the upper metal layer 19 and the dielectric film 17 are etched using the first photoresist pattern 21 as a mask.
도 1d를 참조하면, 전체표면상부에 제2감광막패턴(23)을 형성한다. 이때, 상기 제2감광막패턴(23)은 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.Referring to FIG. 1D, a second photosensitive film pattern 23 is formed on the entire surface. In this case, the second photoresist layer pattern 23 is formed by an exposure and development process using a lower metal wiring and a mask for a lower electrode of an analog capacitor.
도 1e를 참조하면, 상기 하부 금속배선 및 아날로그 캐패시터의 하부전극용 마스크를 이용한 식각공정으로 상기 하부금속배선층(100)을 식각하여 하부 금속배선(25) 및 아날로그 캐패시터(27)를 형성한다.Referring to FIG. 1E, the lower metal wiring layer 100 is etched by an etching process using a lower electrode mask of the lower metal wiring and the analog capacitor to form the lower metal wiring 25 and the analog capacitor 27.
도 1f를 참조하면, 전체표면상부를 평탄화시키는 층간절연막(29)을 형성한다.Referring to FIG. 1F, an interlayer insulating film 29 is formed to planarize the entire upper surface portion.
그러나, 상기 아날로그 캐패시터(27)로 인한 단차 때문에 평탄화식각공정인 CMP 공정시 캐패시터(27) 부분과 하부금속배선(25) 에서의 층간절연막(29) 두께 차이가 유발된다.However, due to the step due to the analog capacitor 27, the thickness difference between the interlayer insulating film 29 in the capacitor 27 and the lower metal wiring 25 is caused during the CMP process, which is a planarization etching process.
도 1g를 참조하면, 상기 층간절연막(29) 상부에 제3감광막패턴(31)을 형성한다. 이때, 상기 제3감광막패턴(31)은 금속배선 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다.Referring to FIG. 1G, a third photoresist layer pattern 31 is formed on the interlayer insulating layer 29. In this case, the third photoresist pattern 31 is formed by an exposure and development process using a metallization contact mask.
도 1h를 참조하면, 상기 제3감광막패턴(31)을 마스크로 하여 상기 층간절연막(29)을 식각함으로써 상기 하부금속배선층(100) 및 아날로그 캐패시터(27)의 상,하부전극을 노출시키는 콘택홀(33)을 형성한다. 이때, 상기 콘택홀(33)은 비아콘택홀이라 한다.Referring to FIG. 1H, a contact hole exposing upper and lower electrodes of the lower metal wiring layer 100 and the analog capacitor 27 by etching the interlayer insulating layer 29 using the third photoresist pattern 31 as a mask. 33 is formed. In this case, the contact hole 33 is referred to as a via contact hole.
그러나, 상기 콘택식각공정시 상기 층간절연막(29)의 두께 차이로 인하여 상기 캐패시터(27) 부분이 손상되는 문제점이 있다.However, there is a problem in that the portion of the capacitor 27 is damaged due to the difference in thickness of the interlayer insulating layer 29 during the contact etching process.
후속공정으로 상기 콘택홀(33)을 매립하는 상부금속배선층(도시안됨)을 형성한다.In a subsequent process, an upper metal wiring layer (not shown) filling the contact hole 33 is formed.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 비아콘택 공정시 아날로그 캐패시터의 상부전극 영역에 금속층, 유전체막 및 상부전극의 적층구조를 "U"자 형태로 형성하여 공정을 단순화시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 엠아이엠 캐패시터 형성방법을 제공하는데 그 목적이 있다.As described above, in order to solve the problems according to the related art, a process of simplifying the process by forming a stacked structure of a metal layer, a dielectric film, and an upper electrode in the upper electrode region of the analog capacitor during the via contact process is formed in a “U” shape. It is an object of the present invention to provide a method for forming an M capacitor to improve the characteristics and reliability of the semiconductor device, thereby enabling high integration of the semiconductor device.
도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.1A to 1H are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.
도 2a 내지 도 2j 은 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.2A to 2J are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11,41 : 제1 Ti/TiN 막 13,43 : 하부금속층11,41: 1st Ti / TiN film 13,43: lower metal layer
15,45 : 제2 Ti/TiN 막 17,55 : 유전체막15,45: 2nd Ti / TiN film 17,55: dielectric film
19,53 : 상부금속층21,47 : 제1감광막패턴19,53: upper metal layer 21,47: first photoresist pattern
23,51 : 제2감광막(패턴)25,48 : 하부금속배선23, 51: second photosensitive film (pattern) 25, 48: lower metal wiring
27,61 : 아날로그 캐패시터29,49 : 층간절연막27,61: analog capacitor 29,49: interlayer insulating film
31 : 제3감광막패턴33 : (비아)콘택홀31: third photoresist pattern 33: (via) contact hole
49 : 트렌치50 : 하부전극49: trench 50: lower electrode
52 : 제1비아콘택홀54 : 제2비아콘택홀52: first via contact hole 54: second via contact hole
56 : 제1비아콘택플러그58 : 제2비아콘택플러그56: first via contact plug 58: second via contact plug
59 : 상부금속배선100,200 : 하부금속배선층59: upper metal wiring 100,200: lower metal wiring layer
이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,MEM capacitor forming method according to the present invention to achieve the above object,
기판 상부의 하부금속배선층을 패터닝하여 하부금속배선과 아날로그 캐패시터의 하부전극을 형성하는 공정과,Patterning the lower metal wiring layer on the substrate to form the lower metal wiring and the lower electrode of the analog capacitor;
전체표면상부에 층간절연막을 형성하는 공정과,Forming an interlayer insulating film over the entire surface;
상기 층간절연막을 식각하여 하부금속배선 및 하부전극을 노출시키는 제1비아콘택홀을 형성하는 동시에 아날로그 캐패시터의 상부전극 영역을 노출시키는 제2비아콘택홀을 형성하는 공정과,Etching the interlayer insulating film to form a first via contact hole for exposing a lower metal wiring and a lower electrode, and simultaneously forming a second via contact hole for exposing an upper electrode region of an analog capacitor;
상기 제1비아콘택홀을 매립하는 금속층을 전체표면상부에 형성하는 공정과,Forming a metal layer filling the first via contact hole on the entire surface thereof;
상기 금속층 상부에 유전체막을 형성하는 공정과,Forming a dielectric film on the metal layer;
상기 유전체막 상부에 상부금속층을 형성하는 공정과,Forming an upper metal layer on the dielectric film;
상기 층간절연막을 식각장벽으로 하는 CMP 공정으로 상기 층간절연막 상측의 상부금속층, 유전체막 및 금속층을 평탄화식각하여 상기 제2비아콘택홀 상측에 상부전극을 형성하는 동시에 상기 제1비아콘택플러그를 형성하는 공정과,CMP process using the interlayer insulating layer as an etch barrier to planarize the upper metal layer, the dielectric layer and the metal layer on the upper side of the interlayer insulating layer to form an upper electrode on the second via contact hole and to form the first via contact plug. Fair,
상기 제1비아콘택플러그 및 상부전극에 접속되는 상부금속배선을 형성하는 공정을 포함하는 것을 특징으로 한다.And forming an upper metal wiring connected to the first via contact plug and the upper electrode.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2j 는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도이다.2A to 2J are cross-sectional views illustrating a method of forming an M capacitor according to an embodiment of the present invention.
도 2a를 참조하면, 반도체기판(도시안됨) 상부에 하부금속배선층(200)을 형성한다.Referring to FIG. 2A, a lower metal wiring layer 200 is formed on a semiconductor substrate (not shown).
이때, 상기 하부금속배선층(200)은 200 - 600 Å 의 제1 Ti/TiN 막(41), 4000 - 5000 Å 의 하부 금속층(43) 및 300 - 700 Å 의 제2 Ti/TiN 막(45) 적층구조로 형성된 것이다.In this case, the lower metal wiring layer 200 may include a first Ti / TiN film 41 of 200-600-, a lower metal layer 43 of 4000-5000 및 and a second Ti / TiN film 45 of 300-700 Å. It is formed in a laminated structure.
여기서, 상기 제1 Ti/TiN(41)에서 Ti 는 접착막이고 TiN 은 확산방지막이다. 그리고, 상기 하부 금속층(43)은 알루미늄으로 형성한다. 그리고, 상기 제2 Ti/TiN(45)에서 Ti 는 접착막이고 TiN 은 반사방지막이다.In the first Ti / TiN 41, Ti is an adhesive film and TiN is a diffusion barrier film. The lower metal layer 43 is made of aluminum. In the second Ti / TiN 45, Ti is an adhesive film and TiN is an antireflection film.
도 2b를 참조하면, 상기 하부금속배선층(200) 상부에 제1감광막패턴(47)을 형성한다. 이때, 상기 제1감광막패턴(47)은 아날로그 캐패시터와 하부금속배선으로 패턴을 분리할 수 있는 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.Referring to FIG. 2B, a first photoresist layer pattern 47 is formed on the lower metal wiring layer 200. In this case, the first photoresist pattern 47 is formed by an exposure and development process using a mask capable of separating the pattern into an analog capacitor and a lower metal wiring.
도 2c를 참조하면, 상기 제1감광막패턴(47)을 마스크로 하여 상기 하부금속배선층(200)을 식각하고 상기 제1감광막패턴(47)을 제거함으로써 하부금속배선(48)과 아날로그 캐패시터의 하부전극(50)을 형성한다.Referring to FIG. 2C, the lower metal wiring layer 200 is etched using the first photoresist pattern 47 as a mask and the first photoresist pattern 47 is removed to remove the lower metal wiring 48 and the lower portion of the analog capacitor. The electrode 50 is formed.
도 2d를 참조하면, 전체표면상부에 층간절연막(49)을 형성한다.Referring to FIG. 2D, an interlayer insulating film 49 is formed over the entire surface.
도 2e를 참조하면, 상기 층간절연막(49) 상부에 제2감광막패턴(51)을 형성한다.Referring to FIG. 2E, a second photoresist layer pattern 51 is formed on the interlayer insulating layer 49.
이때, 상기 제2감광막패턴(51)은 상기 하부금속배선(48)과 아날로그 캐패시터의 하부전극(50)을 노출시킬 수 있는 비아 콘택 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 아날로그 캐패시터의 상부전극 영역, 하부전극콘택 영역 및 하부금속배선을 노출시킬 수 있도록 디자인된 비아 콘택마스크를 이용하여 실시한 것이다.In this case, the second photoresist layer pattern 51 is formed by an exposure and development process using a via contact mask (not shown) which may expose the lower metal wiring 48 and the lower electrode 50 of the analog capacitor. The via contact mask is designed to expose the upper electrode region, the lower electrode contact region, and the lower metal wiring of the analog capacitor.
도 2f를 참조하면, 상기 제2감광막패턴(51)을 마스크로 하는 식각공정으로 제1비아콘택홀(52)과 제2비아콘택홀(54)을 형성한다.Referring to FIG. 2F, the first via contact hole 52 and the second via contact hole 54 are formed by an etching process using the second photoresist layer pattern 51 as a mask.
이때, 상기 제1비아콘택홀(52)은 상기 하부전극(50) 콘택 영역 및 하부금속배선(48)을 노출시키는 콘택홀을 말하며, 상기 제2비아콘택홀(54)은 상부전극 영역을 노출시키는 콘택홀을 말한다.In this case, the first via contact hole 52 refers to a contact hole exposing the lower electrode 50 contact region and the lower metal wiring 48, and the second via contact hole 54 exposes the upper electrode region. I say contact hole.
여기서, 상기 제1비아콘택홀(52)의 폭을 w 라 하고, 상기 층간절연막(49)의 높이를 H 라 하며, 상기 제2비아콘택홀(54)의 폭을 W 라 할 때, 이들은 w〈H《W 의 관계를 갖는다.Here, when the width of the first via contact hole 52 is w, the height of the interlayer insulating film 49 is H, and the width of the second via contact hole 54 is W, they are w. It has a relationship of <H <W.
도 2g를 참조하면, 상기 제1비아콘택홀(52)을 완전히 매립할 수 있도록 상기 제1비아콘택홀(52)의 폭과 유사한 두께 금속층(53)을 전체표면상부에 형성한다. 이때, 상기 금속층(53)은 알루미늄, 텅스텐 또는 구리를 CVD 방법으로 형성한 것이다. 여기서, 상기 구리는 전기분해 방법으로 형성할 수도 있다.Referring to FIG. 2G, a metal layer 53 having a thickness similar to the width of the first via contact hole 52 is formed on the entire surface of the first via contact hole 52 so as to be completely filled. In this case, the metal layer 53 is formed of aluminum, tungsten or copper by the CVD method. Here, the copper may be formed by an electrolysis method.
이때, 상기 층간절연막(49) 상측 및 측벽에 증착되는 금속층(53)의 두께를 각각 v1, v2 라 하고, 상기 하부금속배선층(200) 상부에 증착되는 금속층(53)의 두께를 v3라 할 때, 상기 v1,v2,v3는 각각 제1비아콘택홀(52)의 폭인 w 와 유사한 크기를 갖는다.In this case, when the thickness of the metal layer 53 deposited on the upper and sidewalls of the interlayer insulating film 49 is v1 and v2, respectively, the thickness of the metal layer 53 deposited on the lower metal wiring layer 200 is v3. , V1, v2, and v3 each have a size similar to w, the width of the first via contact hole 52.
도 2h를 참조하면, 전체표면상부에 유전체막(55)을 형성한다. 이때, 상기 유전체막(55)은 실리콘질화막이나 실리콘산화질화막으로 형성한다.Referring to FIG. 2H, a dielectric film 55 is formed over the entire surface. In this case, the dielectric film 55 is formed of a silicon nitride film or a silicon oxynitride film.
그리고, 상기 유전체막(55) 상부에 상부금속층(57)을 형성한다. 이때, 상기 상부금속층(57)은 알루미늄, 텅스텐 또는 구리를 CVD 방법으로 형성한 것이다. 여기서, 상기 구리는 전기분해 방법으로 형성할 수도 있다.In addition, an upper metal layer 57 is formed on the dielectric layer 55. In this case, the upper metal layer 57 is formed of aluminum, tungsten or copper by the CVD method. Here, the copper may be formed by an electrolysis method.
도 2i를 참조하면, 상기 층간절연막(49)을 식각장벽으로 하는 CMP 공정을 실시하여 상기 제1,2비아콘택홀(52,54)을 매립하는 금속층(53), 유전체막(55) 및 상부금속층(57)으로 제1비아콘택플러그(56) 및 상부전극(58)을 형성한다.Referring to FIG. 2I, the metal layer 53, the dielectric film 55, and the upper portion of the first and second via contact holes 52 and 54 are filled by performing a CMP process using the interlayer insulating film 49 as an etch barrier. The first via contact plug 56 and the upper electrode 58 are formed of the metal layer 57.
이때, 상기 상부전극 영역의 금속층(53), 유전체막(55) 및 상부금속층(57) 적층구조는 MIM 캐패시터를 형성하게 된다.In this case, the stacked structure of the metal layer 53, the dielectric film 55, and the upper metal layer 57 of the upper electrode region forms a MIM capacitor.
여기서, 상기 상부금속층(57)은 제2비아콘택홀(54)의 중앙부 상측에만 구비된다.Here, the upper metal layer 57 is provided only above the central portion of the second via contact hole 54.
도 2j를 참조하면, 상기 제1비아콘택홀(52)을 통하여 상기 하부금속배선(48)과 아날로그 캐패시터의 하부전극(50)에 접속되는 상부금속배선(59)을 형성하되, 상기 상부금속층(57)에는 별도의 콘택홀 없이 상기 제2콘택홀(54) 상측에 구비되어 상기 상부금속배선(59)이 콘택된다.Referring to FIG. 2J, an upper metal line 59 is formed through the first via contact hole 52 to be connected to the lower metal line 48 and the lower electrode 50 of the analog capacitor. 57 is provided above the second contact hole 54 without a separate contact hole so that the upper metal wiring 59 is contacted.
이상에서 설명한 바와같이 본 발명에 따른 엠아이엠 캐패시터 형성방법은, 비아 콘택 플러그 형성공정시 MIM 캐패시터를 형성하여 상부전극용 마스크 사용없이 캐패시터를 형성함으로써 소자의 제조 공정을 단순화시키고 캐패시터로 인한 단차에 때문에 생기는 문제점 유발을 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.As described above, the M capacitor forming method according to the present invention simplifies the manufacturing process of the device by forming the MIM capacitor during the via contact plug forming process and forming the capacitor without using the mask for the upper electrode, due to the step difference caused by the capacitor. It is possible to prevent the occurrence of the problem to provide an effect that can improve the characteristics and reliability of the semiconductor device.
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