KR20030002135A - A delay monitor in register controlled delay locked loop and method for controlling delay line of the same - Google Patents

Abstract

PURPOSE: A delay monitor of a register controlled delay locked loop(DLL) and a delay line control method thereof are provided, which improves a phenomenon that a clock passing through a delay line is disabled as low. CONSTITUTION: According to the delay monitor of a register controlled delay locked loop(DLL), a number of delay lines(14-16) input an internal clock(fall_clk), and comprise a series of unit delays. A shift register(17) comprises a number of registers(reg1-reg8), and determines the delay amount of the above delay lines by its output. A shift control unit controls the above shift register. And a number of logic gates inputs a negative output of the nth register and a positive output of the (n+1)th register. The output logic gate is a NOR gate.

Description

레지스터 제어 지연고정루프의 지연 모니터 및 그의 지연 라인 제어 방법{A delay monitor in register controlled delay locked loop and method for controlling delay line of the same}A delay monitor in register controlled delay locked loop and method for controlling delay line of the same}

본 발명은 반도체 회로 기술에 관한 것으로, 특히 레지스터 제어 지연고정루프(delay locked loop, DLL)에 관한 것이며, 더 자세히는 레지스터 제어 DLL의 지연 모니터에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to a register control delay locked loop (DLL), and more particularly, to a delay monitor of a register control DLL.

통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.In general, a clock is used as a reference for timing operation in a system or a circuit, and may be used to ensure faster operation without an error. When a clock input from the outside is used internally, a time delay (clock skew) caused by an internal circuit occurs, and a DLL is used to compensate for this time delay so that the internal clock has the same phase as the external clock. have.

한편, DLL은 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어 DLL(register controlled DLL)이 가장 일반화되어 사용되고 있다.On the other hand, DLL has the advantage of being less affected by noise than PLL, which is widely used in synchronous semiconductor memory including DDR Double Data Rate Synchronous DRAM (SDRAM). Register controlled DLLs are the most commonly used.

첨부된 도면 도 1은 일반적인 DDR SDRAM에 사용되는 레지스터 제어 DLL의 블록 다이어그램이다.1 is a block diagram of a register control DLL used in a general DDR SDRAM.

도 1을 참조하면, 일반적인 DDR SDRAM에 사용되는 레지스터 제어 DLL은, 일반적인 레지스터 제어 DLL은 반전 외부 클럭(/clk)을 입력으로 하여 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 생성하기 위한 제1 클럭 버퍼(11)와, 외부 클럭(clk)을 입력으로 하여 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 생성하기 위한 제2 클럭 버퍼(12)와, 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n(통상적으로 n=8)로 분주하여 분주 클럭 dly_in 및 ref를 출력하는 클럭 분주기(13)와, 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 입력으로 하는 제1 지연 라인(14)과, 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 입력으로 하는 제2 지연 라인(15)과, 분주 클럭(dly_in)을 입력으로 하는 제3 지연 라인(16)과, 제1, 제2 제3 지연라인(14, 15, 16)의 지연량을 결정하기 위한 쉬프트 레지스터(17)와, 제1 지연 라인(14)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하기 위한 제1 DLL 드라이버(20)와, 제2 지연 라인(15)의 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성하기 위한 제2 DLL 드라이버(21)와, 제3 지연 라인(16)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연 모델(22)과, 지연 모델(22)의 출력(feedback)과 분주 클럭(ref)의 위상을 비교하기 위한 위상 비교기(19)와, 위상 비교기(19)로부터 출력된 제어신호(ctrl)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL) 및 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력하는 쉬프트 제어기(18)를 구비한다.Referring to FIG. 1, a register control DLL used for a general DDR SDRAM includes a general register control DLL having an internal clock (fall_clk) synchronized to a falling edge of an external clock (clk) by using an inverting external clock (/ clk) as an input. A first clock buffer 11 for generating, a second clock buffer 12 for generating an internal clock rise_clk synchronized with the rising edge of the external clock clk using the external clock clk as an input; A clock divider 13 for dividing the internal clock rise_clk synchronized to the rising edge of the external clock clk by 1 / n (typically n = 8) and outputting the divided clocks dly_in and ref; and an external clock clk. A first delay line 14 having an input of an internal clock fall_clk synchronized to a falling edge of a second edge, and a second delay line having an input of an internal clock rise_clk synchronized to a rising edge of an external clock clk. 15), the third delay line 16 which receives the divided clock dly_in, and the first and second thirds. A shift register 17 for determining the delay amount of the continuous lines 14, 15, and 16, and a first DLL for driving the output ifclk of the first delay line 14 to generate the DLL clock fclk_dll. The driver 20, the second DLL driver 21 for driving the output irclk of the second delay line 15 to generate the DLL clock rclk_dll, and the output of the third delay line 16 (feedback_dly). Is used to compare the phase of the delayed model 22 and the output of the delayed model 22 and the divided clock ref, the clock of which feedback_dly is subjected to the same delay condition as the actual clock path. In response to the phase comparator 19 and the control signal ctrl output from the phase comparator 19, shift control signals SR and SL and delay locks for controlling the shift direction of the shift register 17 are provided. And a shift controller 18 for outputting a delay lock signal dll_lockb indicating that it has been made.

여기서, 지연 모델(22)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불리운다. 그리고, 제1, 제2 및 제3 지연 라인(14, 15, 16), 쉬프트 레지스터(17) 및 쉬프트 제어기(18)를 묶어 지연 모니터(10)라 한다.The delay model 22 here includes a dummy clock buffer, a dummy output buffer and a dummy load, also called a replica circuit. The first, second, and third delay lines 14, 15, and 16, the shift register 17, and the shift controller 18 are collectively referred to as a delay monitor 10.

첨부된 도면 도 2는 종래기술에 따른 지연 모니터의 회로도로서, 편의상 쉬프트 제어기(18)는 도시하지 않았다.2 is a circuit diagram of a delay monitor according to the related art, and for convenience the shift controller 18 is not shown.

도 2를 참조하면, 쉬프트 레지스터(17)는 쉬프트 제어신호(SR, SL)와 리셋 신호(reset)를 입력으로 하며, 각각 정출력단(Q) 및 부출력단(Qb)을 가지는 다수의 레지스터(reg1∼reg8)를 구비한다.Referring to FIG. 2, the shift register 17 receives the shift control signals SR and SL and the reset signal reset, and has a plurality of registers reg1 having a positive output terminal Q and a negative output terminal Qb, respectively. -Reg8) is provided.

한편, 쉬프트 레지스터(17)의 출력을 위해 각 레지스터(reg1∼reg8)에 대응하는 다수의 부정논리합 게이트가 사용되는데, n번째 부정논리합 게이트는 n-1번째 레지스터의 부출력(Qb)과 n+1번째 레지스터의 정출력(Q)을 입력으로 한다.On the other hand, for the output of the shift register 17, a large number of negative logic gates corresponding to each of the registers reg1 to reg8 are used. The nth negative logic gate includes the negative output Qb and n + of the n-1th register. The constant output (Q) of the first register is input.

또한, 제1 지연 라인(14)은 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clK)과 부정논리합 게이트의 출력을 입력으로 하는 부정논리곱 게이트와, 부정논리곱 게이트의 출력 및 이전 단위 지연 소자(unit delay)의 출력을 입력으로 하는 단위 지연 소자(D)를 기본 단위로 하는 지연 체인으로 구성된다. 제2 및 제3 지연 라인(15, 16)의 구성 또한 입력 클럭을 제외하고는 제1 지연 라인(14)의 구성과 동일하다.In addition, the first delay line 14 is a negative logic gate which inputs the output of the internal clock fall_clK and the negative logic gate synchronized with the falling edge of the external clock clk, and the output and transfer of the negative logic gate. It consists of the delay chain which makes a unit unit the delay unit D which takes the output of a unit delay element as an input unit. The configuration of the second and third delay lines 15 and 16 is also the same as that of the first delay line 14 except for the input clock.

상기와 같이 구성된 종래의 지연 모니터(10)에서는 지연 라인으로 들어가는클럭 경로가 2개이다. 즉, 쉬프트 제어신호(SR, SL)에 응답하여 쉬프트 레지스터(17)가 동작하여 특정 레지스터에서 그 출력값이 변화하게 되면 2개의 클럭 경로가 턴온된다.In the conventional delay monitor 10 configured as described above, there are two clock paths entering the delay line. That is, when the shift register 17 operates in response to the shift control signals SR and SL, and its output value changes in a specific register, two clock paths are turned on.

첨부된 도면 도 3은 종래기술에 따른 2-경로 턴온 방식을 예시한 것으로, 6번째 레지스터(reg6)에서 신호가 변경된 상태를 나타내고 있다. 이 경우, 4번째 레지스터(reg4)의 부출력(Qb) 및 6번째 레지스터(reg6)의 정출력(Q)을 입력으로 하는 부정논리합 게이트와, 5번째 레지스터(reg5)의 부출력(Qb) 및 7번째 레지스터(reg7)의 정출력(Q)을 입력으로 하는 부정논리합 게이트의 출력이 논리 하이가 되고, 그 부정논리합 게이트에 연결된 클럭 경로를 턴온 시키게 된다(도 2 참조).FIG. 3 illustrates a two-path turn-on method according to the related art, and shows a state in which a signal is changed in the sixth register reg6. In this case, the negative logic gate which takes the negative output Qb of the fourth register reg4 and the positive output Q of the sixth register reg6, the negative output Qb of the fifth register reg5, and The output of the negative logic gate, which takes the positive output Q of the seventh register reg7, becomes logic high, thereby turning on the clock path connected to the negative logic gate (see Fig. 2).

이와 같은 종래의 2-경로 턴온 방식은 글리치(glitch)를 개선하는데는 효과적이나, 종종 지연 라인을 통과하는 클럭이 로우로 디스에이블 되는 문제점을 유발하는 문제점이 있었다.Such a conventional two-path turn-on method is effective to improve the glitch, but often causes a problem that the clock passing through the delay line is disabled low.

첨부된 도면 도 4는 지연 라인을 구성하는 단위 지연 소자를 예시한 것으로, 단위 지연 소자는 입력신호(IN)와 공급전원(QVDD, quiet Vdd)를 입력으로 하는 부정논리곱 게이트와, 그 출력을 반전시키는 인버터로 구성된다. 지연 라인의 첫 단에 위치한 단위 지연 소자는 도면과 같이 공급전원을 인가 받으나, 이후의 단위 지연 소자는 이전 단위 지연 소자의 출력을 인가받게 된다.4 is a diagram illustrating a unit delay device constituting a delay line. The unit delay device includes a negative logic gate that receives an input signal IN and a supply power supply (QVDD, quiet Vdd), and an output thereof. It consists of an inverter which inverts. The unit delay element located at the first stage of the delay line receives a power supply as shown in the drawing, but the subsequent unit delay elements receive the output of the previous unit delay element.

첨부된 도면 도 5는 상기 도 2의 노드 A, B, C의 타이밍 다이어그램으로서, 종래의 2-경로 턴온 방식을 사용하는 경우, 노드 C의 파형은 노드 A의 파형과 노드B의 파형을 논리곱 한 것과 같다. 즉, 노드 C를 지나는 클럭은 노드 A와 노드 B의 클럭이 중첩되어 펄스폭(tW)이 단위 지연 소자의 전달 지연(propagation delay, tPD) 만큼 늘어나게 된다. 도면에서 'tCK'는 클럭 주기를 나타낸다.FIG. 5 is a timing diagram of nodes A, B, and C of FIG. 2. When the conventional two-path turn-on method is used, the waveform of node C is a logical product of the waveform of node A and the waveform of node B. It's like that. That is, the clock passing through the node C overlaps the clocks of the node A and the node B so that the pulse width tW is increased by the propagation delay (tPD) of the unit delay element. 'TCK' in the figure represents a clock period.

그런데, 단위 지연 소자(도 4 참조)는 지터(jitter)를 줄이기 위하여 클럭의 폴링 에지는 빨리 전달하고 라이징 에지는 폴링 에지에 비해 상대적으로 느리게 전달되도록 설계되어 있다. 그 결과 클럭은 단위 지연 소자를 통과하면서 로우 쪽 펄스 폭이 점점 넓어지고, 결국 클럭이 로우로 디스에이블 된다. 첨부된 도면 도 6에 지연 라인을 통과하는 클럭 파형의 변화 과정를 도시하였다.However, in order to reduce jitter, the unit delay device (see FIG. 4) is designed to transmit the falling edge of the clock faster and the rising edge relatively slower than the falling edge. As a result, the clock passes through the unit delay element and the width of the low pulse becomes wider, which eventually disables the clock low. 6 is a diagram illustrating a process of changing a clock waveform passing through a delay line.

상기와 같은 문제점을 정량적으로 설명해보자. 클럭 주기를 tCK, 펄스 폭을 tW, 단위 지연 소자의 폴링 에지 전달 지연을 tPDF, 단위 지연 소자의 라이징 에지 전달 지연을 tPDR이라 하면, 이 클럭은 단위 지연 소자를 지날 때마다 (tPDR-tPDF)만큼 펄스 폭이 늘어나게 된다. 따라서 (tCK-tW)/(tPDR-tPDF)개의 단위 지연 소자를 거치게 되면 클럭은 로우로 디스에이블 된다.Let's explain the above problem quantitatively. If the clock period is tCK, the pulse width is tW, the falling edge propagation delay of the unit delay element is tPDF, and the rising edge propagation delay of the unit delay element is called tPDR, this clock is equal to (tPDR-tPDF) each time it passes the unit delay element. The pulse width is increased. Therefore, the clock is disabled low when it passes through (tCK-tW) / (tPDR-tPDF) unit delay elements.

다시 도 5를 참조하면, 2-경로 턴온 방식의 종래의 지연 모니터를 사용하는 경우, 클럭의 펄스 폭이 전달 지연(tPD) 만큼 늘어남을 알 수 있으며, 이에 따라 (tCK-tW) 값이 그 만큼 줄어들게 된다. 그 결과 클럭이 로우로 디스에이블 될 가능성이 높아지게 되며, 이는 DLL의 동작 주파수 범위를 제한하는 요인이 되고 있다.Referring to FIG. 5 again, in the case of using the conventional 2-path turn-on delay monitor, it can be seen that the pulse width of the clock increases by the propagation delay (tPD), so that the value of (tCK-tW) increases accordingly. Will be reduced. This increases the likelihood that the clock will be disabled low, which limits the DLL's operating frequency range.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 지연 라인을 통과하는 클럭이 로우로 디스에이블 되는 현상을 개선할 수 있는 레지스터 제어 지연고정루프의 지연 모니터 및 그의 지연 라인 제어 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, and the delay monitor and delay line control method of the register control delay locked loop which can improve the phenomenon that the clock passing through the delay line is low. The purpose is to provide.

도 1은 일반적인 DDR SDRAM에 사용되는 레지스터 제어 DLL의 블록 다이어그램.1 is a block diagram of a register control DLL used in a typical DDR SDRAM.

도 2는 종래기술에 따른 지연 모니터의 회로도.2 is a circuit diagram of a delay monitor according to the prior art.

도 3은 종래기술에 따른 2-경로 턴온 방식의 예시도.3 is an exemplary diagram of a two-path turn-on scheme according to the prior art.

도 4는 지연 라인을 구성하는 단위 지연 소자의 예시도.4 is an exemplary diagram of a unit delay element constituting a delay line.

도 5는 상기 도 2의 노드 A, B, C의 타이밍 다이어그램.5 is a timing diagram of nodes A, B, and C of FIG. 2;

도 6은 지연 라인을 통과하는 클럭 파형의 변화 과정을 나타낸 도면.6 illustrates a process of changing a clock waveform through a delay line.

도 7은 본 발명의 일 실시예에 따른 지연 모니터의 회로도.7 is a circuit diagram of a delay monitor according to an embodiment of the present invention.

도 8은 본 발명에 따른 1-경로 턴온 방식의 예시도.8 is an illustration of a one-path turn-on scheme in accordance with the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

14 : 제1 지연 라인14: first delay line

15 : 제2 지연 라인15: second delay line

16 : 제3 지연 라인16: third delay line

17 : 쉬프트 레지스터17: shift register

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 레지스터 제어 지연고정루프의 지연 모니터에 있어서, 내부 클럭을 입력으로 하며, 일련의 단위 지연 소자를 구비하는 다수의 지연 라인; 다수의 레지스터를 구비하며, 그 출력에 의해 상기 지연 라인의 지연량을 결정하는 쉬프트 레지스터; 상기 쉬프트 레지스터를 제어하기 위한 쉬프트 제어 수단; 및 n번째 레지스터의 부출력 및 n+1번째 레지스터의 정출력을 입력으로 하는 다수의 출력 로직 게이트를 구비하는 레지스터 제어 지연고정루프의 지연 모니터가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a delay monitor of a register control delay locked loop, comprising: a plurality of delay lines having an internal clock as an input, and having a series of unit delay elements; A shift register having a plurality of registers, the shift register determining a delay amount of the delay line by its output; Shift control means for controlling the shift register; And a plurality of output logic gates having the output of the nth register and the positive output of the n + 1th register as inputs.

또한, 본 발명은 레지스터 제어 지연고정루프의 지연 모니터의 지연 라인 제어 방법에 있어서, 쉬프트 레지스터를 구성하는 다수의 레지스터 중 n번째 레지스터의 부출력 및 n+1번째 레지스터의 정출력을 부정논리곱한 값을 사용하여 지연 라인에 하나의 클럭 경로를 턴온시키는 것을 특징으로 하는 레지스터 제어 지연고정루프의 지연 모니터의 지연 라인 제어 방법을 제공한다.In addition, the present invention provides a delay line control method of a delay monitor of a register control delay lock loop, wherein the negative output of the nth register and the positive output of the n + 1 register among a plurality of registers constituting the shift register are negative logically. A delay line control method of a delay monitor of a register control delay lock loop, which comprises turning on one clock path to a delay line by using a?

본 발명은 레지스터 제어 지연고정루프의 지연 모니터를 구현함에 있어서, 쉬프트 레지스터의 출력에 의해 단 하나의 클럭 경로가 발생하도록 하였다. 즉, 기존의 2-경로 턴온 방식을 1-경로 턴온 방식으로 변경하였다. 이 경우, 종래의 DLL에 비해 지연 라인을 통과하는 클럭의 펄스 폭을 단위 지연 소자의 전달 지연(tPD)만큼 줄였으며, 그 결과 DLL 클럭이 지연 라인을 통과하면서 로우로 디스에이블 되는 현상을 개선할 수 있다.In the present invention, in implementing the delay monitor of the register control delay lock loop, only one clock path is generated by the output of the shift register. That is, the conventional 2-path turn-on method was changed to the 1-path turn-on method. In this case, compared to the conventional DLL, the pulse width of the clock passing through the delay line is reduced by the propagation delay (tPD) of the unit delay device. As a result, the DLL clock is disabled low through the delay line. Can be.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

첨부된 도면 도 7은 본 발명의 일 실시예에 따른 지연 모니터의 회로 구성을 도시한 것으로, 편의상 쉬프트 제어기는 도시하지 않았다.7 is a diagram illustrating a circuit configuration of a delay monitor according to an embodiment of the present invention. For convenience, a shift controller is not illustrated.

도 7을 참조하면, 쉬프트 레지스터(17)는 쉬프트 제어신호(SR, SL)와 리셋 신호(reset)를 입력으로 하며, 각각 정출력단(Q) 및 부출력단(Qb)을 가지는 다수의 레지스터(reg1∼reg8)를 구비한다.Referring to FIG. 7, the shift register 17 receives the shift control signals SR and SL and the reset signal reset, and has a plurality of registers reg1 having a positive output terminal Q and a negative output terminal Qb, respectively. -Reg8) is provided.

한편, 쉬프트 레지스터(17)의 출력을 위해 각 레지스터(reg1∼reg8)에 대응하는 다수의 부정논리합 게이트가 사용되는데, n번째 부정논리합 게이트는 n번째 레지스터의 부출력(Qb)과 n+1번째 레지스터의 정출력(Q)을 입력으로 한다.On the other hand, for the output of the shift register 17, a number of negative logic gates corresponding to each of the registers reg1 to reg8 are used, and the nth negative logic gate is the negative output Qb of the nth register and the n + 1th The constant output (Q) of the register is taken as an input.

또한, 제1 지연 라인(14)은 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clK)과 부정논리합 게이트의 출력을 입력으로 하는 부정논리곱 게이트와, 부정논리곱 게이트의 출력 및 이전 단위 지연 소자(unit delay)의 출력을 입력으로 하는 단위 지연 소자(D)를 기본 단위로 하는 지연 체인으로 구성된다. 제2 및 제3 지연 라인(15, 16)의 구성 또한 입력 클럭을 제외하고는 제1 지연 라인(14)의구성과 동일하다.In addition, the first delay line 14 is a negative logic gate which inputs the output of the internal clock fall_clK and the negative logic gate synchronized with the falling edge of the external clock clk, and the output and transfer of the negative logic gate. It consists of the delay chain which makes a unit unit the delay unit D which takes the output of a unit delay element as an input unit. The configuration of the second and third delay lines 15 and 16 is also the same as that of the first delay line 14 except for the input clock.

상기와 같이 구성된 본 실시예에 따른 지연 모니터(10)에서는 지연 라인으로 들어가는 클럭 경로가 1개이다. 즉, 쉬프트 제어신호(SR, SL)에 응답하여 쉬프트 레지스터(17)가 동작하여 특정 레지스터에서 그 출력값이 변화하게 되면 1개의 클럭 경로가 턴온된다.In the delay monitor 10 according to the present embodiment configured as described above, there is only one clock path entering the delay line. That is, when the shift register 17 operates in response to the shift control signals SR and SL, and its output value changes in a specific register, one clock path is turned on.

첨부된 도면 도 8은 본 발명에 따른 1-경로 턴온 방식을 예시한 것으로, 6번째 레지스터(reg6)에서 신호가 변경된 상태를 나타내고 있다. 이 경우, 5번째 레지스터(reg5)의 부출력(Qb) 및 6번째 레지스터(reg6)의 정출력(Q)을 입력으로 하는 부정논리합 게이트의 출력이 논리 하이가 되고, 그 부정논리합 게이트에 연결된 클럭 경로를 턴온 시키게 된다(도 7 참조).8 is a diagram illustrating a one-path turn-on method according to the present invention, and shows a state in which a signal is changed in the sixth register (reg6). In this case, the output of the negative logic gate which takes the negative output Qb of the fifth register reg5 and the positive output Q of the sixth register reg6 becomes the logic high, and the clock connected to the negative logic gate The path is turned on (see FIG. 7).

다시 도 1을 참조하여, 지연 모델(22)은 DLL 클럭을 외부 클럭에 대하여 얼마나 빨리 띄울지에 대한 정보(tAC)를 가지고 있다. 그리고, 지연 모니터(10)는 DLL 클럭을 외부 클럭에 대해 tAC만큼 앞에 띄우기 위해 주어야 하는 지연 정보(tD)를 가지고 있다. 지연 모니터(10)에서 외부 클럭은 tD에 해당하는 만큼의 단위 지연 소자를 거친 다음 DLL 클럭으로 출력된다. 본 발명에서는 지연 라인으로 들어가는 클럭 경로를 1개로 하여 클럭의 펄스 폭이 그대로 유지되도록 한 상태에서 지연 라인을 통과하도록 하였다. 한편, 레지스터 제어 DLL은 초기에 비교 신호가 지나갈 수 있는 경로가 1개 있어야 한다. 따라서 이 방식을 사용하려면 지연 모니터(10)의 맨 왼쪽에 있는 부정논리합 게이트의 입력 중 하나를 로우로 고정시켜야 한다. 그리고 n번째 부정논리합 게이트가 오프되고 n+1번째 부정논리합 게이트가 온될 때에는 n+1번째 부정논리합 게이트가 먼저 온된 다음 n번째 부정논리합 게이트가 오프되어야 지연 라인을 통과하는 클럭의 글리치를 방지할 수 있다.Referring back to FIG. 1, the delay model 22 has information tAC on how quickly the DLL clock will float relative to the external clock. In addition, the delay monitor 10 has delay information tD which must be given to float the DLL clock by tAC with respect to the external clock. In the delay monitor 10, the external clock passes through the unit delay elements corresponding to tD and then outputs the DLL clock. In the present invention, one clock path entering the delay line is used to pass through the delay line while keeping the pulse width of the clock as it is. On the other hand, the register control DLL must initially have one path through which the comparison signal can pass. Therefore, to use this method, one of the inputs of the negative logic gate on the far left of the delay monitor 10 must be fixed low. When the nth negative logic gate is turned off and the n + 1th negative logic gate is turned on, the n + 1th negative logic gate should be turned on first and then the nth negative logic gate should be turned off to prevent glitches of the clock passing through the delay line. have.

상기와 같이 구성된 본 실시예의 지연 모니터를 채용한 DLL은 DLL의 동작 주파수 범위를 넓힐 수 있다. 그 이유는 다음과 같다. tCK=tD+tAC이다. 여기서, tAC는 DDR SDRAM의 데이터 경로쪽 지연을 나타내며, tD는 지연모니터에서 클럭이 거쳐야 하는 지연이다. 그런데, 지연 라인으로 들어가는 클럭의 경로를 1개로 하면 클럭이 그만큼 로우로 디스에이블 되지 않고 파형을 유지하면서 종래의 DLL에 비해 더 많은 단위 지연 소자를 통과할 수 있다. 즉, tD가 커지므로 tCK가 커지게 된다. 즉, 종래의 DLL에 비해 낮은 주파수에서 동작할 수 있다. 한편, DLL의 지연 고정(DLL 클럭이 외부 클럭보다 tAC만큼 앞에 뜨는 경우를 의미함)을 위해 외부 클럭이 지나야 하는 단위 지연 소자의 개수를 n이라 하면, 앞에서 언급한 바와 같이 n=(tCK-tW)/(tPDR-tPDF)가 성립되며, 이로부터 tCK=tW+n(tPDR-tPDF)가 성립된다. 따라서, 지연 라인으로 들어가는 클럭 경로를 1개로 하여 tW를 줄이면 tCK가 줄어들기 때문에 DLL을 보다 높은 주파수에서 동작시킬 수 있다. 한편, 종래의 DLL에서 지연 라인을 통과하는 클럭이 로우로 디스에이블 되는 문제를 방지하기 위해서는 단위 지연 소자의 사이즈를 조절하여 tPDF와 tPDR의 차이를 줄이는 방법을 사용하였다. 이 방법을 사용하면 tPDF 값이 커지게 되는데, 이는 DLL의 지터를 증가시키는 요인이 된다. 전술한 본 실시예의 경우, 단위 지연 소자의 크기를 조절하지 않고 그대로 사용하기 때문에 고주파 동작시에도 지터가 증가하는 것을 방지할 수 있다.The DLL employing the delay monitor of the present embodiment configured as described above can widen the operating frequency range of the DLL. The reason for this is as follows. tCK = tD + tAC. Here, tAC represents the data path side delay of the DDR SDRAM, and tD represents the delay that the clock must pass in the delay monitor. However, if one clock path to the delay line is set, the clock can be passed through more unit delay elements than the conventional DLL while maintaining the waveform without disabling the clock as low. That is, tCK becomes large because tD becomes large. That is, it can operate at a lower frequency than the conventional DLL. On the other hand, if the number of unit delay elements that the external clock must pass for the delay lock of the DLL (meaning that the DLL clock rises tAC ahead of the external clock) is n, n = (tCK-tW) ) / (tPDR-tPDF) is established, from which tCK = tW + n (tPDR-tPDF) is established. Therefore, reducing tW with one clock path entering the delay line reduces tCK, allowing the DLL to operate at higher frequencies. On the other hand, in order to prevent the problem that the clock passing through the delay line is low in the conventional DLL, a method of reducing the difference between tPDF and tPDR by adjusting the size of the unit delay element is used. This method increases the tPDF value, which increases jitter in the DLL. In the present embodiment described above, since the unit delay element is used without adjusting the size of the unit delay element, it is possible to prevent the jitter from increasing even during high frequency operation.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 DDR SDRAM에 사용되는 레지스터 제어 DLL을 일례로 들어 설명하였으나, 본 발명의 레지스터 제어 DLL은 다른 동기식 반도체 메모리나 기타 동기식 로직에도 적용할 수 있다.For example, in the above embodiment, the register control DLL used for the DDR SDRAM has been described as an example. However, the register control DLL of the present invention can be applied to other synchronous semiconductor memories or other synchronous logic.

전술한 본 발명은 지연 모니터에 1-경로 턴온 방식을 적용하여 지연 라인을 통과하는 DLL 클럭이 로우로 디스에이블 되는 현상을 개선하는 효과가 있으며, 이로 인하여 DLL의 동작 주파수 범위를 넓히는 효과를 기대할 수 있다.The above-described present invention has an effect of improving the phenomenon in which the DLL clock passing through the delay line is disabled by applying the 1-path turn-on method to the delay monitor, thereby expanding the operating frequency range of the DLL. have.

Claims (4)

레지스터 제어 지연고정루프의 지연 모니터에 있어서,In the delay monitor of the register control delay lock loop, 내부 클럭을 입력으로 하며, 일련의 단위 지연 소자를 구비하는 다수의 지연 라인;A plurality of delay lines having an internal clock as inputs and having a series of unit delay elements; 다수의 레지스터를 구비하며, 그 출력에 의해 상기 지연 라인의 지연량을 결정하는 쉬프트 레지스터;A shift register having a plurality of registers, the shift register determining a delay amount of the delay line by its output; 상기 쉬프트 레지스터를 제어하기 위한 쉬프트 제어 수단; 및Shift control means for controlling the shift register; And n번째 레지스터의 부출력 및 n+1번째 레지스터의 정출력을 입력으로 하는 다수의 출력 로직 게이트Multiple output logic gates that accept the negative output of the nth register and the positive output of the n + 1th register 를 구비하는 레지스터 제어 지연고정루프의 지연 모니터.A delay monitor of a register control delay lock loop comprising: 제1항에 있어서,The method of claim 1, 상기 출력 로직 게이트는 부정논리합 게이트인 것을 특징으로 하는 레지스터 제어 지연고정루프의 지연 모니터.And the output logic gate is a negative logic gate. 제2항에 있어서,The method of claim 2, 첫 번째 레지스터에 대응하는 상기 부정논리합 게이트는 논리 로우를 일 입력으로 하는 것을 특징으로 하는 레지스터 제어 지연고정루프의 지연 모니터.And the negative logic gate corresponding to the first register has a logic low as one input. 레지스터 제어 지연고정루프의 지연 모니터의 지연 라인 제어 방법에 있어서,In the delay line control method of the delay monitor of the register control delay lock loop, 쉬프트 레지스터를 구성하는 다수의 레지스터 중 n번째 레지스터의 부출력 및 n+1번째 레지스터의 정출력을 부정논리곱한 값을 사용하여 지연 라인에 하나의 클럭 경로를 턴온시키는 것을 특징으로 하는 레지스터 제어 지연고정루프의 지연 모니터의 지연 라인 제어 방법.Register control delay lock, characterized in that one clock path is turned on in the delay line using a negative logic multiplied by the negative output of the nth register and the positive output of the n + 1 register among the plurality of registers constituting the shift register. Delay line control method of delay monitor of loop.