KR200225972Y1 - Parallel scrambler for digital transmission systems - Google Patents
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Abstract
본 고안은 디지털 전송 시스템에서의 입력 비트열을 램덤화시키는 스크램블러에 관한 것이다. 본 고안의 스크램블러는 전송 프레임 길이에 해당하는 비트 수만큼의 의사랜덤이진비트열(PRBS;Preudo Random Sequence)을 동시에 병렬적으로 생성하는 수단과, 상기 병렬 의사랜덤이진 비트열(PRBS)과 전송 프레임 비트열을 배타논리합 연산하여 스크램블링된 비트열을 생성한다. 상기 PRBS 비트를 생성하는 수단은 VHDL 과 같은 하이레벨언어로 기술되며, 따라서 구현하고자 하는 규격이나 칩의 동작 주파수 등의 기술적 제약에 구애받지 않고 ASIC이나 FPGA로 제작할 수 있다.The present invention relates to a scrambler for randomizing input bit streams in a digital transmission system. The scrambler according to the present invention includes means for simultaneously generating, in parallel, a pseudo random binary sequence (PRBS) corresponding to the number of bits corresponding to a transmission frame length, a parallel pseudo random binary sequence (PRBS) And performs bitwise exclusive OR operation on the bit string to generate a scrambled bit string. The means for generating the PRBS bits is described in a high-level language such as VHDL, and thus can be fabricated as an ASIC or an FPGA without regard to technical constraints such as a specification to be implemented or an operating frequency of a chip.
Description
본 고안은 디지털 전송 시스템에서의 입력 비트열을 램덤화시키는 스크램블러에 관한 것이다.The present invention relates to a scrambler for randomizing input bit streams in a digital transmission system.
일반적으로 디지털 전송 시스템에서는, 전송하기 이전에 전송클럭에 동기되어 전송 데이터열을 랜덤화시켜, '0'과 '1'의 분포가 편중되지 않도록 한다. 이런 랜덤화 과정을 스크램블링 처리라 한다. 특히, 스크램블링의 목적은, 첫째로 다른 채널과 혼신 되는 것을 방지하는 것, 둘째로 수신측에서 동기 획득이나 복조할 수 있도록 하는 데 있다.Generally, in a digital transmission system, a transmission data sequence is randomized in synchronization with a transmission clock before transmission so that distributions of '0' and '1' are not biased. This randomization process is called a scrambling process. Particularly, the purpose of scrambling is to prevent interference with other channels first, and secondly, to enable acquisition and demodulation at the receiving side.
특히, 동기식 디지털 계위(Synchronous Digital Hierarchy; SDH) 전송시스템에서의 오버헤드(overhead) 처리에 있어서, 계위 신호들이 동기식 수송 모듈(Synchronous Transport Module; STM)신호인 STM-n 신호의 전송 처리시, STM-n 신호는 있는 그대로 전송하면 0과 1의 분포가 너무 편중되어 있을 수 있다.Particularly, in the overhead processing in a synchronous digital hierarchy (SDH) transmission system, when STM signals are transmitted as STM-n signals, which are synchronous transport module (STM) signals, STM If the -n signal is transmitted as it is, the distribution of 0 and 1 may be too biased.
따라서, ITU-T G.707에 따르면, STM-n의 전송 처리를 위해 스크램블링 처리를 한다. 이를 위해서는 특성 다항식 1+x6+x7인 프레임 동기 스크램블러(FSS; Frame Synchronous Scrambler)를 사용하는데, 이 스크램블러는 전송 속도로 동작하고, 구간 오버헤드의 첫행을 제외한 STM-n 프레임 전체에 적용된다. 이때 구간 오버헤드의 첫행 9n 바이트를 제외시키는 것은 프레임 정렬부호 A1,A2가 들어있기 때문이다. 매 프레임의 구간 오버헤드의 첫 행이 끝난 직후마다 스크램블러의 상태가 '1111111'로 환원되면서 프레임 동기가 일어나게 된다.Therefore, according to ITU-T G.707, scrambling processing is performed for transmission processing of STM-n. To do this, we use a Frame Synchronous Scrambler (FSS) with a characteristic polynomial of 1 + x 6 + x 7 , which operates at the transmission rate and is applied to the entire STM-n frame except for the first run of the interval overhead . At this time, excluding the first 9n bytes of the interval overhead is because the frame alignment codes A1 and A2 are included. The state of the scrambler is reduced to '1111111' immediately after the end of the first row of the interval overhead of each frame, and frame synchronization occurs.
도 1은 종래의 SDH 전송시스템의 프레임 동기 스크램블러에 대한 기능 블록도이다.1 is a functional block diagram of a frame synchronization scrambler in a conventional SDH transmission system.
특성 다항식 1+x6+x7인 프레임 동기 스크램블러는, 7개의 D플립플롭(11~17)이 직렬 연결되어 있고, 각 D플립플롭(11~17)은 프레임펄스(FRAME_PULSE)에 의해 세트된다. 각 D플립플롭은 클럭(CLK)에 따라 쉬프팅 동작한다. D플립플롭(16)의 출력과, D플립플롭(17)의 출력은 EXOR게이트(18)에 의해 배타논리합 연산되어 다시 D플립플롭(11)의 입력측에 제공된다. 그리고, STM-n의 입력 데이터(D_IN)는 EXOR게이트(19)에 의해, D플립플롭(17)의 출력과 배타논리합 연산되어 스크램블 처리된다.In the frame synchronous scrambler having the characteristic polynomial 1 + x 6 + x 7 , seven D flip-flops 11 through 17 are connected in series, and each D flip-flop 11 through 17 is set by a frame pulse FRAME_PULSE . Each D flip-flop operates in accordance with a clock (CLK). The output of the D flip-flop 16 and the output of the D flip-flop 17 are subjected to the exclusive OR operation of the EXOR gate 18 and provided to the input side of the D flip- The input data D_IN of the STM-n is subjected to exclusive OR operation with the output of the D flip-flop 17 by the EXOR gate 19 and scrambled.
도 1에서의 스크램블러는 127개 시퀀스를 다음과 같이 발생하고, 이 시퀀스는 스크램블러가 초기화되기 전까지 동일하게 반복된다.The scrambler in FIG. 1 generates 127 sequences as follows, and this sequence repeats the same until the scrambler is initialized.
127 시퀀스: "11111110 00000100 00011000 01010001 11100100 01011001127 Sequence: "11111110 00000100 00011000 01010001 11100100 01011001
11010100 11111010 00011100 01001001 10110101 1011110111010100 11111010 00011100 01001001 10110101 10111101
00101110 11100110 0101010 "00101110 11100110 0101010 "
상기 127시퀀스의 비트 패턴은, 예컨대, 입력된 데이터 비트(D_IN; d1,d2,d3,d4,d5,d6,d7,d8,...)와 배타논리합 연산하여, 스크램블된 데이터 비트(D_OUT;
종래의 스크램블러는 직렬 처리되도록 구현되어 있으며, 기능적으로 개략적 구성만 개시되었을 뿐이다.The conventional scrambler is implemented so as to be processed in series, and only a schematic configuration of the function is disclosed.
게다가, 신호 처리 용량(예컨대, STM-n, n=1,4,16,64)이 커짐에 따라 ASIC(Application Specific IC) 기술의 한계와 데이터 처리시 ASIC 내부의 열 발생으로 인해 더 이상 직렬방식 처리는 불가능하게 되었다. 또한, 종래기술은 목적하는 장치가 달라짐에 따라 그 규격에 맞는 새로운 하드웨어 디자인을 해야하는 불편함이 있다.In addition, as the signal processing capacity (for example, STM-n, n = 1, 4, 16, 64) increases, application specific IC (ASIC) technology limitations and heat generation inside the ASIC during data processing, Processing became impossible. In addition, the prior art has the inconvenience of designing new hardware according to the standard as the target device is changed.
이에, 본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, SDH와 같은 고속 전송 시스템에서의 직렬로 연결되고 클럭에 응하여 쉬프팅 동작을 수행하는 복수의 D플립립플롭의 해당하는 비트끼리 배타논리합 연산하여,PRBS 비트열을 병렬로 동시에 생성하여 스크램블링 과정이 병렬방식으로 처리되도록 함으로써 낮은 비트율을 갖도록 하고, VHDL과 같은 하이레벨언어로 구현하여 하드웨어에 의존적이지 않는 디지털 전송 시스템을 위한 병렬 스크램블러를 제공하는 데 그 목적이 있다.The present invention has been made to solve the above problems, and it is an object of the present invention to provide a D flip-flop which is connected in series in a high-speed transmission system such as SDH and performs a shifting operation in response to a clock, A parallel scrambler for a digital transmission system that does not depend on the hardware is provided by implementing a PRBS bit string in parallel and simultaneously processing the scrambling process in parallel so as to have a low bit rate and being implemented in a high level language such as VHDL The purpose is to do.
상기와 같은 목적을 달성하기 위한 본 장치는, 전송 프레임 길이에 해당하는 비트수 만큼의 의사랜덤이진 비트열(PRBS; Pseudo Random Binary Sequence)을 동시에 병렬적으로 생성하는 수단과 상기 병렬 의사랜덤이진 비트열(PRBS)과 전송 프레임 비트열을 배타논리합 연산하여 스크램블링된 비트열을 생성하는 수단을 포함하며, 상기 PRBS 생성수단은, 직렬로 연결되어 클럭신호에 응하여 쉬프팅동작을 수행하는 복수의 래치와,상기 복수의 래치중 소정 래치로부터 입력되는 두 신호를 배타논리합 연산을 수행하는 논리 게이트로 구성한다.According to an aspect of the present invention, there is provided an apparatus for generating parallel pseudo random binary sequences (PRBSs) of a number of bits corresponding to a transmission frame length, Means for generating a scrambled bit string by performing an exclusive OR operation on a PRBS and a transmission frame bit string, the PRBS generating means comprising: a plurality of latches connected in series and performing a shifting operation in response to a clock signal; And a logic gate for performing an exclusive-OR operation on two signals input from a predetermined latch among the plurality of latches.
본 고안은, SDH 전송장비에서의 오버헤드 처리중 스크램블링 과정을 낮은 비트율로 처리하여 ASIC 내부에서 발생되는 열을 줄일 수 있다. 또한, VHDL과 같은 하이레벨언어로 구현됨으로써 ASIC 혹은 FPGA의 주문에 따라 별도의 회로 설계를 필요로 하지 않는 장점이 있다.The present invention can reduce the heat generated in the ASIC by processing the scrambling process at a low bit rate during the overhead processing in the SDH transmission equipment. In addition, it is implemented in a high-level language such as VHDL, so that there is no need to design a separate circuit according to the order of an ASIC or an FPGA.
도 1은 종래의 동기식디지털계위(SDH) 전송시스템의 프레임 동기 스크램블러에 대한 기능 블록도,1 is a functional block diagram of a frame synchronous scrambler of a conventional synchronous digital hierarchy (SDH) transmission system,
도 2는 본 고안에 따른 병렬 스크램블러에 대한 구성도,2 is a block diagram of a parallel scrambler according to the present invention;
도 3은 도 2에 대한 1실시 회로도,Fig. 3 is a circuit diagram of one embodiment of Fig. 2,
도 4는 도 2에 대한 2실시 회로도이다.Fig. 4 is a circuit diagram of the second embodiment of Fig. 2. Fig.
<도면 주요 부분에 대한 부호의 설명>DESCRIPTION OF THE REFERENCE SYMBOLS
200: 시퀀스 생성부 300: 논리 연산부200: sequence generation unit 300: logical operation unit
201~208: D플립플롭 210: XOR 게이트201 to 208: D flip flop 210: XOR gate
301~348: XOR 게이트301 to 348: XOR gate
이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 2는 본 고안에 따른 병렬 스크램블러에 대한 구성도이다. 도 2의 스크램블러는 STM-16급 신호의 오버헤드 처리에 있어서, AU-3 입력 48채널 병렬 데이터(48channel×8bits=384bits)의 스크램블 처리를 보여준다.2 is a block diagram of a parallel scrambler according to the present invention. The scrambler of FIG. 2 shows the scrambling process of AU-3 input 48-channel parallel data (48 channels × 8 bits = 384 bits) in overhead processing of STM-16 class signal.
도 2에서, 병렬 스크램블러는 의사랜덤이진 비트열(PRBS; Pseudo Random Binary Sequence)을 생성하는 PRBS 생성부(200)를 포함한다. PRBS 생성부(200)는 전송 프레임의 시작을 알리는 프레임 펄스(FRAME_PULSE)를 제공받고, 비트클럭(CLK)에 동기되어, 384개의 비트를 동시에 출력한다. 또한, 논리연산부(300)는 생성된 의사랜덤이진 비트열(PRBS)과 프레임 비트열(D_IN#1~D_IN#48)을 복수개의 EXOR 게이트(301~348)를 통해 배타논리합 연산하여 스크램블링된 비트열(D_OUT#1~D_OUT#48)을 생성한다.2, the parallel scrambler includes a PRBS generator 200 for generating a pseudo random binary sequence (PRBS). The PRBS generator 200 receives a frame pulse FRAME_PULSE indicating the start of a transmission frame and simultaneously outputs 384 bits in synchronization with the bit clock CLK. The logic operation unit 300 performs exclusive OR operation on the generated pseudo random binary bit stream (PRBS) and frame bit strings D_IN # 1 to D_IN # 48 through a plurality of EXOR gates 301 to 348 to generate scrambled bits (D_OUT # 1 to D_OUT # 48).
프레임 길이에 해당하는 PRBS 384비트를 발생하는 스크램블러는 VHDL 언어와 같은 하드웨어 설계 및 시뮬레이션을 위한 하이레벨언어로 표현될 수 있으며, VHDL 기술은 다음과 같다.The scrambler generating the PRBS 384 bits corresponding to the frame length can be expressed in a high level language for hardware design and simulation such as the VHDL language, and the VHDL technology is as follows.
1. 초기화: 종래의 127비트 시퀀스의 반복성을 이용하여 384비트열 각각에 대한 초기값을 지정한다.1. Initialization: The initial value for each of the 384-bit columns is specified using the repeatability of the conventional 127-bit sequence.
2. 작동: 제어펄스신호가 발생하기 이전까지 동작이 반복된다.2. Operation: Operation is repeated until control pulse signal is generated.
3. 스크램블러 PRBS 발생코드(b1~b384): 각 비트별로 발생되는 현재의 PRBS는 바로 이전 클럭에서 발생된 PRBS를 배타논리합 연산의 특성을 이용하여 연산한 결과이다 (
예컨대, b1<= q6 xor q5;For example, b1 < = q6 xor q5;
b2<= q5 xor q4;b2 < = q5 xor q4;
b3<= q4 xor q3;b3 < = q4 xor q3;
b4<= q3 xor q5;b4 < = q3 xor q5;
b5<= q2 xor q3;b5 < = q2 xor q3;
b6<= q1 xor q0;b6 < = q1 xor q0;
b7<= q7 xor q5(q5= q0 xor b384');b7 < = q7 xor q5 (q5 = q0 xor b384 ');
b8<= q6 xor q4(q4= b384' xor b383');b8 < = q6 xor q4 (q4 = b384 'xor b383');
..........
b383<= q5 xor q4(q4= b8' xor b7');b383 < = q5 xor q4 (q4 = b8 'xor b7');
b384<= q4 xor q3(q3= b7' xor b6'); 으로 발생된다.b384 < = q4 xor q3 (q3 = b7 'xor b6'); .
여기서, b384',b383',...b6'은 이전 클럭에서 발생된 값이다.Here, b384 ', b383', ... b6 'are values generated from the previous clock.
4. 상기 3에서 구해진 PRBS 384 비트열을 입력 프레임 비트열과 배타논리합 연산하여 출력한다.4. The PRBS 384 bit sequence obtained in the above 3 is subjected to exclusive OR operation with the input frame bit string and output.
도 3 및 도 4는 도 2에 대한 실시 회로도이다.FIG. 3 and FIG. 4 are circuit diagrams for the implementation of FIG.
먼저, 도 3을 참조하면, PRBS 생성부(200)는 상기의PRBS 생성수단은,직렬로 연결되어 클럭신호에 응하여 쉬프팅 동작을 수행하는 복수의 래치(201~208)와, 상기 복수의 래치(201~208)중 소정 래치로부터 입력되는 두 신호를 배타논리합 연산을 수행하는 논리게이터로 구성된다.상기 래치(201~208)는 D플롭이며, 이하 D플롭으로 한정하여 설명하기로 한다. 상기 8개의 D플립플롭(201~208)각각은 프래임펄스(PRAME_PULSE)에 의해 세트된다. 각 D플롭(201~208)은 클럭(CLK)따라 쉬프팅 동작한다. 6번째 D플립플롭(206)의 출력(q5)과, 7번째 D플립플롭(207)의 출력(q6)은 EXOR 게이트(210)에 의해 배타논리합 연산되어 다시 1번째 D플립플롭(201)의 입력측에 제공된다. 각 D플립플롭(201~208)의 출력(q0~q8)중 해당하는 비트끼리 배타논리합 연산하여, PRBS 비트열(b1~b384)을 병렬로 동시에 생성한다.3, the PRBS generator 200 includes a plurality of latches 201 to 208 connected serially and performing a shifting operation in response to a clock signal, 201 to 208. The latches 201 to 208 are D-flops and will be described below as D-flops only. Each of the eight D flip-flops 201 to 208 is set by a frame pulse PRAME_PULSE. Each of the D-flops 201 to 208 is shifted according to the clock CLK. The output q5 of the sixth D flip-flop 206 and the output q6 of the seventh D flip-flop 207 are subjected to the exclusive-OR operation of the EXOR gate 210, And is provided on the input side. The corresponding bits of the outputs q0 to q8 of the D flip-flops 201 to 208 are subjected to exclusive OR operation to generate PRBS bit strings b1 to b384 in parallel.
예를 들어, b1<=q6 xor q5; b2<=q5 xor q4; b3<=q4 xor q3;... b170<=q0 xor q1 xor q2 xor q3 xor q4 xor q5 xor q6 xor q7;...b380<= b7 xor q6 xor q1 xor q0;...b384<=q4 xor q3과 같이 발생된다.For example, b1 <= q6 xor q5; b2 < = q5 xor q4; b3 <= q4 xor q3; ... b170 <= q0 xor q1 xor q2 xor q3 xor q4 xor q5 xor q6 xor q7; ... b380 <= b7 xor q6 xor q1 xor q0; ... b384 <= q4 xor q3.
논리 연산부(300)는 입력된 프레임 데이터 비트열(d384~d1)과 생성된 PRBS 비트열(b1~b384)의 비트단위로 각각 배타논리합 연산하여 스크램블링된 데이터 비트열(Scrambled_d384~Scrambled_d1)을 출력한다.The logical operation unit 300 performs exclusive OR operation on the inputted frame data bit strings d384 to d1 and the generated PRBS bit strings b1 to b384 on a bit basis to output scrambled data bit strings Scrambled_d 384 to Scrambled_d 1 .
본 발명의 다른 실시예에서, PRBS 384비트 병렬 스크램블러 중 일부 비트 예컨대, 16비트/32비트/64비트/...,등의 VHDL 코드를 이용하여 병렬 스크램블러를 구현할 수 있다. 또한, PRBS 384비트 이상의 확장된 스크램블러도 VHDL로 표현 가능함은 물론이다.In another embodiment of the present invention, a parallel scrambler may be implemented using VHDL codes such as some of the PRBS 384 bit parallel scramblers, e.g., 16 bits / 32 bits / 64 bits /. Of course, the expanded scrambler of PRBS 384 bits or more can also be expressed in VHDL.
본 발명의 추가 실시예로서, 도 4에서 보여지는 바와 같이, 특정 규격을 만족하는 해당 PRBS 비트를 미리 저장하고 있는 메모리를 구비할 수 있다. PRBS 메모리(400)는, ITU-T G.707규격에 따른 127개 비트를 저장하고 있으면서, 제어신호(CONTROL) 및 프레임펄스(FRAME_PULSE)에 따라 해당 PRBS 384 비트를 병렬로 출력한다. 논리연산부(450)는 입력데이터비트(d1~d384)와 PRBS 384 비트를 배타논리합 연산하여 스크램블링된 데이터 비트(Scrambled_d1~Scrambled_d384)를 출력한다.As shown in FIG. 4, as a further embodiment of the present invention, a memory may be provided in which PRBS bits satisfying a specific standard are stored in advance. The PRBS memory 400 stores 127 bits according to the ITU-T G.707 standard and outputs the corresponding PRBS 384 bits in parallel according to the control signal CONTROL and the frame pulse FRAME_PULSE. The logical operation unit 450 outputs the scrambled data bits Scrambled_d1 to Scrambled_d 384 by performing an exclusive OR operation on the input data bits d1 to d384 and the PRBS 384 bits.
본 고안의 또 다른 실시예에서, 스크램블링된 데이터를 다시 스크램블링 처리하여 에러 검사용으로 사용할 수 도 있다. 원래 데이터를 두 번 스크램블링 처리하면, 그 결과는 원래 데이터와 동일하게 되는 성질을 이용하여, 에러 발생 여부를 확인 할 수 있다. 에러 검사를 위해서, 일반적으로 모든 비트가 '0'인 더미 데이터(dummy data)를 사용한다.In another embodiment of the present invention, the scrambled data may be re-scrambled to be used for error checking. When the original data is scrambled twice, it is possible to confirm whether or not an error has occurred by using the property that the result becomes the same as the original data. For error checking, dummy data, in which all bits are normally '0', is used.
본 고안은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 고안의 취지와 범위에 포함된다.The present invention is not limited by the embodiments described above, but may be variously modified and changed by those skilled in the art, which is included in the spirit and scope of the present invention as defined in the appended claims.
이상에서 살펴본 바와 같이, 종래에 제시된 ITU-T G.707이 스크램블러는 7단 D플립플롭으로 구현되어 비트 단위로 직렬 처리한다. 이것은 고속처리를 필요로 하는 ASIC 내부의 열 발생 및 적용대상의 변경에 따른 새로운 하드웨어 설계를 해야하는 불편함이 있었다.As described above, the conventional ITU-T G.707 scrambler is implemented as a 7-stage D flip-flop and processed in units of bits. This has inconvenienced the necessity of designing a new hardware due to heat generation inside the ASIC that requires high-speed processing and change of the application target.
반면, 본 고안에 따르면 직렬로 연결된 8단의 D플립플롭과 논리게이트를 이용하여 프래임 길이에 해당하는 의사랜덤비트열을 동시에 병렬로 생성해냄으로써, 비트클럭당 단위 프레임을 처리할 수 있다. 또한, VHDL 언어로 기술되어 ASIC 혹은 FPGA(Field Programmable Gate Array) 의 주문에 따라 매번 새로운 설계를 필요치 않다.On the other hand, according to the present invention, a unit frame per bit clock can be processed by simultaneously generating pseudo random bit strings corresponding to a frame length in parallel using eight stages of D flip-flops and logic gates connected in series. Also, it is written in VHDL language and does not require a new design every time an ASIC or FPGA (Field Programmable Gate Array) is ordered.
VHDL과 같은 하이레벨언어로 구현됨으로써, 칩의 성능에 맞게 라이브러리 매핑만 변경해주면, 디자인을 새로 변경하지 않고서도, 모든 ASIC 이나 FPGA 벤더에 적용할 수 있다.Implemented in a high-level language such as VHDL, it can be applied to any ASIC or FPGA vendor without having to change the design, just by changing the library mapping to match the performance of the chip.
게다가, 스크램블러와 인터페이스 되는 외부 블록의 명세에 따라 처리 비트의 증감이 용이하여, 전체 전송 시스템 설계의 효율성과 편리성을 얻을 수 있다.In addition, according to the specification of the external block interfaced with the scrambler, it is easy to increase and decrease the processing bit, and the efficiency and convenience of the design of the entire transmission system can be obtained.
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-
1998
- 1998-11-26 KR KR2019980023231U patent/KR200225972Y1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101270590B1 (en) | 2011-11-19 | 2013-06-03 | 트라이콤텍 주식회사 | Scrambler in Next Generation DSRC System and Drive Method of the Same |
| KR101335283B1 (en) | 2011-12-02 | 2013-12-02 | 트라이콤텍 주식회사 | Scrambler in Next Generation DSRC System and Velocity Elevation Method of the Same |
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