KR200222593Y1 - C-mos logic circuit - Google Patents

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KR200222593Y1 KR2019970009428U KR19970009428U KR200222593Y1 KR 200222593 Y1 KR200222593 Y1 KR 200222593Y1 KR 2019970009428 U KR2019970009428 U KR 2019970009428U KR 19970009428 U KR19970009428 U KR 19970009428U KR 200222593 Y1 KR200222593 Y1 KR 200222593Y1
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Abstract

본 고안은 씨모스 논리회로에 관한 것으로, 특히 디지탈 논리회로의 브이엘에스아이 설계에서 전력소모 감소에 관한 것이다. 종래 씨모스 논리회로는 입력신호가 트랜지션할 때 피-모스트랜지스터와 엔-모스트랜지스터가 동시에 턴-온이 되어 전원전압과 접지전압 사이에 전류가 도통하게 되어 순간적으로 많은 전류가 도통하게 되어 전력손실이 발생하게 되는 문제점이 있었다. 따라서, 본 고안은 하나 이상의 피-모스트랜지스터와 하나 이상의 엔모스트랜지스터로 상보 대칭으로 이루어져 동일레벨의 입력신호에 의해 온/오프 제어되는 피모스트랜지스터와 엔모스트랜지스터의 접속점을 출력단자로 하여 출력신호를 출력하는 씨모스 논리회로에 있어서, 상기 동일레벨의 입력신호에 의해 온/오프 제어되는 피모스트랜지스터의 드레인과 엔모스트랜지스터의 드레인 사이에 클럭에 의해 온/오프 제어되는 엔모스트랜지스터 또는 피모스트랜지스터를 삽입하여 구성함으로써 피-모스트랜지스터군과 엔-모스트랜지스터군이 동시에 턴-온이 되어 전류가 도통되는 것을 방지하여 전력소모를 감소시키는 효과가 있다.The present invention relates to CMOS logic circuits, and more particularly to reducing power consumption in the VSL design of digital logic circuits. In the conventional CMOS logic circuit, when the input signal is transitioned, the P-MOS transistor and the N-MOS transistor are turned on at the same time, and the current is conducted between the power supply voltage and the ground voltage, so that a large amount of current is conducted instantaneously, resulting in power loss. There was a problem that occurs. Therefore, the present invention is composed of one or more P-MOS transistors and one or more N-MOS transistors with complementary symmetry, and the output signal using the connection point of the P-MOS transistor and the EN-MOS transistor controlled on / off by the input signal of the same level. A CMOS logic circuit for outputting an NMOS transistor or PMOS, which is controlled on / off by a clock between a drain of an PMOS transistor and an drain of an NMOS transistor, which are controlled on / off by the input signal of the same level. By inserting a transistor, the P-MOS transistor group and the N-MOS transistor group are turned on at the same time, thereby preventing current from being conducted, thereby reducing power consumption.

Description

씨모스 논리회로{C-MOS LOGIC CIRCUIT}CMOS Logic Circuits {C-MOS LOGIC CIRCUIT}

본 고안은 씨모스 논리회로에 관한 것으로, 특히 디지털 논리회로의 브이엘에스아이 설계시 전력소모를 감소시킬 수 있도록 한 씨모스 논리회로에 관한 것이다.The present invention relates to a CMOS logic circuit, and more particularly to a CMOS logic circuit that can reduce the power consumption when designing the VLS of the digital logic circuit.

종래 씨모스 논리회로 구성방식은 엔-모스트랜지스터(N)와 피-모스트랜지스터(P)들이 상보대칭으로 논리회로를 구성하도록 설계되었다.In the conventional CMOS logic circuit configuration, the N-MOS transistor N and the P-MOS transistor P are designed to compose a logic circuit in complementary symmetry.

도1은 종래 인버터의 회로도로서, 이에 도시된 바와같이 전원전압(VDD)과 접지전압(VSS) 사이에 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10)가 직렬로 접속되고, 입력신호(IN)를 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10)의 게이트에 인가하여 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10)의 접속점에서 출력신호를 발생되도록 구성한다.1 is a circuit diagram of a conventional inverter, in which a P-most transistor P10 and an N-most transistor N10 are connected in series between a power supply voltage VDD and a ground voltage VSS, as shown in FIG. Applying (IN) to the gates of the P-most transistor P10 and the N-most transistor N10 to generate an output signal at the connection point of the P-most transistor P10 and the N-most transistor N10. do.

이와 같이 구성된 종래 인버터의 동작은 다음과 같다.The operation of the conventional inverter configured as described above is as follows.

입력신호(IN)가 고전위일 경우, 피-모스트랜지스터(P10)는 턴-오프 되고, 엔-모스트랜지스터(N10)는 턴-온이 된다.When the input signal IN has a high potential, the P-most transistor P10 is turned off and the N-most transistor N10 is turned on.

이에따라 출력단(OUT)이 엔-모스트랜지스터(N10)를 통하여 접지되어 저전위상태가 된다.Accordingly, the output terminal OUT is grounded through the N-mode transistor N10 to be in a low potential state.

이와는 반대로 입력신호(IN)가 저전위인 경우, 상기 피-모스트랜지스터(P10)는 턴-온이 되고, 엔-모스트랜지스터(N10)는 턴-오프가 된다.In contrast, when the input signal IN has a low potential, the P-most transistor P10 is turned on and the N-most transistor N10 is turned off.

이에따라 피-모스트랜지스터(P10)를 통하여 출력단(OUT)에 전원전압(VDD)이 인가되어 고전위상태가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistor P10 to become a high potential state.

도2는 종래 두 개의 입력을 가진 낸드게이트의 회로도로서, 이에 도시된 바와같이2 is a circuit diagram of a NAND gate having two inputs according to the related art.

전원전압(VDD)에 소스가 공통접속된 피-모스트랜지스터(P11),(P12)의 드레인과 접지전원(VSS) 사이에 엔-모스트랜지스터(N11),(N12)를 직렬로 접속하여, 상기 피-모트랜지스터(P11)와 상기 엔-모스트랜지스터(N11)의 게이트에 입력신호(A)를 인가하고, 상기 피-모스트랜지스터(P12)와 엔-모스트랜지스터(N12)의 게이트에 입력신호(B)를 인가하여 상기 피-모스트랜지스터(P11),(P12)의 드레인과 엔-모스트랜지스터(N11)드레인의 공통접속점에서 출력신호를 발생하도록 구성한다.The N-most transistors N11 and N12 are connected in series between the drains of the P-most transistors P11 and P12 having a common source connected to the power supply voltage VDD, and the ground power supply VSS. An input signal A is applied to the gates of the P-Mo transistor P11 and the N-most transistor N11, and an input signal A is applied to the gates of the P-Mo transistor P12 and the N-most transistor N12. B) is applied to generate an output signal at a common connection point between the drains of the P-MOS transistors P11 and P12 and the drain of the N-MOS transistor N11.

이와같이 구성된 종래 낸드게이트의 동작을 설명하면 다음과 같다.The operation of the conventional NAND gate configured as described above is as follows.

먼저, 입력신호(A),(B)가 동시에 고전위일 경우,피-모스트랜지스터(P11),(P12)는 동시에 턴-오프 되고, 엔-모스트랜지스터(N11),(N12)는 동시에 턴-온이 된다.First, when the input signals A and B simultaneously have high potentials, the P-most transistors P11 and P12 are turned off at the same time, and the N-most transistors N11 and N12 are simultaneously turned off. It is on.

이에따라 상기 엔-모스트랜지스터(N11),(N12)를 통하여 출력단(OUT)이 접지되어 저전위상태가 된다.Accordingly, the output terminal OUT is grounded through the N-most transistors N11 and N12 to be in a low potential state.

반대로, 상기 입력신호(A),(B)가 동시에 저전위일 경우, 피-모스트랜지스터(P11),(P12)는 동시에 턴-온되고, 엔-모스트랜지스터(N11),(N12)는 동시에 턴-오프가 된다.On the contrary, when the input signals A and B simultaneously have low potentials, the P-most transistors P11 and P12 are turned on at the same time, and the N-most transistors N11 and N12 are simultaneously turned on. Turn off.

이에따라 상기 피-모스트랜지스터(P11),(P12)를 통하여 전원전압(VDD)이 출력단(OUT)에 인가되어 고전위 상태가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistors P11 and P12 to become a high potential state.

그리고, 상기 입력신호(A)는 고전위이고 입력신호(B)는 저전위일 경우, 엔-모스트랜지스터(N11)와 피-모스트랜지스터(P12)는 턴-온이 되고, 엔-모스트랜지스터(N12)와 피-모스트랜지스터(P11)는 턴-오프된다.When the input signal A has a high potential and the input signal B has a low potential, the N-most transistor N11 and the P-most transistor P12 are turned on, and the N-most transistor N12) and the P-most transistor P11 are turned off.

이에따라 상기 피-모스트랜지스터(P12)를 통하여 전원전압(VDD)이 출력단(OUT)에 인가되어 고전위상태가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistor P12 to become a high potential state.

또한, 상기 입력신호(A)를 저전위이고 입력신호(B)는 고전위일 경우, 엔-모스트랜지스터(N12)와 피-모스트랜지스터(P11)는 턴-온이 되고, 엔-모스트랜지스터(N11)와 피-모스트랜지스터(P12)는 턴-오프된다.In addition, when the input signal A has a low potential and the input signal B has a high potential, the N-most transistor N12 and the P-most transistor P11 are turned on, and the N-most transistor N11 is turned on. ) And the P-most transistor P12 are turned off.

이에따라 상기 피-모스트랜지스터(P11)를 통하여 전원전압(VDD)이 출력단(OUT)에 인가되어 고전위상태가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistor P11 to become a high potential state.

즉, 입력신호(A),(B)중 하나라도 저전위가 되면 출력단(OUT)은 고전위가 된다.That is, if any one of the input signals A and B becomes low, the output terminal OUT becomes high potential.

도3은 두 개의 입력을 가진 종래 노아게이트의 회로도로서, 이에 도시된 바와같이 접지전압(VSS)에 소스가 공통접속된 엔-모스트랜지스터(N21),(N22)의 드레인과 피-모스트랜지스터(P21),(P22)의 드레인을 순차적으로 직렬 접속하여 상기 피-모스트랜지스터(P21)와 상기 엔-모스트랜지스터(N21)의 게이트에 입력신호(A)를 인가하고, 상기 피-모스트랜지스터(P22)와 엔-모스트랜지스터(N22)의 게이트에 입력신호(B)를 인가하여 상기 엔-모스트랜지스터(N21),(N22)의 드레인과 피-모스트랜지스터(P22)의 드레인의 공통 접속점에서 출력신호를 발생하도록 구성한다.FIG. 3 is a circuit diagram of a conventional noble gate having two inputs. As shown therein, a drain and an N-MOS transistor (N21) and N22 having a source commonly connected to the ground voltage VSS are shown in FIG. The drains of P21 and P22 are sequentially connected in series to apply an input signal A to the gates of the P-MOS transistor P21 and the N-MOS transistor N21, and the P-MOS transistor P22. ) And an output signal B at the common connection point of the drains of the N-most transistors N21 and N22 and the drain of the P-most transistor P22 by applying an input signal B to the gate of the N-most transistor N22. Configure to generate

이와같이 구성된 종래 노아게이트의 동작은 다음과 같다.The operation of the conventional noah gate configured as described above is as follows.

먼저, 입력신호(A),(B)를 고전위로 입력할 경우, 피-모스트랜지스터(P21),(P22)는 턴-오프되고 엔-모스트랜지스터(N21),(N22)는 턴-온이 된다.First, when the input signals A and B are input at high potential, the P-most transistors P21 and P22 are turned off and the N-most transistors N21 and N22 are turned on. do.

이에따라 출력단(OUT)은 엔-모스트랜지스터(N21),(N22)를 통하여 접지되어 저전위상태가 된다.As a result, the output terminal OUT is grounded through the N-mode transistors N21 and N22 to become a low potential state.

반대로, 입력신호(A),(B)를 저전위로 입력할 경우, 피-모스트랜지스터(P21),(P22)는 턴-온 되고 엔-모스트랜지스터(N21),(N22)는 턴-오프 된다.On the contrary, when the input signals A and B are input at low potentials, the P-most transistors P21 and P22 are turned on and the N-most transistors N21 and N22 are turned off. .

이에따라 피-모스트랜지스터(P21),(P22)를 통하여 전원전압(VDD)이 출력단(OUT)에 인가되어 고전위상태가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistors P21 and P22 to become a high potential state.

그리고, 입력신호(A)를 고전위로 입력신호(B)는 저전위로 입력할 경우, 상기 피-모스트랜지스터(P21)와 상기 엔-모스트랜지스터(N22)는 턴-오프되고 피-모스트랜지스터(P22)와 엔-모스트랜지스터(N21)는 턴-온이 된다.When the input signal A is input at a high potential and the input signal B is at a low potential, the P-most transistor P21 and the N-most transistor N22 are turned off and the P-most transistor P22. ) And the N-most transistor N21 are turned on.

이에따라 출력단(OUT)은 엔-모스트랜지스터(N21)를 통하여 접지되어 저전위 상태가 된다.As a result, the output terminal OUT is grounded through the N-mode transistor N21 to a low potential state.

또한, 입력신호(A)를 저전위로 입력신호(B)는 고전위로 입력할 경우, 상기 피-모스트랜지스터(P22)와 상기 엔-모스트랜지스터(N21)은 턴-오프되고, 피-모스트랜지스터(P21)와 엔-모스트랜지스터(N22)는 턴-온된다.In addition, when the input signal A is input at a low potential and the input signal B is at a high potential, the P-most transistor P22 and the N-most transistor N21 are turned off and the P-most transistor ( P21) and the N-most transistor N22 are turned on.

이에따라 출력단(OUT)은 엔-모스트랜지스터(N22)를 통하여 접지되어 저전위 상태가 된다.As a result, the output terminal OUT is grounded through the N-mode transistor N22 to become a low potential state.

즉, 입력신호(A),(B)중 하나라도 고전위이면 출력단(OUT)은 저전위가 된다.That is, if any one of the input signals A and B has a high potential, the output terminal OUT becomes a low potential.

그러나, 상기와 같이 동작하는 종래 씨모스 논리회로는 입력신호가 트랜지션할 때 피-모스트랜지스터와 엔-모스트랜지스터가 동시에 턴-온이 되어 전원전압(VDD)과 접지전압(VSS)사이에 순간적으로 많은 전류가 도통하게 되어 전력손실이 발생하게되는 문제점이 있었다.However, in the conventional CMOS logic circuit operating as described above, when the input signal transitions, the P-MOS transistor and the N-MOS transistor are turned on at the same time, and thus, instantaneously between the power supply voltage VDD and the ground voltage VSS. There is a problem that a lot of current is conducted to cause a power loss.

본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 피-모스트랜지스터와 엔-모스트랜지스터로 이루어진 씨모스 논리회로에 클럭에 의해 동작하는 모스트랜지스터를 삽입하여 피-모스트랜지스터와 엔-모스트랜지스터가 동시에 턴-온이 되어 전류가 도통되는 것을 방지함으로써 출력신호의 오차와 전력소모를 감소시키도록 한 씨모스 논리회로를 제공함에 있다.The object of the present invention is to solve the conventional problems by inserting a MOS transistor which is driven by a clock into the CMOS logic circuit consisting of the P- MOS transistor and the N- MOS transistor, so that the P-MOS transistor and the N-MOS transistor are simultaneously The present invention provides a CMOS logic circuit which reduces the error and power consumption of the output signal by preventing the current from conducting by turning on.

도1은 종래 인버터회로도.1 is a conventional inverter circuit diagram.

도2는 종래 2 입력 낸드게이트 회로도.2 is a conventional two-input NAND gate circuit diagram.

도3은 종래 2 입력 노아게이트 회로도.3 is a conventional two-input NOR gate circuit diagram.

도4는 본 고안 인버터회로도.4 is an inverter circuit diagram of the present invention.

도5는 본 고안 인버터의 다른 실시예의 회로도.5 is a circuit diagram of another embodiment of the present invention inverter.

도6은 본 고안 2 입력 낸드게이트 회로도.Figure 6 is a two-input NAND gate circuit of the present invention.

도7은 본 고안 2 입력 낸드게이트 회로도.Figure 7 is a two-input NAND gate circuit of the present invention.

도8은 도4에 있어서, 입력신호와 클럭신호의 타이밍도.8 is a timing diagram of an input signal and a clock signal in FIG.

도9는 도5에 있어서, 입력신호와 클럭신호의 타이밍도.9 is a timing diagram of an input signal and a clock signal in FIG. 5;

도10는 본 고안 4 입력 낸드게이트의 회로도.10 is a circuit diagram of the present invention 4 input NAND gate.

도11은 본 고안 4 입력 낸드게이트의 다른 실시예의 회로도.11 is a circuit diagram of another embodiment of the present invention 4 input NAND gate.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

P10,P11,P12,P21,P22 : 피모스트랜지스터P10, P11, P12, P21, P22: Pymotransistor

N10,N11,N12,N21,N22,NC1∼NC5 : 엔모스트랜지스터N10, N11, N12, N21, N22, NC1 to NC5: Enmo transistor

상기와 같은 목적을 달성하기 위한 본 고안은 하나 이상의 피-모스트랜지스터와 하나 이상의 엔-모스트랜지스터로 상보 대칭으로 이루어져 동일 레벨의 입력신호에 의해 온/오프 제어되는 피-모스트랜지스터와 엔-모스트랜지스터의 접속점을 출력단자로 하여 출력신호를 출력하는 씨모스 논리회로에 있어서, 상기 동일 레벨의 입력신호에 의해 온/오프 제어되는 피-모스트랜지스터의 드레인과 엔-모스트랜지스터의 드레인 사이에 클럭에 의해 온/오프 제어되는 엔모스트랜지스터 또는 피모스트랜지스터를 삽입하여 구성한 것을 특징으로 한다.The present invention for achieving the above object is made of complementary symmetry consisting of at least one P-most transistor and at least one n-most transistor to be controlled on / off by the same level of the input signal P-most transistor and the n-most transistor In a CMOS logic circuit for outputting an output signal using a connection point of as an output terminal, a clock is connected between the drain of an N-MOS transistor and the drain of an N-MOS transistor controlled on / off by the input signal of the same level. An on / off-controlled enMOS transistor or a PMOS transistor is inserted and configured.

이하, 본 고안에 의한 씨모스 논리회로의 실시예에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the operation and effect of the embodiment of the CMOS logic circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도4는 본 고안이 적용된 인버터의 일 실시예시도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지전압(VSS) 사이에 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10),(NC1)를 직렬로 접속하고, 상기 입력신호(IN)를 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10)의 게이트에 인가하며, 상기 엔-모스트랜지스터(NC1)의 게이트에 클럭(CLK)을 인가하여 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(NC1)의 접속점에서 출력신호를 발생되도록 구성한다.FIG. 4 is an exemplary view of an inverter to which the present invention is applied, and as shown therein, a P-most transistor P10 and an N-most transistor N10 between the power supply voltage VDD and the ground voltage VSS. NC1) are connected in series, and the input signal IN is applied to the gates of the P-most transistor P10 and the N-most transistor N10, and the clock of the N-most transistor NC1 is clocked ( CLK) is applied to generate an output signal at a connection point of the P-MOS transistor P10 and the N-MOS transistor NC1.

이와같이 구성한 본 고안 인버터의 일실시예의 동작을 도8을 참조하여 설명하면 다음과 같다.Referring to FIG. 8, the operation of the embodiment of the present invention configured as described above will be described.

입력단에 고전위가 입력되면 엔-모스트랜지스터(N10)는 턴-온이 되고, 이때 도8의 파형도와 같이 입력신호(IN)가 고전위로 트랜지션된 후에 클럭(CLK)이 고전위로 트랜지션을 시작한다.When the high potential is input to the input terminal, the N-most transistor N10 is turned on. In this case, the clock CLK starts the transition to the high potential after the input signal IN is transitioned to the high potential as shown in the waveform of FIG. 8. .

이에따라 클럭(CLK)이 고전위가 되면 엔-모스트랜지스터(NC1)가 턴-온 되어 출력단(OUT)이 엔-모스트랜지스터(N10),(NC1)를 통하여 접지되어 저전위상태가 된다.Accordingly, when the clock CLK becomes high potential, the N-most transistor NC1 is turned on, and the output terminal OUT is grounded through the N-most transistors N10 and NC1 to become a low potential state.

반면에, 입력단에 저전위가 입력되면 피-모스트랜지스터(P10)는 턴-온이 되어 출력단(OUT)은 고전위로 된다. 이때, 클럭(CLK)의 입력과는 무관하다.On the other hand, when a low potential is input to the input terminal, the P-most transistor P10 is turned on and the output terminal OUT becomes a high potential. At this time, it is irrelevant to the input of the clock CLK.

도5는 본 고안 인버터의 다른 일 실시예의 회로도로서, 이에 도시한 바와같이 전원전압(VDD)과 접지전압(VSS) 사이에 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10),(NC2)를 직렬로 접속하여 입력신호(IN)를 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10)의 게이트에 인가하고, 상기 엔-모스트랜지스터(NC2)의 게이트에 클럭(CLK)을 인가하여 상기 엔-모스트랜지스터(N10),(NC2)의 접속점에서 출력신호를 발생되도록 구성한다.FIG. 5 is a circuit diagram of another embodiment of the present invention, as shown therein, between the P-mode transistor P10 and the N-mode transistor N10, NC2 between the power supply voltage VDD and the ground voltage VSS. ) Is connected in series to apply an input signal IN to the gates of the P-most transistor P10 and the N-most transistor N10, and the clock CLK is applied to the gate of the N-most transistor NC2. And an output signal is generated at the connection point of the N-mode transistors N10 and NC2.

이와같이 구성한 본 고안 인버터의 일 실시예의 동작을 도9를 참조하여 설명하면 다음과 같다.Referring to FIG. 9, the operation of the embodiment of the present invention configured as described above will be described.

먼저, 입력신호(IN)가 고전위이면 클럭(CLK)에 관계없이 엔-모스트랜지스터(N10)를 통하여 출력단(OUT)이 접지되어 저전위상태가 된다.First, when the input signal IN has a high potential, the output terminal OUT is grounded through the N-most transistor N10 regardless of the clock CLK, thereby bringing the low potential state.

반대로, 입력신호(IN)가 고전위에서 저전위로 트랜지션이 될 경우, 도9의 파형도와 같이 클럭(CLK)은 고전위가 된다.In contrast, when the input signal IN transitions from a high potential to a low potential, the clock CLK becomes a high potential as shown in the waveform diagram of FIG. 9.

이에따라 피-모스트랜지스터(P10)를 통하여 전원전압(VDD)이 출력단(OUT)에 인가되어 고전위가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistor P10 to become a high potential.

도6은 본 고안 낸드게이트의 일 실시예의 회로도로서, 이에 도시한 바와같이 전원전압(VDD)에 소스가 공통접속된 피-모스트랜지스터(P11),(P12)의 드레인과 접지전압(VSS) 사이에 엔-모스트랜지스터(NC3),(N11),(N12)를 직렬로 접속하여 상기 피-모스트랜지스터(P11)와 상기 엔-모스트랜지스터(N11)의 게이트에 입력신호(A)를 인가하고, 상기 피-모스트랜지스터(P12)와 엔-모스트랜지스터(N12)의 게이트에 입력신호(B)를 인가하며, 상기 엔-모스트랜지스터(NC3)의 게이트에 클럭(CLK)을 인가하여 상기 엔-모스트랜지스터(N11),(NC3)의 공통 접속점에서 출력신호(OUT)를 발생하도록 구성한다.FIG. 6 is a circuit diagram of an embodiment of the inventive NAND gate, and as shown therein, between a drain and a ground voltage VSS of the P-MOS transistors P11 and P12 having a common source connected to a power supply voltage VDD. N-mode transistors NC3, N11, and N12 are connected in series to each other to apply an input signal A to the gate of the P-most transistor P11 and the N-most transistor N11, The input signal B is applied to the gates of the P-MOS transistor P12 and the N-most transistor N12, and the clock CLK is applied to the gate of the N-MOS transistor NC3 to apply the N-MOS transistor. The output signal OUT is generated at the common connection point of the transistors N11 and NC3.

이와같이 구성된 본 고안 낸드게이트의 일 실시예의 동작은 다음과 같다.The operation of one embodiment of the inventive NAND gate configured as described above is as follows.

먼저, 입력신호(A),(B)가 동시에 고전위일 경우, 피-모스트랜지스터(P11),(P12)가 턴-오프가 되고 엔-모스트랜지스터(N11),(N12)는 턴-온이 된다.First, when the input signals A and B simultaneously have high potentials, the P-most transistors P11 and P12 are turned off and the N-most transistors N11 and N12 are turned on. do.

이에따라 엔-모스트랜지스터(NC3)의 게이트에 인가된 클럭(CLK)에 관계없이 엔-모스트랜지스터(N11),(N12)를 통하여 접지된 출력단(OUT)은 저전위상태가 된다.Accordingly, regardless of the clock CLK applied to the gate of the n-most transistor NC3, the output terminal OUT grounded through the n-most transistors N11 and N12 becomes a low potential state.

반면에, 상기 입력신호(A),(B)가 동시에 저전위일 경우, 상기피-모스트랜지스터(P11),(P12)는 턴-온이 되고 상기 엔-모스트랜지스터(N11),(N12)는 턴-오프 된다.On the other hand, when the input signals A and B simultaneously have low potentials, the P-most transistors P11 and P12 are turned on and the N-most transistors N11 and N12 are turned on. Is turned off.

이때, 입력신호(A),(B)가 저전위로 트랜지션된 후에 엔-모스트랜지스터(NC3)의 게이트에 인가된 클럭(CLK)이 고전위가 된다.At this time, the clock CLK applied to the gate of the n-most transistor NC3 becomes high potential after the input signals A and B are transitioned to the low potential.

이에따라 피-모스트랜지스터(P11),(P12) 및 엔-모스트랜지스터(NC3)를 통하여 출력단(OUT)에 전원전압(VDD)이 인가되어 고전위상태가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-MOS transistors P11 and P12 and the N-MOS transistor NC3 to become a high potential state.

그리고, 입력신호(A)는 고전위, 입력신호(B)는 저전위로 입력될 경우, 피-모스트랜지스터(P11)와 상기 엔-모스트랜지스터(N12)는 턴-오프되고 피-모스트랜지스터(P12)와 엔-모스트랜지스터(N11)는 턴-온된다.When the input signal A is input at a high potential and the input signal B is at a low potential, the P-most transistor P11 and the N-most transistor N12 are turned off and the P-most transistor P12 is turned off. ) And the N-most transistor N11 are turned on.

이때, 입력신호(B)가 저전위로 트랜지션된 후에 클럭(CLK)이 고전위가 되면 엔-모스트랜지스터(NC3)가 턴-온 된다.At this time, when the clock CLK becomes high potential after the input signal B is transitioned to the low potential, the n-most transistor NC3 is turned on.

따라서, 피-모스트랜지스터(P12) 및 엔-모스트랜지스터(NC3)를 통하여 출력단(OUT)에 전원전압(VDD)이 인가되어 고전위가 상태가 된다.Accordingly, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistor P12 and the N-most transistor NC3 to bring a high potential state.

반대로, 입력신호(A)를 저전위로 입력신호(B)는 고전위로 입력할 경우, 상기 피-모스트랜지스터(P12)와 상기 엔-모스트랜지스터(N11)는 턴-오프 되고 피-모스트랜지스터(P11)와 엔-모스트랜지스터(N12)는 턴-온이 된다.On the contrary, when the input signal A is input at low potential and the input signal B is at high potential, the P-most transistor P12 and the N-most transistor N11 are turned off and the P-most transistor P11. ) And the N-most transistor N12 are turned on.

이에따라 입력신호(B)가 저전위로 트랜지션된 후에 클럭(CLK)의 입력이 고전위가 되면 엔모스트랜지스터(NC3)가 턴-온되어 피-모스트랜지스터(P11)을 통하여 인가되는 전원전압(VDD)에 의해 출력단(OUT)은 고전위상태가 된다.Accordingly, when the input of the clock CLK becomes a high potential after the input signal B is transitioned to the low potential, the power supply voltage VDD applied through the P-most transistor P11 is turned on by the NMOS transistor NC3. As a result, the output terminal OUT becomes a high potential state.

도7은 본 고안 노아게이트의 일 실시예의 회로도로서, 이에 도시한 바와같이 접지전압(VSS)에 소스가 공통접속된 엔-모스트랜지스터(N21),(N22)의 드레인과 클럭이 게이트에 인가된 엔-모스트랜지스터(NC4)의 소스를 접속하고, 상기 엔-모스트랜지스터(NC4)의 드레인에 피-모스트랜지스터(P22)의 드레인을 접속하며, 상기 피-모스트랜지스터(P22)의 소스에 전원전압(VDD)이 소스에 인가된 피-모스트랜지스터(P21)의 드레인과 접속하여, 상기 피-모스트랜지스터(P21)와 상기 엔-모스트랜지스터(N21)의 게이트에 입력신호(A)를 인가하고, 상기 피-모스트랜지스터(P22)와 엔-모스트랜지스터(N22)의 게이트에 입력신호(B)를 인가하며, 상기 엔-모스트랜지스터(NC4)의 게이트에 클럭(CLK)을 인가하여 피-모스트랜지스터(P22)와 엔-모스트랜지스터(NC4)의 접속점에서 출력신호를 발생하도록 구성한다.FIG. 7 is a circuit diagram of an embodiment of the inventive noah gate, in which a drain and a clock of N-MOS transistors N21 and N22 having a source commonly connected to the ground voltage VSS are applied to the gate. A source of the N-most transistor NC4 is connected, a drain of the P-most transistor P22 is connected to a drain of the N-most transistor NC4, and a power supply voltage is connected to the source of the P-most transistor P22. (VDD) is connected to the drain of the P-most transistor P21 applied to the source, and an input signal A is applied to the gates of the P-most transistor P21 and the N-most transistor N21, The input signal B is applied to the gates of the P-most transistor P22 and the N-most transistor N22, and the clock CLK is applied to the gate of the N-most transistor NC4 to apply the input signal B. Output signal is generated at the connection point of (P22) and N-mode transistor (NC4). And configured.

이와 같이 구성된 본 고안 노아게이트의 일실시예의 동작은 다음과 같다.Operation of an embodiment of the inventive noah gate configured as described above is as follows.

먼저, 입력신호(A),(B)가 고전위로 입력될 경우, 피-모스트랜지스터(P21),(P22)는 턴-오프되고 엔-모스트랜지스터(N21),(N22)는 턴-온이 된다.First, when the input signals A and B are input at high potential, the P-most transistors P21 and P22 are turned off and the N-most transistors N21 and N22 are turned on. do.

이에따라, 입력신호(A),(B)가 고전위로 트랜지션된 후에 엔-모스트랜지스터(NC4)의 게이트에 인가된 클럭(CLK)이 고전위가 되면 출력단(OUT)이 엔-모스트랜지스터(NC4),(N21),(N22)를 통하여 접지되어 고전위상태가 된다.Accordingly, when the clock CLK applied to the gate of the n-most transistor NC4 becomes high potential after the input signals A and B are transitioned to the high potential, the output terminal OUT is the n-most transistor NC4. It is grounded through (N21) and (N22) to become a high potential state.

반대로, 입력신호(A),(B)가 저전위로 입력될 경우, 피-모스트랜지스터(P21),(P22)는 턴-온 되고 엔-모스트랜지스터(N21),(N22)는 턴-오프 된다.On the contrary, when the input signals A and B are input at a low potential, the P-most transistors P21 and P22 are turned on and the N-most transistors N21 and N22 are turned off. .

이에따라 엔-모스트랜지스터(NC4)의 게이트에 인가된 클럭(CLK)에 관계없이 피-모스트랜지스터(P21),(P22)를 통하여 출력단(OUT)에 전원전압(VDD)이 인가되어 고전위상태가 된다.Accordingly, regardless of the clock CLK applied to the gate of the N-most transistor NC4, the power supply voltage VDD is applied to the output terminal OUT through the P-most transistors P21 and P22, thereby providing a high potential state. do.

그리고, 입력신호(A)를 고전위로 입력신호(B)는 저전위로 입력할 경우, 상기 피-모스트랜지스터(P21)와 상기 엔-모스트랜지스터(N22)는 턴-오프되고 피-모스트랜지스터(P22)와 엔-모스트랜지스터(N21)는 턴-온이 된다.When the input signal A is input at a high potential and the input signal B is at a low potential, the P-most transistor P21 and the N-most transistor N22 are turned off and the P-most transistor P22. ) And the N-most transistor N21 are turned on.

이에따라, 입력신호(A)가 고전위로 트랜지션된 후에 엔-모스트랜지스터(NC4)의 게이트에 인가된 클럭(CLK)을 고전위로 입력하면 출력단(OUT)은 엔-모스트랜지스터(N21),(NC4)를 통하여 접지되어 저전위상태가 된다.Accordingly, when the clock CLK applied to the gate of the N-mode transistor NC4 is input at high potential after the input signal A is transitioned to high potential, the output terminal OUT is the N-mode transistor N21 or NC4. It is grounded through and becomes the low potential state.

반대로, 입력신호(A)를 저전위로 입력신호(B)는 고전위로 입력할 경우, 상기 피-모스트랜지스터(P22)와 상기 엔-모스트랜지스터(N21)는 턴-오프 되고 상기 피-모스트랜지스터(P21)와 상기 엔-모스트랜지스터(N22)는 턴-온이 된다.On the contrary, when the input signal A is input at the low potential and the input signal B is at the high potential, the P-most transistor P22 and the N-most transistor N21 are turned off and the P-most transistor P21) and the N-most transistor N22 are turned on.

따라서, 입력신호(B)가 고전위로 트랜지션된 후에 엔-모스트랜지스터(NC4)의 게이트에 인가된 클럭(CLK)을 고전위로 입력하면 출력단(OUT)은 엔-모스트랜지스터(N22),(NC4)를 통하여 접지되어 저전위상태가 된다.Accordingly, when the clock CLK applied to the gate of the N-most transistor NC4 is input at high potential after the input signal B is transitioned to the high potential, the output terminal OUT is the N-most transistor N22 or NC4. It is grounded through and becomes the low potential state.

도10은 도6의 본 고안 낸드게이트를 이용한 네 개의 입력을 가진 낸드게이트의 일실시예의 회로도로서, 이에 도시된 바와같이 전원전압(VDD)이 피-모스트랜지스터(P1),(P2),(P3),(P4)의 소스 공통접속점에 인가되고, 상기 피-모스트랜지스터(P1),(P2),(P3),(P4) 드레인의 공통 접속점에 엔-모스트랜지스터(NC5),(N1),(N2), (N3),(N4)를 순차적으로 직렬로 접속하여 상기 엔-모스트랜지스터(NC5),(N1)의 공통 접속점에서 출력을 발생하고, 입력신호(A)는 피-모스트랜지스터(P1)와 엔-모스트랜지스터(N1)의 게이트에 인가하고, 입력신호(B)는 피-모스트랜지스터(P2)와 엔-모스트랜지스터(N2)의 게이트에 인가하고, 입력신호(C)는 피-모스트랜지스터(P3)와 엔-모스트랜지스터(N3)의 게이트에 인가하고, 입력신호(D)는 피-모스트랜지스터(P4)와 엔-모스트랜지스터(N4)의 게이트에 인가하고, 클럭(CLK)은 엔-모스트랜지스터(NC5)의 게이트에 인가하여 구성한다.FIG. 10 is a circuit diagram of an embodiment of a NAND gate having four inputs using the inventive NAND gate of FIG. 6, wherein the power supply voltages VDD are P-most transistors P1, P2, and ( P3) and (P4) are applied to the source common connection point, and the P-most transistors (P1), (P2), (P3) and (P4) to the common connection point of drain N-most transistor (NC5), (N1) , (N2), (N3), and (N4) are sequentially connected in series to generate an output at a common connection point of the N-MOS transistors NC5 and N1, and the input signal A is a P-MOS transistor. (P1) and the gate of the N-most transistor N1, the input signal B is applied to the gates of the P-most transistor P2 and the N-most transistor N2, and the input signal C is It is applied to the gates of the P-most transistor P3 and the N-most transistor N3, and the input signal D is applied to the gates of the P-most transistor P4 and N-most transistor N4, (CLK) is N - constitutes applied to the gate of the MOS transistor (NC5).

이와 같이 구성된 본 고안 4 입력 낸드게이트의 일실시 예의 동작은 상기 2 개의 입력을 가진 낸드게이트와 동일하게 모든 입력신호(A),(B),(C),(D)가 저전위에서 고전위로 트랜지션된 후에 엔-모스트랜지스터(NC5)가 턴-온 되도록 클럭(CLK)을 조정한다.The operation of one embodiment of the present invention 4 input NAND gate configured as described above is the same as the NAND gate having the two inputs, in which all input signals A, B, C, and D transition from low potential to high potential. After that, the clock CLK is adjusted so that the N-most transistor NC5 is turned on.

도11은 도10과 일반적인 구성은 동일하며, 다만 클럭이 게이트에 인가된 엔-모스트랜지스터(NC6)와 피-모스트랜지스터(P1),(P2),(P3),(P4) 공통 드레인의 접속점에서 출력을 발생하도록 구성한다.11 is the same as the general configuration of FIG. 10, except that N-MOS transistor NC6 and a P-MOS transistor P1, P2, P3, and P4 common drain where a clock is applied to the gate are connected. Configure to generate output from

상기와 같은 본 고안에 따른 4 입력 낸드게이트의 동작은 모든 입력신호가 고전위에서 저전위로 트랜지션된 후에 클럭(CLK)에 의해 엔-모스트랜지스터(NC6)가 턴-온되도록 함으로써 도7 의 실시예와 동일한 동작을 수행하게 된다.The operation of the four-input NAND gate according to the present invention as described above is performed by turning on the n-most transistor NC6 by the clock CLK after all input signals are transitioned from the high potential to the low potential. Will perform the same operation.

상기에서 씨모스 논리회로에 엔-모스트랜지스터를 부가한 경우를 예를 들어 설명하였으나, 피-모스트랜지스터를 적용하는 경우에도 동일한 동작을 수행시킬 수 있다.Although the above-described case in which the N-MOS transistor is added to the CMOS logic circuit has been described, the same operation may be performed even when the P-MOS transistor is applied.

이상에서 설명한 바와 같이 본 고안은 종래의 씨모스 논리회로에서 피-모스트랜지스터와 엔-모스트랜지스터가 동시에 턴-온이 되어 발생하는 전류 패스를 방지한다. 즉, 클럭이 게이트에 인가된 모스트랜지스터를 추가 접속하여 피-모스트랜지스터와 엔-모스트랜지스터가 동시에 턴-온이 되어 발생하는 전류 패스를 방지하여 출력신호의 오차와 전력소모를 줄이는 효과가 있다.As described above, the present invention prevents a current path generated by turning on the P-MOS transistor and the N-MOS transistor in a conventional CMOS logic circuit. That is, by additionally connecting the MOS transistor to which the clock is applied to the gate, the P-MOS transistor and the N-MOS transistor are turned on at the same time to prevent the current path generated by reducing the error and power consumption of the output signal.

Claims (6)

하나 이상의 피-모스트랜지스터와 하나 이상의 엔-모스트랜지스터로 상보 대칭으로 이루어져 동일레벨의 입력신호에 의해 온/오프 제어되는 피-모스트랜지스터와 엔-모스트랜지스터의 접속점을 출력단자로 하여 출력신호를 출력하는 씨모스 논리회로에 있어서, 상기 동일레벨의 입력신호에 의해 온/오프 제어되는 피-모스트랜지스터의 드레인과 엔-모스트랜지스터의 드레인 사이에 클럭에 의해 온/오프 제어되는 엔모스트랜지스터 또는 피모스트랜지스터를 삽입 접속하여 구성한 것을 특징으로 하는 씨모스 논리회로.Output signal is output by using the connection point of P-Most transistor and N-Most transistor which is composed of one or more P-Most transistors and one or more N-Most transistors in complementary symmetry and controlled on / off by the same level input signal. In a CMOS logic circuit, an NMOS transistor or a PMOS that is controlled on / off by a clock between a drain of an N-MOS transistor and an drain of an N-MOS transistor controlled by an input signal of the same level. A CMOS logic circuit comprising a transistor inserted and connected. 제1항에 있어서, 상기 클럭은 입력신호에 의해 출력단자의 레벨이 천이되는 경우 입력신호가 인가되어 소정 시간이 경과한 후 인에이블되는 것을 특징으로 하는 씨모스 논리회로.The CMOS logic circuit of claim 1, wherein the clock is enabled after a predetermined time elapses after an input signal is applied when the level of the output terminal is shifted by an input signal. 제1항에 있어서, 전원전압과 접지전압 사이에 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10),(NC1)를 직렬로 접속하고, 입력신호(A)를 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10)의 게이트에 인가하여, 상기 엔-모스트랜지스터(NC1)의 게이트에 클럭을 인가하여 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(NC1)의 접속점에서 출력신호가 발생되도록 인버터를 구성하는 것을 특징으로 하는 씨모스 논리회로.The N-mode transistor N10 and NC1 are connected in series between a power supply voltage and a ground voltage, and an input signal A is connected to the P-most transistor. P10) and the gate of the N-most transistor N10, and a clock is applied to the gate of the N-most transistor NC1 at the connection point between the P-most transistor P10 and the N-most transistor NC1. CMOS logic circuit comprising an inverter configured to generate an output signal. 제1 항에 있어서, 전원전압과 접지전압 사이에 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10),(NC2)를 직렬로 접속하고, 입력신호(A)를 상기 피-모스트랜지스터(P10)와 엔-모스트랜지스터(N10)의 게이트에 인가하여, 상기 엔-모스트랜지스터(NC)의 게이트에 클럭을 인가하여 상기 엔-모스트랜지스터(N10),(NC)의 접속점에서 출력신호를 발생되도록 인버터를 구성하는 것을 특징으로 하는 씨모스 논리회로.The N-mode transistor N10 and NC2 are connected in series between a power supply voltage and a ground voltage, and an input signal A is connected to the P-most transistor. P10) and the gate of the N-most transistor N10, and a clock is applied to the gate of the N-most transistor NC to generate an output signal at the connection point of the N-most transistor N10 or NC. CMOS logic circuit, characterized in that the inverter is configured to be. 제1 항에 있어서, 전원전압에 소스가 공통접속된 피-모스트랜지스터(P11),(P12)의 드레인과 접지전원 사이에 엔-모스트랜지스터(N11),(N12),(NC3)를 직렬로 접속하여 상기 피-트랜지스터(P11)와 상기 엔-모스트랜지스터(N11)의 게이트에 입력신호(A)를 인가하고, 상기 피-모스트랜지스터(P12)와 엔-모스트랜지스터(N12)의 게이트에 입력신호(B)를 인가하며 상기 엔-모스트랜지스터(NC3)의 게이트에 클럭(CLK)을 인가하여 상기 엔-모스트랜지스터(N11),(NC3)의 공통접속점에서 출력신호(OUT)를 발생하도록 2 입력 낸드게이트를 구성하는 것을 특징으로 하는 씨모스 논리회로.2. The N-mode transistors N11, N12, and NC3 are connected in series between a drain of the P-most transistors P11 and P12 having a common source connected to a power supply voltage, and a ground power supply. Connected to apply an input signal A to the gates of the P-transistor P11 and the N-most transistor N11, and input the gate of the P-transistor P12 and the N-most transistor N12. A signal B is applied and a clock CLK is applied to a gate of the N-mode transistor NC3 to generate an output signal OUT at a common connection point of the N-mode transistors N11 and NC3. CMOS logic circuit comprising an input NAND gate. 제1 항에 있어서, 접지전압에 소스가 공통접속된 엔-모스트랜지스터(N21),(N22)의 드레인과 피-모스트랜지스터(P21),(P22),엔-모스트랜지스터(NC4)를 직렬 접속하여, 상기 피-모스트랜지스터(P21)와 상기 엔-모스트랜지스터(N21)의 게이트에 입력신호(A)를 인가하고, 상기 피-모스트랜지스터(P22)와 엔-모스트랜지스터(N22)의 게이트에 입력신호(B)를 인가하며, 상기 엔-모스트랜지스터(NC4)의 게이트에 클럭(CLK)을 인가하여 피-모스트랜지스터(P22)와 엔-모스트랜지스터(NC4)의 접속점에서 출력신호(OUT)를 발생하도록 2 입력 노아게이트를 구성하는 것을 특징으로 하는 씨모스 논리회로.The N-mode transistors N21 and N22 of which a source is commonly connected to the ground voltage, and the P-most transistors P21, P22, and N-most transistor NC4 are connected in series. Thus, an input signal A is applied to the gates of the P-most transistors P21 and the N-most transistor N21, and the gates of the P-most transistors P22 and N-most transistor N22 are applied to the gates of the P-most transistors P21 and the N-most transistors N21. The input signal B is applied, and the clock CLK is applied to the gate of the N-mode transistor NC4 to output the output signal OUT at the connection point between the P-most transistor P22 and the N-most transistor NC4. CMOS logic circuit, characterized in that for configuring a two-input noah gate.
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