KR200215939Y1 - Apparatus for boudary scan test detecting error of input data - Google Patents

Abstract

본 고안은 바운더리 스캔 테스트(Boundary Scan Test) 장치에 있어 데이터의 에러검출을 위한 기능부를 추가함으로써 TDI핀을 통해 인가되는 테스트 패턴들이 에러없이 테스트 대상 보드로 입력되도록 하여 입력데이터의 신뢰성을 향상시키기에 적당하도록 한 에러검출이 가능한 바운더리 스캔 테스트 장치를 제공하기 위한 것으로, 이러한 본 고안은, 테스트 모드에서 테스트 데이터를 테스트용 보드로 인가하기 전의 데이터와 인가한 후의 데이터를 비교하여 BST(Boundary Scan Test) 테스트를 수행하는 테스트 데이터 입출력단과; 상기 테스트용 보드로 인가되는 데이터의 에러를 검출하는 에러검출단으로 이루어져, BST 테스트 수행시 테스트칩이 테스트용 보드로 전달하는 테스트 데이터에 대하여 패리티 검사를 통한 에러검출을 수행함으로써, BST 테스트 결과의 신뢰성을 향상시킬 수 있다.The present invention adds a function for error detection of data in a boundary scan test device so that test patterns applied through the TDI pin can be input to the test target board without error, thereby improving reliability of input data. It is an object of the present invention to provide a boundary scan test apparatus capable of error detection, and the present invention provides a boundary scan test (BST) by comparing data before and after applying test data to a test board in a test mode. A test data input / output stage for performing a test; It consists of an error detection stage for detecting an error of the data applied to the test board, by performing the error detection through the parity check on the test data transmitted by the test chip to the test board when performing the BST test, Reliability can be improved.

Description

에러검출이 가능한 바운더리 스캔 테스트 장치 {Apparatus for boudary scan test detecting error of input data}Boundary scan test device for error detection {Apparatus for boudary scan test detecting error of input data}

본 고안은 바운더리 스캔 테스트(Boundary Scan Test, 이하 BST)에 관한 것으로, 특히 BST 테스트 장치에 있어 데이터의 에러검출을 위한 기능부를 추가함으로써 TDI핀을 통해 인가되는 테스트 패턴들이 에러없이 테스트 대상 보드로 입력되도록 하여 입력데이터의 신뢰성을 향상시키기에 적당하도록 한 에러검출이 가능한 바운더리 스캔 테스트 장치에 관한 것이다.The present invention relates to a boundary scan test (BST). In particular, a test pattern applied through a TDI pin is input to a test target board without error by adding a function for error detection of data in a BST test apparatus. The present invention relates to a boundary scan test apparatus capable of error detection, which is suitable for improving the reliability of input data.

일반적으로 BST 테스트는 IEEE std 1149.1을 바탕으로 하는 칩 레벨/보드 레벨/시스템 레벨의 테스트 방법이다.In general, BST testing is a chip-level / board-level / system level test method based on IEEE std 1149.1.

현재 BST 테스트는 디지털 디바이스에서만 적용되며, 아날로그 디바이스의 경우 BST 표준이 나와 있지만 실제 적용예는 없는 실정이다.At present, BST testing is only applied to digital devices, and for analog devices, the BST standard is listed but there is no practical application.

BST 테스트는 각각의 디바이스 내부에 테스트 로직을 구성하여 상기 표준안이 정의하는 테스트 모드에서 칩을 테스트하게 된다. 즉, 테스트 모드에서 칩 설계시 적용했던 테스트 로직을 통해 칩 내부의 로직에 접근하고, 외부의 핀과 PCB 기판의 전기적 특성을 이용하여 해당 핀의 납땜 상태 등을 진단하는 것이다.The BST test configures test logic inside each device to test the chip in the test mode defined by the standard. In other words, the logic inside the chip is accessed through the test logic used in the chip design in the test mode, and the soldering state of the corresponding pin is diagnosed using the external pins and the electrical characteristics of the PCB board.

이때 BST 테스트는 해당 디바이스 또는 PCB 기판 및 시스템에 전원을 인가한 상태로 테스트를 수행하게 되며, 칩 내부의 전선접합 상태나 핀의 납땜 상태 또는 PCB 패턴 상태를 검사할 수 있다.In this case, the BST test is performed with the power applied to the device or the PCB board and the system. The BST test can check the wire bonding state of the chip, the soldering state of the pin, or the PCB pattern state.

한편, BST 테스트 기능이 있는 디바이스나 메모리 등이 테스트 대상이 되는 것으로, 상기 테스트 대상이 보드에 실장된 상태에서 각각의 디바이스 또는 메모리내에 구성되어 있는 바운더리 스캔 셀을 이용하여 테스트를 수행하게 된다.On the other hand, a device or a memory having a BST test function is a test target, and the test is performed by using boundary scan cells configured in each device or memory while the test target is mounted on a board.

이러한 BST 테스트 기능을 갖는 디바이스 또는 메모리는 IEEE std 1149.1에 의거하여 칩 제조업자에 의해 구현되고 있으므로, 디바이스 또는 메모리들이 연결된 보드 레벨이나 시스템 레벨에서도 BST 테스트가 가능하다.The device or memory having the BST test function is implemented by the chip manufacturer in accordance with IEEE std 1149.1, so that the BST test can be performed at the board level or the system level to which the device or memories are connected.

BST는 다른 테스트 방법에 비해 해당 디바이스의 설계자에 의해 진단되므로, 테스트 비용 및 준비시간이 감소되며 개발 단계에서 디버깅 및 디자인 검증이 용이하여 개발기간의 단축을 가능케 한다.Compared with other test methods, BST is diagnosed by the designer of the device, reducing test cost and preparation time, and facilitating development time by facilitating debugging and design verification during development.

실제 BST 테스트용 하드웨어의 구성은 간단하다.The configuration of the actual BST test hardware is simple.

이하, BST 테스트를 수행하기 위한 종래의 장치를 설명한다.Hereinafter, a conventional apparatus for performing the BST test will be described.

먼저, 도1은 일반적인 BST 테스트 장치의 블록구성도이며, 도2는 도1에서 테스트용 보드의 BST 체인 상세도이다.First, Figure 1 is a block diagram of a general BST test apparatus, Figure 2 is a detailed view of the BST chain of the test board in FIG.

상기 도1에서 테스트칩(13)은 ACT8790 칩으로써 BST 테스트를 위한 핵심 칩이며, 상기 테스트칩(13)의 입력단에는 TDI, TMS, TCK 및 TRST 핀 등으로 이루어진 입력핀(12)이 있다.In FIG. 1, the test chip 13 is an ACT8790 chip, which is a core chip for BST testing, and an input pin 12 including TDI, TMS, TCK, and TRST pins is provided at an input terminal of the test chip 13.

대부분의 테스트는 테스트칩(13)에 의해서 수행되며, 분주회로(11)에 의해 테스트칩(13)의 30MHz 내부클럭이 분주된다. 내부클럭을 분주하는 이유는, ACT8790(13)의 경우 30MHz의 클럭만을 내보내므로 서로 다른 클럭을 요구하는 보드내의 각 디바이스로 테스트 클럭을 공급하기 위함이다.Most of the tests are performed by the test chip 13, and the 30 MHz internal clock of the test chip 13 is divided by the division circuit 11. The reason for dispensing the internal clock is to supply a test clock to each device on the board that requires a different clock because the ACT8790 (13) only outputs a 30MHz clock.

분주회로(11)에 의해 분주된 클럭은 TCK 핀을 통해 각 테스트 대상의 디바이스에 공급되어 진다.The clock divided by the divider circuit 11 is supplied to the device under test through the TCK pin.

그리고 입력핀(12) 중 TMS 핀은 IEEE std 1149.1에서 요구하는 테스트 모드를 선택시 사용된다. TRST 핀은 여러 가지 테스트를 수행할 수 있는 BST 테스트중 테스트 항목을 전환하는 경우에 리셋(Reset) 기능을 수행할 수 있는 핀이다.The TMS pin of the input pin 12 is used to select a test mode required by IEEE std 1149.1. The TRST pin is a pin that can perform a reset function when switching test items during a BST test that can perform various tests.

TCK, TRST, TMS 핀들은 BST 테스트시 가장 중요한 탭 제어기(Tap Controller)의 입력으로 사용되며, BST 테스트는 상기 탭 제어기에 의해 16 가지의 상태를 거치면서 수행된다.The TCK, TRST, and TMS pins are used as inputs of the most important tap controller in the BST test, and the BST test is performed through the 16 states by the tap controller.

탭 제어기에 의한 16 가지의 상태는 Shift-DR 상태와 Update-DR, Shift-IR 및 Update-IR 상태를 거치면서 BST 테스트가 수행된다.The 16 states by the tap controller are subjected to the BST test with the Shift-DR state and the Update-DR, Shift-IR and Update-IR states.

테스트칩(13)에 의해 테스트용 보드(15) 또는 시스템의 BST 체인의 연결상태를 파악한 후 올바른 연결이 되어 있으면, 테스트칩(13)은 16비트의 직렬 테스트 데이터를 제1 버퍼(14)와 케이블을 통해 전달하게 된다.After checking the connection state of the test board 15 or the BST chain of the system by the test chip 13 and if the connection is correct, the test chip 13 transmits 16-bit serial test data to the first buffer 14. It is delivered through the cable.

도2에는 이러한 BST 체인이 도시되어 있다.2 shows such a BST chain.

케이블을 통하여 전달된 16 비트 직렬 데이터는 테스트용 보드(15)의 TDI에 전달된 후 해당 보드(15)상의 BST 체인의 마지막 TDO를 통해 출력된다.The 16-bit serial data transmitted through the cable is transferred to the TDI of the test board 15 and then output through the last TDO of the BST chain on the board 15.

테스트용 보드(15)의 BST 체인을 통해 출력되는 데이터는 케이블을 통해 제2 버퍼(16)로 전달된다.Data output through the BST chain of the test board 15 is transferred to the second buffer 16 via a cable.

그러면 비교회로(17)는 제2 버퍼(16)의 데이터를 읽어 테스트칩(13)에 저장되어 있는 원래의 테스트 데이터와 비교하게 된다. 상기 비교의 결과를 해석함으로써 테스트용 보드(15)의 각종 상태를 진단할 수 있게 된다.The comparison circuit 17 then reads the data in the second buffer 16 and compares it with the original test data stored in the test chip 13. By analyzing the result of the comparison, it is possible to diagnose various states of the test board 15.

이러한 동작으로 테스트용 보드에 인가하기 전의 데이터와 인가 후의 테스트 알고리즘 및 테스트 패턴에 의해 변환된 데이터를 상호 비교함으로써, stuck-at-fault 또는 bridging 등의 불량상태를 진단할 수 있는 것이다.In this operation, by comparing the data before applying to the test board and the data converted by the test algorithm and test pattern after applying, it is possible to diagnose a defective state such as stuck-at-fault or bridging.

그러나 상기 설명한 종래기술은 다음의 문제점을 갖고 있었다.However, the above-described prior art had the following problems.

우선, 실제 BST 테스트 수행시 ACT8790에서 생성되는 16 비트의 테스트 데이터를 테스트용 디바이스에 인가한 후에 출력되는 결과를 인가하기 전의 데이터와 비교하게 되므로, 이러한 테스트를 원할히 수행하기 위해서는 테스트용 데이터가 테스트용 보드 또는 부품에 에러없이 인가되어야 할 것이 요구된다.First, when the actual BST test is performed, the 16-bit test data generated by the ACT8790 is compared with the data before applying the output result after applying to the test device. It is required that the board or component be applied without error.

그런데 버퍼와 케이블을 거치면서 신호의 감쇠와 잡음으로 인해 에러가 발생할 수 있기 때문에 동일한 환경하에서 수행되는 테스트일지라도 경우에 따라 테스트 결과가 달라지는 문제가 있다.However, since the error may occur due to the attenuation and noise of the signal through the buffer and the cable, even if the test is performed under the same environment, the test result may be different in some cases.

그리고 BST 테스트 수행중 케이블에 외부의 충격이 가해지거나 케이블 길이가 연장될 경우 테스트 데이터에 오류가 발생될 수 있으며, 버퍼의 특성에 의해 고속의 데이터가 오류를 일으키면 BST 테스트의 장점인 비용절감 및 시간절약의 효과가 저하될 수 있다.In addition, when external shock is applied to the cable or the cable length is extended during the BST test, an error may occur in the test data.When high-speed data causes an error due to the characteristics of the buffer, cost savings and time, which are advantages of the BST test, The saving effect can be lowered.

이에 본 고안은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 고안의 목적은 바운더리 스캔 테스트(Boundary Scan Test, 이하 BTS)장치에 있어 데이터의 에러검출을 위한 기능부를 추가함으로써 TDI핀을 통해 인가되는 테스트 패턴들이 에러없이 테스트 대상 보드로 입력되도록 하여 입력데이터의 신뢰성을 향상시키기에 적당하도록 한 에러검출이 가능한 바운더리 스캔 테스트 장치를 제공하는 데 있다.In this regard, the present invention is proposed to solve the conventional problems as described above, and an object of the present invention is to add a TDI pin by adding a function unit for error detection of data in a boundary scan test (BTS) device. It is an object of the present invention to provide a boundary scan test apparatus capable of detecting an error such that test patterns applied through the inputted circuit board are input to a test target board without an error, thereby improving reliability of input data.

상기와 같은 목적을 달성하기 위하여 본 고안에 의한 에러검출이 가능한 바운더리 스캔 테스트 장치는, 테스트 모드에서 테스트 데이터를 테스트용 보드로 인가하기 전의 데이터와 인가한 후의 데이터를 비교하여 BST(Boundary Scan Test) 테스트를 수행하는 테스트 데이터 입출력단과; 상기 테스트용 보드로 인가되는 데이터의 에러를 검출하는 에러검출단으로 이루어짐을 그 기술적 구성상의 특징으로 한다.In order to achieve the above object, the boundary scan test apparatus capable of detecting an error according to the present invention compares the data before applying test data to the test board in the test mode and the data after applying the boundary scan test (BST). A test data input / output stage for performing a test; The technical configuration is characterized by an error detection stage for detecting an error of data applied to the test board.

도1은 일반적인 BST 테스트 장치의 블록구성도이고,1 is a block diagram of a general BST test apparatus,

도2는 도1에서 테스트용 보드의 BST 체인 상세도이며,FIG. 2 is a detailed view of the BST chain of the test board in FIG. 1;

도3은 본 고안의 일실시예에 의한 에러검출이 가능한 바운더리 스캔 테스트 장치의 블록구성도이다.Figure 3 is a block diagram of a boundary scan test apparatus capable of error detection according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 분주부 22 : 입력핀21: dispensing part 22: input pin

23 : 테스트칩 24, 26 : 버퍼23: test chip 24, 26: buffer

25 : 테스트용 보드 27 : 비교부25: test board 27: comparison unit

28, 29 : 패리티 생성부 30, 31 : 논리게이트28 and 29: parity generation unit 30, 31: logic gate

이하, 상기와 같은 본 고안에 의한 에러검출이 가능한 바운더리 스캔 테스트 장치의 기술적 사상에 따른 실시예에 의거 본 고안의 구성 및 동작을 설명하면 다음과 같다.Hereinafter, the configuration and operation of the present invention will be described based on the embodiment according to the technical idea of the boundary scan test apparatus capable of error detection according to the present invention.

먼저, 도3은 본 고안의 일실시예에 의한 에러검출이 가능한 바운더리 스캔 테스트 장치의 블록구성도이다.First, Figure 3 is a block diagram of a boundary scan test apparatus capable of error detection according to an embodiment of the present invention.

상기 도3에 도시된 바와 같이 본 고안의 적절한 실시예는, 테스트 모드에서 테스트 데이터를 테스트용 보드로 인가하기 전의 데이터와 인가한 후의 데이터를 비교하여 BST 테스트를 수행하는 테스트 데이터 입출력단(21, 22, 23, 24, 25, 26, 27)과; 상기 테스트용 보드로 인가되는 데이터의 에러를 검출하는 에러검출단(28, 29, 30, 31)으로 구성된다.As shown in FIG. 3, a suitable embodiment of the present invention includes a test data input / output stage 21 for performing a BST test by comparing the data before and after applying the test data to the test board in the test mode. 22, 23, 24, 25, 26, 27); And error detection stages 28, 29, 30, and 31 for detecting an error of data applied to the test board.

본 고안은 테스트용 데이터가 테스트용 보드 또는 부품에 에러없이 전달될 수 있도록 한다.The present invention allows test data to be transmitted without error to the test board or component.

즉, ACT8790 칩이 16 비트의 직렬 데이터를 전송하는 것에 착안하여 ACT8790이 전송하는 데이터와 케이블을 통하여 보드에 전달되는 데이터의 신뢰성을 진단하기 위한 에러검출 수단을 추가하여 BST 테스트 장치를 구성하게 된다.In other words, the ACT8790 chip transmits 16-bit serial data, and adds an error detection means for diagnosing the reliability of the data transmitted by the ACT8790 and the data transmitted through the cable to configure the BST test apparatus.

도2에서 BST 테스트 장치는, 케이블의 끝단이나 테스트용 보드(25)의 입력단에 에러검출단(28, 29, 30, 31)을 포함한다. 이때 BST 테스트를 수행하기 위한 테스트칩(23)과 분주회로(21)와 각종 입력핀(22) 그리고 복수개의 버퍼(24)(25) 및 비교회로(27)에 의한 기본적인 구성은 종래와 같다.In FIG. 2, the BST test apparatus includes error detection terminals 28, 29, 30, and 31 at the end of the cable and the input end of the test board 25. FIG. At this time, the basic configuration of the test chip 23, the divider circuit 21, the various input pins 22, the plurality of buffers 24, 25 and the comparison circuit 27 for performing the BST test is the same as before.

이러한 에러검출단(28, 29, 30, 31)을 포함함으로써, 테스트 데이터의 에러검출 및 정정과정이 존재하지 않아 신뢰성 있는 데이터에 의한 테스트를 보장할 수 없었던 종래기술의 단점을 극복하게 된다.By including such error detection stages 28, 29, 30, and 31, there is no error detection and correction process of the test data, thereby overcoming the disadvantages of the prior art, which cannot be guaranteed by reliable data.

에러검출단(28, 29, 30, 31)은 간단히 구성할 수 있으므로 기존 회로에 크게 부담이 되지 않으며, 기존의 BST 테스트 방법을 변경없이 그대로 적용할 수 있다.The error detection stages 28, 29, 30, and 31 can be simply configured, so that it is not a big burden on the existing circuit, and the existing BST test method can be applied without change.

본 고안에서 에러검출단(28, 29, 30, 31)은 패리티 체크 비트를 사용하여 오류진단을 수행하게 된다.In the present invention, the error detection stages 28, 29, 30, and 31 perform an error diagnosis using a parity check bit.

패리티 체크 기법은 본 기술분야에 잘 알려진 바와 같다. 즉, 패리티 검사는 직렬 전송되는 데이터의 신뢰성을 검증하기 위한 에러검출 방식이다.Parity check techniques are well known in the art. In other words, parity check is an error detection method for verifying the reliability of serially transmitted data.

에러검출단(28, 29, 30, 31)이 패리티 검사 기법을 사용하는 이유는, 비교적 높은 신뢰성을 보장하고 에러검출을 위한 오버헤드(Overhead)가 적으며 랜덤 에러(Random Error)나 버스트 에러(Burst Error)를 포함한 에러 검출에 있어 좋은 성능을 갖기 때문이다.The reason that the error detection stages 28, 29, 30, and 31 use the parity check technique is that it guarantees a relatively high reliability, has a low overhead for error detection, random error or burst error ( This is because it has good performance in error detection including burst error.

이처럼 패리티 체크 비트의 사용은 테스트칩(23)으로부터 연속해서 직렬로 전송되는 16 비트 데이터의 검사에 적합하기 때문인데, 경우에 따라서는 패리티 검사 방식이 아닌 CRC 방식을 적용할 수도 있다.Since the use of the parity check bit is suitable for the inspection of 16-bit data transmitted serially from the test chip 23, in some cases, the CRC method may be applied instead of the parity check method.

보다 구체적으로 에러검출 동작을 설명한다.More specifically, the error detection operation will be described.

BST 테스트시 테스트칩(23)은 ACT8790 칩이며, 상기 테스트칩(23)은 직렬 16비트(Ki : I=1, 2, ..., 15, 16) 데이터를 제1 버퍼(24)에 전달하게 된다.In the BST test, the test chip 23 is an ACT8790 chip, and the test chip 23 transfers serial 16-bit (Ki: I = 1, 2, ..., 15, 16) data to the first buffer 24. Done.

제1 버퍼(24)로 전달된 데이터는 케이블을 거쳐 테스트용 보드(25)에 인가되고, 인가된 테스트 데이터는 테스트용 보드(25)를 거쳐 테스트가 수행된다. 이때 테스트용 보드(25)상의 BST 체인은 도2에 도시된 바와 같다.The data transferred to the first buffer 24 is applied to the test board 25 via a cable, and the test data is applied to the test board 25 via the test board 25. At this time, the BST chain on the test board 25 is as shown in FIG.

그런데 제1 버퍼(24)를 거쳐 케이블을 지나 전송되는 테스트 데이터(Ki)는 케이블을 지나는 동안 신호의 감쇠 및 잡음에 의한 영향으로 오류가 발생할 수 있다.However, the test data Ki transmitted through the cable via the first buffer 24 may have an error due to the attenuation and noise of the signal while passing through the cable.

그러므로 상기 BST 테스트가 이루어지는 테스트용 보드(25)로 입력되는 테스트 데이터의 신뢰성을 진단하기 위해서는 테스트칩(23)과 테스트용 보드(25)간의 데이터 전송경로상에서 에러검출이 이루어져야 한다.Therefore, in order to diagnose the reliability of the test data input to the test board 25 in which the BST test is performed, error detection must be performed on the data transmission path between the test chip 23 and the test board 25.

그래서 테스트칩(23)에서 출력되는 16 비트 데이터(Ki)는 제1 패리티 생성부(28)와 제1 버퍼(24)로 동시에 전달된다. 상기 두 개의 경로로 분기되는 데이터(Ki)는 상호 동일하다.Thus, the 16 bit data Ki output from the test chip 23 is simultaneously transferred to the first parity generator 28 and the first buffer 24. The data Ki branching into the two paths are identical to each other.

또한, 제1 버퍼(24)를 거친 데이터(Ki)는 케이블을 통하여 테스트용 보드에 인가되기 전에 제2 패리티 생성부(29)에 의해 검출된다.In addition, the data Ki having passed through the first buffer 24 is detected by the second parity generator 29 before being applied to the test board through a cable.

그러면 제1 및 제2 패리티 생성부(28)(29)는 각각 검출한 데이터(Ki)를 이용하여 일정한 방식으로 패리티 체크 비트를 생성하게 된다.Then, the first and second parity generators 28 and 29 generate parity check bits in a predetermined manner by using the detected data Ki.

이때 제1 패리티 생성부(28)의 패리티 체크 비트 생성을 위한 연산식은 아래의<수학식1>과 같으며, 제2 패리티 생성부(29)는<수학식2>에 따른다.In this case, an operation equation for generating the parity check bit of the first parity generator 28 is as shown in Equation 1 below, and the second parity generator 29 uses Equation 2 below.

<수학식1><Equation 1>

<수학식2><Equation 2>

상기 각 수학식에서기호는 배타적 논리합(Exclusive-OR) 연산을 지시하는 것으로, 배타적 논리합 연산은<수학식3>과 같다.In each equation The symbol indicates an exclusive-OR operation, and the exclusive-OR operation is shown in Equation (3).

<수학식3><Equation 3>

상기 연산은 '1'개의 개수를 짝수로 하는 짝수 패리티(Even Parrity) 체크 방식을 위한 것이다.The operation is for an even parity check method in which '1' numbers are even.

각 패리티 생성부(28)(29)는 18 비트의 쉬프트 레지스터로 구성되며, 18번의 천이(Shift)가 수행되어 K16이 쉬프트 레지스터의 제일 앞단까지 오게 되면 각각 P1과 P2 그리고 P3과 P4를 각각 계산하게 된다.Each parity generator 28 and 29 is composed of 18-bit shift registers. When 18 shifts are performed and K16 comes to the front end of the shift register, P1 and P2 and P3 and P4 are respectively calculated. Done.

그리고 18 비트의 쉬프트 레지스터는 다수의 D-플립플롭을 이용하여 구현할 수 있는 것으로, 각각의 D-플립플롭은 동일한 클럭에 의해 동기되어야 한다.In addition, an 18-bit shift register may be implemented using a plurality of D flip-flops, and each D flip-flop should be synchronized by the same clock.

상기 각 D-플립플롭간의 동기를 맞추기 위한 클럭은 분주부(11)에 의해 공급되는 것으로, 분주부(11)는 테스트칩(23)의 30MHz 클럭을 BST 지원 디바이스들이 요구하는 클럭으로 분주하게 된다.The clock for synchronizing the D-flip flops is supplied by the divider 11, and the divider 11 divides the 30 MHz clock of the test chip 23 into a clock required by the BST supporting devices. .

분주된 클럭은 각 디바이스들이 요구하는 대로 TCK 핀을 통하여 해당 디바이스로 공급된다.The divided clock is supplied to the device through the TCK pin as required by each device.

제1 패리티 생성부(28)는 16 비트의 데이터(Ki)를 이용하여 선행하는 8개의 비트에 대한 연산으로 패리티 체크 비트 P1을 계산하고, 이와 동일한 체계로 후행하는 8개의 비트에 대한 연산으로 P2를 계산하게 된다.The first parity generation unit 28 calculates the parity check bit P1 by the operation on the preceding 8 bits using the 16-bit data Ki, and then calculates P2 by the operation on the following 8 bits according to the same scheme. Will be calculated.

그런다음 상기 P1과 P2를 각각 9번째와 18번째 비트에 삽입함으로써 18비트의 패리티 패턴을 생성한다.Then, by inserting P1 and P2 into the ninth and 18th bits, respectively, an 18-bit parity pattern is generated.

이러한 체계는 제2 패리티 생성부(29)에도 적용되어 P3과 P4가 삽입된 18비트의 패리티 패턴이 생성된다.This scheme is also applied to the second parity generator 29 to generate an 18-bit parity pattern in which P3 and P4 are inserted.

이때 제1 및 제2 패리티 생성부(28)(29)에 의한 패리티 패턴 생성동작은 테스트용 보드로 전송되는 테스트 데이터에 대해 아무런 영향을 미치지 않는다.At this time, the parity pattern generation operation by the first and second parity generators 28 and 29 has no effect on the test data transmitted to the test board.

한편, 제1 및 제2 패리티 생성부(28)(29)가 각각 생성한 패리티 체크 비트 P1, P2, P3 및 P4는 논리회로(30)(31)를 통해 비교됨으로써 데이터의 에러검출이 가능하다.On the other hand, parity check bits P1, P2, P3, and P4 generated by the first and second parity generators 28 and 29, respectively, are compared through the logic circuits 30 and 31, thereby enabling error detection of data. .

다음의<수학식4>는 제1 논리게이트(30) 및 제2 논리게이트(31)의 비트 연산식이다.Equation 4 below is a bit operation expression of the first logic gate 30 and the second logic gate 31.

<수학식4><Equation 4>

상기 연산을 통해 제1 논리게이트(30)가 생성하는 Q1의 값 또는 제2 논리게이트(31)가 생성하는 Q2의 값이 '0'이면 테스트 데이터를 신뢰할 수 있으며, 상기 각 값이 '1'인 경우에는 테스트 데이터가 테스트칩(23)으로부터 테스트용 보드(25)로 전송되는 동안에 에러가 발생한 것으로 판단할 수 있다.If the value of Q1 generated by the first logic gate 30 or the value of Q2 generated by the second logic gate 31 is '0' through the operation, test data may be reliable, and each value may be '1'. In this case, it can be determined that an error has occurred while the test data is transmitted from the test chip 23 to the test board 25.

그래서 테스트 데이터의 에러가 검출되면, 해당 데이터를 재전송하도록 테스트칩(23)을 제어하고 테스트를 반복하게 된다.Thus, when an error of the test data is detected, the test chip 23 is controlled to retransmit the data and the test is repeated.

이처럼 본 고안은 BST 테스트 수행시 테스트칩이 테스트용 보드로 전달하는 테스트 데이터에 대하여 패리티 검사를 통한 에러검출을 수행함으로써, BST 테스트 결과의 신뢰성을 향상시킬 수 있는 것이다.As such, the present invention can improve the reliability of the BST test result by performing error detection through parity check on the test data transmitted from the test chip to the test board when performing the BST test.

이상에서 본 고안의 바람직한 실시예를 설명하였으나, 본 고안은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 고안은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 실용신안등록청구범위의 한계에 의해 정해지는 본 고안의 범위를 한정하는 것이 아니다.While the preferred embodiment of the present invention has been described above, the present invention may use various changes, modifications, and equivalents. It is clear that the present invention can be applied in the same manner by appropriately modifying the above embodiments. Therefore, the above description does not limit the scope of the present invention defined by the limits of the following utility model registration claims.

이상에서 살펴본 바와 같이 본 고안에 의한 에러검출이 가능한 바운더리 스캔 테스트 장치는, BST 수행시 테스트용 디바이스로 전송되는 테스트 데이터에 에러없음을 확인한 후 테스트를 수행할 수 있도록 함으로써, 테스트 결과의 신뢰성을 향상시켜 테스트의 중복수행 및 그에 따른 시간소요를 방지할 수 있는 장점을 갖는다.As described above, the boundary scan test apparatus capable of detecting an error according to the present invention improves the reliability of the test result by enabling the test to be performed after confirming that there is no error in the test data transmitted to the test device when performing BST. By doing so, it is possible to prevent the duplication of the test and the time consuming accordingly.

그리고 기존의 장치에 에러검출을 위한 기능부를 간단히 추가하여 구성할 수 있게 된다.In addition, a function unit for error detection can be simply added to an existing device.

또한, 많은 테스트 데이터를 보내야 하며 입력 데이터와 출력 데이터의 비교에 의한 테스트를 수행하는 BST 테스트의 특성상 테스트 데이터의 신뢰성은 매우 중요한데, 이러한 테스트 데이터의 전송 신뢰성을 재고할 수 있는 효과가 있다.In addition, the reliability of the test data is very important due to the characteristics of the BST test that requires a large number of test data and performs a test by comparing the input data with the output data, and thus the transmission reliability of the test data can be reconsidered.

Claims (3)

테스트 모드에서 테스트 데이터를 테스트용 보드로 인가하기 전의 데이터와 인가한 후의 데이터를 비교하여 BST(Boundary Scan Test) 테스트를 수행하는 테스트 데이터 입출력단과;A test data input / output stage for performing a boundary scan test (BST) test by comparing the data before applying the test data to the test board in the test mode and the data after applying the test data; 상기 테스트용 보드로 인가되는 데이터의 에러를 검출하는 에러검출단으로 구성된 것을 특징으로 하는 에러검출이 가능한 바운더리 스캔 테스트 장치.Boundary scan test device capable of error detection, characterized in that the error detection stage for detecting an error of the data applied to the test board. 제 1항에 있어서,The method of claim 1, 상기 에러검출단은 패리티 검사를 수행하는 것으로, 16 비트의 테스트 데이터를 8개 비트마다 패리티 체크 비트를 계산하여 18비트의 패리티 패턴을 생성하여 패리티 에러를 검출하는 것을 특징으로 하는 에러검출이 가능한 바운더리 스캔 테스트 장치.The error detection unit performs a parity check, and calculates a parity check bit for every 8 bits of 16-bit test data to generate an 18-bit parity pattern to detect a parity error. Scan test device. 제 1항에 있어서, 상기 에러검출단은,The method of claim 1, wherein the error detection stage, 상기 테스트 데이터를 테스트칩의 출력단과 테스트용 보드의 입력단에서 각각 검출하여 일정한 검사기법에 따른 체크 패턴을 각각 생성하는 복수개의 체크패턴 생성부와; 상기 생성된 각 체크 패턴의 특정 비트를 비교 연산하여 테스트 데이터의 전송에러 여부를 판단하는 복수개의 논리게이트를 포함하여 구성된 것을 특징으로 하는 에러검출이 가능한 바운더리 스캔 테스트 장치.A plurality of check pattern generators respectively detecting the test data at an output terminal of a test chip and an input terminal of a test board to generate check patterns according to a predetermined inspection method; And a plurality of logic gates configured to compare a specific bit of each of the generated check patterns to determine whether a test data transmission error occurs.