KR20020096747A - Method for manufacturing a flash memory cell - Google Patents
Method for manufacturing a flash memory cell Download PDFInfo
- Publication number
- KR20020096747A KR20020096747A KR1020010035571A KR20010035571A KR20020096747A KR 20020096747 A KR20020096747 A KR 20020096747A KR 1020010035571 A KR1020010035571 A KR 1020010035571A KR 20010035571 A KR20010035571 A KR 20010035571A KR 20020096747 A KR20020096747 A KR 20020096747A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- amorphous silicon
- thin film
- polysilicon layer
- silicon layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 19
- 239000010409 thin film Substances 0.000 claims abstract description 19
- 239000010408 film Substances 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 5
- 238000005507 spraying Methods 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims 2
- 239000007924 injection Substances 0.000 claims 2
- 238000002360 preparation method Methods 0.000 claims 2
- 238000002955 isolation Methods 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 1
- 238000000137 annealing Methods 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
본 발명은 플래시 메모리 셀의 제조 방법에 관한 것으로, 특히, 반구형 다결정 실리콘(Hemispherical Silicon Grains; 이하 HSG로 언급함) 박막을 이용하여 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시키는 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory cell, and more particularly, to a method of increasing capacitance between a floating gate and a control gate using a hemispherical silicon grain (HSG) thin film.
종래 기술의 플래시 메모리 셀의 제조 방법을 간략하게 설명하면, 소자 분리막(110)이 형성된 반도체 기판(100) 상부에 게이트 산화막(120)을 형성하고 그 위에 제 1 폴리실리콘층(130)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(130) 상부에 유전체층(150)과 제 2 폴리실리콘층(160)을 형성하여 이 제 2 폴리실리콘층(160)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(160) 상부에 금속층(170)과 질화막(180)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.A brief description will be made of a method of manufacturing a flash memory cell of the related art, by forming a gate oxide layer 120 on the semiconductor substrate 100 on which the device isolation layer 110 is formed, and forming a first polysilicon layer 130 thereon. Used as a floating gate. The dielectric layer 150 and the second polysilicon layer 160 are formed on the floating gate 130 to use the second polysilicon layer 160 as a control gate. The metal layer 170 and the nitride layer 180 are formed on the control gate 160 and patterned to form a cell structure to form a flash memory cell.
최근에 반도체 장치의 고도의 집적화로 인하여 셀의 면적은 축소되고 있는 추세이지만 메모리 셀의 프로그램 및 소거 특성등은 일정한 수준 이상으로 유지하기 위하여 셀 캐패시턴스를 유지해야 할 필요가 있다. 그러므로, 반도체 장치에서 셀 캐패시턴스를 유지하면서도 셀의 면적을 최대한 축소시키는 방법이 개발되고 있다.Recently, due to the high level of integration of semiconductor devices, the cell area has been reduced, but it is necessary to maintain cell capacitance in order to maintain the program and erase characteristics of the memory cell above a certain level. Therefore, a method of minimizing the cell area while maintaining cell capacitance in semiconductor devices has been developed.
상기와 같은 종래의 플래시 메모리 셀에서는, 플로팅 게이트와 콘트롤 게이트를 평판 형태로 형성하였다. 그러나, 플래시 메모리에서는, 콘트롤 게이트의 전위가 플로팅 게이트에 잘 전달되는 것이 소자의 소거 및 프로그램 특성을 향상시키는 데에 매우 중요하다. 왜냐하면, 플래시 메모리의 핫 캐리어(hot carrier)를 이용한 프로그램 동작시, 소오스에 0V, 드레인에 5V 및 콘트롤 게이트에 9V를 인가하는데, 콘트롤 게이트에 인가한 전압이 플로팅 게이트를 거쳐 그 전압 그대로 게이트 산화막에 전계를 만들면 더욱 빠르게 핫 전자가 플로팅 게이트로 주입될 것이다. 반대로 소거 동작시 콘트롤 게이트에 -7V, 소오스에 약 5V를 인가하여 플로팅 게이트에 있는 전자를 F-N 터널링에 의하여 소오스쪽으로 방출시키는데, 콘트롤 게이트와 플로팅 게이트 사이의 캐패시턴스가 크고 플로팅 게이트와 기판 사이의 캐패시턴스가 작다면 플로팅 게이트가 더욱 낮은 전압으로 유지되어 소오스 쪽으로 전자가 더욱 많이 방출될 수 있으므로 소거 동작이 빠르게 될 수 있다. 결국, 프로그램 동작이나 소거 동작시에 플로팅 게이트의 전압이 콘트롤 게이트의 전압에 더욱 가깝게 따라 갈수록 동작이 빠르게 된다. 반도체 소자의 프로그램 및 소거 특성을 향상시키는 방법으로서 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 고유전율의 물질을 사용하는 방법이 있다. 그러나 이러한 방법은 기술적으로 개발되어야 할 부분이 상당히 많은 분야이다.In the conventional flash memory cell as described above, the floating gate and the control gate are formed in the form of a flat plate. However, in the flash memory, it is very important to improve the erase and program characteristics of the device that the potential of the control gate is well transferred to the floating gate. In the program operation using the hot carrier of the flash memory, 0 V is applied to the source, 5 V is applied to the drain, and 9 V is applied to the control gate. Creating an electric field will cause hot electrons to be injected into the floating gate more quickly. On the contrary, during the erase operation, -7V is applied to the control gate and about 5V to the source, and electrons in the floating gate are released to the source by FN tunneling. The capacitance between the control gate and the floating gate is large, If small, the floating gate can be held at a lower voltage, allowing more electrons to be released towards the source, thus speeding up the erase operation. As a result, the operation becomes faster as the voltage of the floating gate becomes closer to the voltage of the control gate during the program operation or the erase operation. As a method of improving program and erase characteristics of a semiconductor device, there is a method of using a high dielectric constant material as a dielectric layer between a floating gate and a control gate. However, these methods have a lot of technical areas to be developed.
소자의 프로그램 및 소거 동작 특성을 향상시키는 다른 방법으로서, 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시키는 방법이 실용화되고 있다. 이러한 방법은 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시키기 위하여 캐패시터의 물리적인 특성을 이용하여, 플로팅 게이트와 콘트롤 게이트의 마주보는 층의 표면적을 크게 하여 캐패시턴스를 증가시키는 것이다. 플로팅 게이트의 표면적을 증가시키기 위한 종래의 방법으로는, OSC(One Cylinder Storage) 혹은 DCS(Double Cylinder Storage) 등이 있지만 이러한 방법은 공정이 매우 복잡하고 집적도에 따라 일정량의 캐패시턴스를 확보하는 데에 어려움이 있었다. 또한, 플로팅 게이트층을 3차원적으로 형성할 때 플로팅 게이트와 기판이 마주보는 표면적이 커지게 되면 소자의 프로그램 및 소거 특성에 불리한 영향을 주게 되는 점도 고려해야 한다.As another method of improving the program and erase operation characteristics of the device, a method of increasing the capacitance between the floating gate and the control gate has been put to practical use. This method uses the physical properties of the capacitor to increase the capacitance between the floating gate and the control gate, thereby increasing the capacitance by increasing the surface area of the opposing layers of the floating gate and the control gate. Conventional methods for increasing the surface area of the floating gate include one cylinder storage (OSC) or double cylinder storage (DCS), but these methods are very complicated and difficult to secure a certain amount of capacitance depending on the degree of integration. There was this. In addition, when the floating gate layer is three-dimensionally formed, the surface area facing the floating gate and the substrate increases, which may adversely affect the program and erase characteristics of the device.
그러므로, 플로팅 게이트와 콘트롤 게이트 사이의 마주보는 층 면적은 크게 하면서도 플로팅 게이트와 기판이 마주보는 층 면적은 그대로 유지할 수 있는 구조가 필요하다.Therefore, there is a need for a structure capable of increasing the layer area facing the floating gate and the control gate while maintaining the layer area facing the floating gate and the substrate.
본 발명에 따른 플래시 메모리 셀의 제조 방법은, 플로팅 게이트의 상부에 미세한 요철을 갖는 HSG(Hemispherical Shaped Grains) 박막을 성장함으로써 플로팅 게이트와 콘트롤 게이트 사이의 전극 표면적을 극대화하여 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시키는 데 있다.In the method of manufacturing a flash memory cell according to the present invention, by growing a Hemispherical Shaped Grains (HSG) thin film having fine irregularities on the floating gate, the electrode surface area between the floating gate and the control gate is maximized, thereby Is to increase the capacitance.
도 1은 종래 기술에 따른 일반적인 플래시 메모리 셀의 단면도.1 is a cross-sectional view of a typical flash memory cell according to the prior art.
도 2a 내지 2d는 본 발명에 따른 플래시 메모리 셀의 단면도.2A-2D are cross-sectional views of flash memory cells in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100,200: 반도체 기판110,210: 소자 분리막100,200: semiconductor substrate 110,210: device isolation film
120,220: 게이트 산화막130,230: 제 1 폴리실리콘층120 and 220: gate oxide film 130 and 230: first polysilicon layer
150,250: 유전체막160,260: 제 2 폴리실리콘층150, 250 dielectric film 160, 260 second polysilicon layer
170,270: 금속층180,280: 질화막170,270 metal layer 180,280 nitride film
240: HSG 박막240: HSG thin film
상기의 목적을 달성하기 위하여, 본 발명에 따른 플래시 메모리 셀의 제조 방법은, 소자 분리막이 형성된 반도체 기판상에 게이트 산화막과 제 1 폴리실리콘층을 형성하는 단계; 상기 제 1 폴리실리콘층 상부에 비정질 실리콘층을 증착하는 단계; SiH4가스를 분사하고 열처리를 수행하여 상기 비정질 실리콘층 상에 HSG 박막을 성장시키는 단계; 및 상기 HSG 박막 상부에 유전체막, 제 2 폴리실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, a method of manufacturing a flash memory cell according to the present invention comprises the steps of: forming a gate oxide film and a first polysilicon layer on a semiconductor substrate on which the device isolation film is formed; Depositing an amorphous silicon layer on the first polysilicon layer; Spraying SiH 4 gas and performing heat treatment to grow an HSG thin film on the amorphous silicon layer; And sequentially forming a dielectric film, a second polysilicon layer, and a tungsten silicide layer on the HSG thin film.
제 1 폴리실리콘층 상부에 비정질 실리콘층을 이용하여 HSG 박막을 성장시키는 본 발명의 공정은 원래 DRAM의 셀 캐패시턴스를 증가시키기 위하여 사용되었던 방법이지만, 이를 플래시 메모리 셀에 적용한 것이다.The process of the present invention for growing an HSG thin film using an amorphous silicon layer on top of a first polysilicon layer was originally a method used to increase the cell capacitance of DRAM, but applied to flash memory cells.
이제 도 2a 내지 2d를 참조로 본 발명의 일 실시예를 상세히 설명한다.An embodiment of the present invention will now be described in detail with reference to FIGS. 2A-2D.
먼저 도 2a를 참조하면, 소자 분리막(210)이 형성된 반도체 기판(200) 상부에 게이트 산화막(220)을 형성하고, 그 위에 플로팅 게이트로 사용되는 제 1 폴리실리콘층(230)을 형성한다.First, referring to FIG. 2A, a gate oxide film 220 is formed on a semiconductor substrate 200 on which an isolation layer 210 is formed, and a first polysilicon layer 230 used as a floating gate is formed thereon.
도 2b를 참조하면, 제 1 폴리실리콘층(230) 상부에 비정질 실리콘층(도시 안됨)을 증착한다. 이 때 비정질 실리콘층은 대략 530℃의 온도를 유지하는 챔버내에서 30 분간 열처리를 진행하여 500Å 정도의 두께로 증착된다. 그런 다음, 5 SCCM의 SiH4가스를 620℃ 정도의 온도와 대략 10-5torr의 압력을 유지하는 챔버내에서 80초 동안 분사한 후, 이어서 동일한 온도 및 압력 조건을 유지하여 70초간 열처리를 진행한다. 그럼으로써 SiH4와 결합한 실리콘이 시드(seed) 역할을 하여비정질 실리콘이 시드를 중심으로 뭉치면서 HSG를 형성하게 된다. HSG 박막이 성장한 후의 표면적은 평판인 경우보다 2~3배 넓어진다. 그런 다음, HSG 박막(240)에 PH3도핑 공정을 수행할 수 있다. PH3도핑 공정은 100 SCCM의 PH3가스를 10-5torr의 압력과 600℃의 온도를 유지하는 챔버내에서 120분간 유입시켜 수행한다. 본 발명에서는 비정질 실리콘의 열공정시 확산에 의해 도핑이 자동적으로 행해지므로 PH3도핑 공정은 생략될 수 있다. 또한, SiH4가스의 사용량, 압력 및 열공정 시의 온도와 시간 등을 변경함으로써 HSG의 크기 및 밀도를 제어할 수 있다.Referring to FIG. 2B, an amorphous silicon layer (not shown) is deposited on the first polysilicon layer 230. At this time, the amorphous silicon layer is deposited to a thickness of about 500 kPa by performing a heat treatment for 30 minutes in a chamber maintaining a temperature of approximately 530 ℃. Then, 5 SCCM of SiH 4 gas was sprayed for 80 seconds in a chamber maintaining a temperature of about 620 ° C. and a pressure of approximately 10 −5 torr, followed by heat treatment for 70 seconds at the same temperature and pressure conditions. do. As a result, silicon combined with SiH 4 acts as a seed, and amorphous silicon agglomerates around the seed to form HSG. After the growth of the HSG thin film, the surface area is two to three times wider than that of the flat plate. Thereafter, a PH 3 doping process may be performed on the HSG thin film 240. The PH 3 doping process is performed by introducing a PH 3 gas of 100 SCCM for 120 minutes in a chamber maintaining a pressure of 10 -5 torr and a temperature of 600 ℃. In the present invention, since the doping is automatically performed by diffusion during the thermal process of amorphous silicon, the PH 3 doping process may be omitted. In addition, the size and density of the HSG can be controlled by changing the amount of SiH 4 gas used, the pressure and the temperature and time during the thermal process.
도 2c를 참조하면, 전체 구조 상부에 유전체막(250)을 형성한다. 유전체막은 바람직하게는 ONO층을 사용한다. 그 후에, 콘트롤 게이트로 사용되는 제 2 폴리실리콘층(260), 텅스텐 실리사이드층(270) 및 질화막(280)을 형성한다. 이어서, 전체 구조 상부에 포토레지스트층을 형성하고, 이 포토레지스트층을 셀 구조로 패터닝하고 패터닝된 포토레지스트층을 마스크로 사용하여 하부의 층들을 게이트 산화막까지 식각하여 제거한다. 그럼으로써, 메모리 셀 구조가 형성된다.Referring to FIG. 2C, a dielectric film 250 is formed over the entire structure. The dielectric film preferably uses an ONO layer. Thereafter, the second polysilicon layer 260, the tungsten silicide layer 270, and the nitride film 280 used as the control gate are formed. Subsequently, a photoresist layer is formed over the entire structure, the photoresist layer is patterned into a cell structure, and the lower layers are etched and removed to the gate oxide film using the patterned photoresist layer as a mask. As a result, a memory cell structure is formed.
도 2d는 성장된 HSG 박막의 형태를 보여주기 위한 도 2c의 확대도이다.FIG. 2D is an enlarged view of FIG. 2C to show the shape of the grown HSG thin film. FIG.
상기 설명한 바와 같이, 본 발명에 따르면, 플래시 메모리 셀의 제조 방법에서, 플로팅 게이트의 상부에 HSG 박막을 성장시켜 플로팅 게이트와 콘트롤 게이트 사이의 유효 표면적을 크게 하여 플로팅 게이트와 콘트롤 게이트 사이의 캐패시턴스를 증가시킴으로써, 플래시 메모리 셀의 프로그램 및 소거 특성을 향상시킬 수 있다.As described above, according to the present invention, in the method of manufacturing a flash memory cell, the HSG thin film is grown on the floating gate to increase the effective surface area between the floating gate and the control gate, thereby increasing the capacitance between the floating gate and the control gate. By doing so, the program and erase characteristics of the flash memory cell can be improved.
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010035571A KR20020096747A (en) | 2001-06-21 | 2001-06-21 | Method for manufacturing a flash memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010035571A KR20020096747A (en) | 2001-06-21 | 2001-06-21 | Method for manufacturing a flash memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020096747A true KR20020096747A (en) | 2002-12-31 |
Family
ID=27710470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010035571A KR20020096747A (en) | 2001-06-21 | 2001-06-21 | Method for manufacturing a flash memory cell |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020096747A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132345B2 (en) | 2003-12-31 | 2006-11-07 | Dongbu Electronics Co., Ltd. | Method for fabricating flash memory device |
-
2001
- 2001-06-21 KR KR1020010035571A patent/KR20020096747A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7132345B2 (en) | 2003-12-31 | 2006-11-07 | Dongbu Electronics Co., Ltd. | Method for fabricating flash memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940011801B1 (en) | Semiconductor device with a high capacitance capacitor and fabricating method thereof | |
| US5821152A (en) | Methods of forming hemispherical grained silicon electrodes including multiple temperature steps | |
| TW200408074A (en) | Method of manufacturing a flash memory cell | |
| KR20050002252A (en) | Method of manufacturing a semiconductor device | |
| KR100526479B1 (en) | Method for fabricating flash memory | |
| KR20020096747A (en) | Method for manufacturing a flash memory cell | |
| JPH039571A (en) | Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device by same | |
| KR100255662B1 (en) | Method for manufacturing semiconductor device having polysilicon layer of hemisphere grain | |
| JP3058136B2 (en) | Semiconductor capacitive element and method of manufacturing the same | |
| KR20010008604A (en) | Method of forming bottom electrode of capacitor in high integrated semiconductor device | |
| KR100338822B1 (en) | Method of forming storage node electorde in semiconductor device | |
| KR100316064B1 (en) | Method for manufacturing bottom electrod of capacitor in semiconductor device | |
| KR100338818B1 (en) | Method of forming capacitor of storage node in semiconductor device | |
| KR100431300B1 (en) | method for fabricating flash memory cell | |
| KR100431302B1 (en) | Method of manufacturing system on chip device | |
| KR100377171B1 (en) | A method for forming capacitor insemiconductor device using hemispherical grained silicon | |
| KR19980055759A (en) | Polysilicon Layer Formation Method | |
| KR100266282B1 (en) | Method of forming hsg thin films for semiconductor device | |
| JP3872581B2 (en) | Capacitor forming method for highly integrated semiconductor memory device using HSG polysilicon film | |
| KR100377166B1 (en) | Method for fabricating storage electrode of semiconductor memory device | |
| KR100955924B1 (en) | Method for forming contact plug of semicondutor device | |
| JPH11163274A (en) | Forming of capacitor using hemispherical grain silicon layer through selective evaporation process | |
| KR100499406B1 (en) | method for fabricating capacitor | |
| KR100268124B1 (en) | Method for manufacturing charge storage electrode of semiconductor device | |
| KR970000975B1 (en) | Storage electrode manufacture method of capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |