KR20020095715A - Metal interconnection in semiconductor device having double metal layers and method for forming the same - Google Patents
Metal interconnection in semiconductor device having double metal layers and method for forming the same Download PDFInfo
- Publication number
- KR20020095715A KR20020095715A KR1020010033897A KR20010033897A KR20020095715A KR 20020095715 A KR20020095715 A KR 20020095715A KR 1020010033897 A KR1020010033897 A KR 1020010033897A KR 20010033897 A KR20010033897 A KR 20010033897A KR 20020095715 A KR20020095715 A KR 20020095715A
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- film
- plug
- metal film
- forming
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 206
- 239000002184 metal Substances 0.000 title claims abstract description 206
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims description 21
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 18
- 229910052721 tungsten Inorganic materials 0.000 claims description 18
- 239000010937 tungsten Substances 0.000 claims description 18
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 14
- 239000003292 glue Substances 0.000 description 7
- 239000002245 particle Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체 소자의 금속배선에 관한 것으로서, 보다 구체적으로는 에치백공정에 의한 메탈플러그 대신에 이중배선구조를 채택하여 공정을 단순화하고, 파티클에 의한 불량발생을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wiring of semiconductor devices, and more particularly, to adopt a double wiring structure instead of a metal plug by an etch back process to simplify the process and prevent defects caused by particles. It relates to a wiring forming method.
반도체 소자의 집적도가 증가함에 따라 공정진행상 발생되는 파티클이 수율저하의 원인이 된다. 특히 고집적화됨에 따라 에치백공정이 증가하게 되는데, 이러한 에치백공정은 건식식각후 식각 부산물로서 성분을 알 수 없는 고분자 물질을 생성한다.As the degree of integration of semiconductor devices increases, particles generated during the process cause a decrease in yield. In particular, as the high integration, the etch back process increases, and this etch back process generates a polymer material whose component is unknown as an etching by-product after dry etching.
이와같이 에치백공정후 생성된 고분자 물질은 통상적인 클리닝공정으로는 제거되지 않고 그대로 남아있게 되어 소자의 주변회로 영역에서 브리지의 원인(bridge source)로 작용하는 문제점이 있었다. 특히 제조공정중 후단공정(backend of line)에서의 파티클은 소자의 수율에 치명적인 양향을 미치게 된다.As described above, the polymer material generated after the etch back process remains as it is, without being removed by a normal cleaning process, and thus serves as a bridge source in the peripheral circuit region of the device. Particularly, particles in the back end of the manufacturing process have a fatal effect on the yield of the device.
이러한 불필요한 에치백공정은 소자의 수율 및 특성에 중요한 영향을 미치므로, 고집적의 반도체소자의 제조시 에치백 공정수를 최소화하는 것이 바람직하다.Since such an unnecessary etch back process has an important effect on the yield and characteristics of the device, it is desirable to minimize the number of etch back processes when manufacturing a highly integrated semiconductor device.
도 1a 내지 도 1d는 종래의 에치백공정을 이용한 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도를 도시한 것이다.1A to 1D are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device using a conventional etch back process.
도 1a과 같이, 반도체 기판(10)상에 층간 절연막(11)으로 산화막을 형성하고, 통상적인 사진식각공정을 통해 상기 층간 절연막을 식각하여 메탈콘택(12)을 형성한다. 상기 메탈콘택(12)을 포함한 절연막(11)상에 플러그용 배리어 메탈(13)을 형성한다. 이때, 배리어 메탈(13)로서 Ti/TiN 막 등을 사용한다.As shown in FIG. 1A, an oxide film is formed on the semiconductor substrate 10 using the interlayer insulating film 11, and the metal interlayer 12 is formed by etching the interlayer insulating film through a conventional photolithography process. The plug barrier metal 13 is formed on the insulating film 11 including the metal contact 12. At this time, a Ti / TiN film or the like is used as the barrier metal 13.
도 1b와 같이, 상기 플러그용 배리어 메탈(13)상에 플러그용 금속막(14)을 형성한다. 이때, 상기 플러그용 금속막(14)으로 텅스텐막을 CVD 법으로 전면(blanket) 증착한다.As shown in FIG. 1B, the plug metal film 14 is formed on the plug barrier metal 13. At this time, a tungsten film is blanket deposited by the CVD method with the plug metal film 14.
이어서, 도 1c와 같이 상기 플러그용 금속막(14) 및 플러그용 배리어 메탈(13)을 에치백하여, 메탈콘택(12)내에 배리어 메탈(13)과 금속막(14)으로 된 플러그(15)를 형성한다.Subsequently, as shown in FIG. 1C, the plug metal film 14 and the plug barrier metal 13 are etched back to form a plug 15 including the barrier metal 13 and the metal film 14 in the metal contact 12. To form.
상기 메탈콘택(12)내에 메탈 플러그(15)를 형성한 다음 상기 메탈 플러그(15)를 포함한 층간 절연막(11)상에 금속배선용 글루층(16)을 형성한다. 이때, 글루층(16)으로 TiN막을 증착한다.A metal plug 15 is formed in the metal contact 12, and a metal layer glue layer 16 is formed on the interlayer insulating layer 11 including the metal plug 15. At this time, a TiN film is deposited by the glue layer 16.
다음, 도 1d와 같이 상기 글루층(16)상에 금속배선용 금속막(17)을 형성하여 글루층(16) 및 금속막(17)으로 된 금속배선(18)을 형성한다. 이때, 상기 금속배선용 금속막(17)으로 스퍼터 Al 막을 증착한다.Next, as shown in FIG. 1D, the metal film 17 for metal wiring is formed on the glue layer 16 to form the metal wiring 18 including the glue layer 16 and the metal film 17. At this time, a sputtered Al film is deposited on the metal wiring 17.
도 3은 종래의 에치백공정을 이용하여 형성한 금속배선의 프로파일을 도시한것이다. 도 3을 참조하면, 메탈콘택내에 배리어 메탈로 Ti/TiN의 적층막을 사용하고, 플러그용 금속막으로 CVD 텅스텐막을 사용한 경우의 프로파일을 도시한 것이다.3 illustrates a profile of a metal wiring formed using a conventional etch back process. Referring to FIG. 3, a profile in the case where a Ti / TiN laminated film is used as a barrier metal in a metal contact and a CVD tungsten film is used as a plug metal film is shown.
종래의 금속배선 형성방법에 따르면, 메탈콘택내에 메탈 플러그를 형성하기 위하여, 플러그용 텅스텐막과 배리어 메탈을 메탈콘택을 포함한 층간 절연막상에 증착한 다음 에치백공정을 수행한다. 그러므로, 상기에서 설명한 바와같은 에치백공정에 의한 파티클로 인하여 불량이 발생하여 소자의 수율이 저하될 뿐만 아니라 소자의 특성이 저하되는 문제점이 있었다.According to the conventional metal wiring forming method, in order to form a metal plug in the metal contact, a tungsten film for plug and a barrier metal are deposited on an interlayer insulating film including a metal contact, and then an etch back process is performed. Therefore, defects are generated due to the particles by the etch back process as described above, and the yield of the device is lowered, and there is a problem that the characteristics of the device are lowered.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 수율 및 특성을 향상시킬 수 있는 반도체소자의 금속배선구조 및 그의 제조방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art as described above, and to provide a metal wiring structure of a semiconductor device and a method of manufacturing the same which can improve yield and characteristics.
본 발명의 다른 목적은 공정을 단순화할 수 있는 반도체 소자의 금속배선구조 및 그의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a metallization structure of a semiconductor device and a method of manufacturing the same, which can simplify the process.
본 발명의 다른 목적은 에치백공정을 생략하여 건식식각 부산물에 의한 소자의 불량을 방지할 수 있는 반도체소자의 금속배선구조 및 그의 형성방법을 제공하는 데 있다.It is another object of the present invention to provide a metal wiring structure of a semiconductor device and a method for forming the semiconductor device capable of preventing the defect of the device by the dry etching by-products by eliminating the etch back process.
본 발명의 다른 목적은 에치백공정에 의한 메탈플러그 대신에 이중배선구조를 채택하여 공정을 단순화하고, 파티클의 발생을 방지할 수 있는 반도체 소자의 금속배선구조 및 그의 형성방법을 제공하는 데 있다.Another object of the present invention is to provide a metal wiring structure of a semiconductor device and a method for forming the same, which can simplify the process by preventing the generation of particles by adopting a double wiring structure instead of the metal plug by the etch back process.
도 1a 내지 도 1d 는 종래의 반도체 소자의 금속배선을 형성하는 방법을 설명하기 위한 공정 단면도,1A to 1D are cross-sectional views illustrating a method of forming a metal wiring of a conventional semiconductor device;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 금속배선을 형성하는 방법을 설명하기 위한 공정단면도,2A through 2C are cross-sectional views illustrating a method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention;
도 3은 종래의 반도체 소자에 있어서, 메탈 플러그를 구비한 금속배선의 프로파일을 보여주는 도면,3 is a view showing a profile of a metal wiring having a metal plug in a conventional semiconductor device;
도 4는 본 발명의 실시예에 따른 반도체 소자에 있어서, 메탈콘택의 크기가 0.38㎛ 일 때 금속배선의 프로파일을 보여주는 두면,FIG. 4 is a two-sided view showing a profile of a metal wiring when the size of the metal contact is 0.38 μm in the semiconductor device according to the embodiment of the present invention;
도 5는 본 발명의 실시예에 따른 반도체 소자에 있어서, 메탈콘택의 크기가 0.34㎛ 일 때 금속배선의 프로파일을 보여주는 도면,5 is a view showing a profile of a metal wiring when the size of the metal contact is 0.34 μm in the semiconductor device according to the embodiment of the present invention;
도 6은 본 발명의 실시예에 따른 반도체 소자에 있어서, 메탈콘택의 크기가 0.28㎛ 일 때 금속배선의 프로파일을 보여주는 도면,6 is a view showing a profile of a metal wiring when the size of the metal contact in the semiconductor device according to an embodiment of the present invention, 0.28㎛,
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20 : 반도체 기판 21 : 층간 절연막20 semiconductor substrate 21 interlayer insulating film
22 : 메탈콘택 23 : 배리어 메탈22: metal contact 23: barrier metal
24 : 플러그용 금속막 25 : 저저항 금속막24 metal film for plug 25 low resistance metal film
26 : 금속배선26: metal wiring
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 메탈콘택을 구비한 층간 절연막을 형성하는 단계와; 상기 메탈콘택내에 매립되도록 상기 층간 절연막상에 제1금속막을 형성하는 단계와; 상기 제1금속막상에 제2금속막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공하는 것을 특징으로 한다.The present invention for achieving the above object comprises the steps of forming an interlayer insulating film having a metal contact on the semiconductor substrate; Forming a first metal film on the interlayer insulating film so as to be embedded in the metal contact; It provides a method for forming metal wiring of the semiconductor device comprising the step of forming a second metal film on the first metal film.
또한, 본 발명은 반도체 기판상에 형성된, 메탈콘택을 구비한 층간 절연막과; 상기 메탈콘택내에 매립되도록 상기 층간 절연막상에 형성된 제1금속막과; 상기 제1금속막상에 형성된 제2금속막을 포함하는 반도체 소자의 금속배선구조를 제공하는 것을 특징으로 한다.The present invention also provides an interlayer insulating film having a metal contact formed on a semiconductor substrate; A first metal film formed on the interlayer insulating film so as to be embedded in the metal contact; A metal wiring structure of a semiconductor device including a second metal film formed on the first metal film is provided.
상기 층간 절연막 및 콘택홀내에 형성된 배리어 메탈을 더 포함하며, 상기 배리어 메탈로 Ti, TiN, TiW, WN 막중 하나의 막 또는 적층막이 사용된다.A barrier metal formed in the interlayer insulating film and the contact hole is further included, and one of the Ti, TiN, TiW, and WN films or a laminated film is used as the barrier metal.
상기 제1금속막은 플러그용 금속막으로, 스텝커버리지가 우수한 CVD 텅스텐막을 메탈콘택의 플러깅이 가능한 최소한의 두께로 형성하는 것이 바람직하다.The first metal film is a plug metal film, and a CVD tungsten film having excellent step coverage is preferably formed to a minimum thickness in which metal contacts can be plugged.
상기 제2금속막은 상기 제1금속막보다 비저항이 낮은 배선용 금속막으로, Al, Au, Cu 중 하나가 사용된다.The second metal film is a wiring metal film having a lower specific resistance than the first metal film, and one of Al, Au, and Cu is used.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정단면도를 도시한 것이다.2A through 2C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention.
먼저, 도 2a와 같이 반도체 기판(20)에 층간 절연막(21)으로 산화막을 형성하고, 통상적인 사진식각공정을 수행하여 상기 층간 절연막(21)을 식각하여 메탈콘택(22)을 형성한다. 이어서, 상기 메탈콘택(22)을 포함한 층간 절연막(21)상에 금속배선용 배리어메탈(23)을 형성한다. 이때, 배리어 메탈은 Ti, TiW, TiN, WN 막중 하나의 막 또는 적층막이 사용된다.First, as shown in FIG. 2A, an oxide film is formed on the semiconductor substrate 20 using an interlayer insulating film 21, and a metal contact 22 is formed by etching the interlayer insulating film 21 by performing a conventional photolithography process. Next, a barrier metal 23 for metal wiring is formed on the interlayer insulating film 21 including the metal contact 22. At this time, the barrier metal is one of a Ti, TiW, TiN, WN film or a laminated film is used.
이어서, 도 2b와 같이 상기 배리어 메탈(23)상에 플러그용 금속막(24)을 형성한다. 상기 플러그용 금속막(24)으로 스텝커버리지가 우수한 텅스텐막을 CVD 법으로 전면증착한다. 상기 플러그용 금속막(24)은 메탈콘택(22)내에 매립(fill)되어 메탈 플러깅(plugging)이 가능한 최소의 두께로 형성한다.Subsequently, as shown in FIG. 2B, a plug metal film 24 is formed on the barrier metal 23. The tungsten film excellent in step coverage is deposited on the plug metal film 24 by CVD. The plug metal layer 24 is filled in the metal contact 22 to form a minimum thickness that allows metal plugging.
본 발명에서는 상기 플러그용 금속막(24)이 메탈 플러깅이 가능한 최소한의 두께로 형성되어 에치백되지 않고 메탈콘택 뿐만 아니라 상기 층간 절연막상에도 존재하게 된다.In the present invention, the plug metal film 24 is formed to a minimum thickness to allow metal plugging so that the plug metal film 24 is not etched back and is present not only on the metal contact but also on the interlayer insulating film.
따라서, 후속의 배선용 금속막과의 접착력을 향상시키기 위한 글루층이 별도로 존재할 필요가 없으므로, 종래보다 공정을 단순화할 수 있다. 또한, 에치백공정의 생략에 따라 불량의 원인이 되는 파티클의 생성을 방지할 수 있다.Therefore, since the glue layer for improving the adhesive force with the subsequent metal film for wiring does not need to exist separately, the process can be simplified. In addition, it is possible to prevent the generation of particles that cause defects by eliminating the etch back process.
다음, 도 2c와 같이 상기 플러그용 금속막(24)상에 배선용 금속막(25)을 형성한다. 상기 배선용 금속막(25)은 상기 플러그용 금속막(24)보다는 상대적으로 비저항이 작은 Al, Cu, Au 중 하나의 막을 스퍼터법으로 4500-5000Å의 두께로 형성한다. 이로써, 배리어 메탈(23)을 포함한 이중의 금속막 즉, 플러그용 금속막(24) 및 배선용 금속막(25)으로 이루어진 금속배선(26)을 형성한다.Next, as shown in FIG. 2C, a wiring metal film 25 is formed on the plug metal film 24. The wiring metal film 25 is formed of a film of Al, Cu, Au having a smaller specific resistance than the plug metal film 24 with a thickness of 4500-5000 kW by the sputtering method. Thereby, the metal wiring 26 which consists of the double metal film | membrane containing the barrier metal 23, ie, the plug metal film 24 and the wiring metal film 25 is formed.
따라서, 본 발명의 금속배선(26)은 플러그용 금속막(24)을 메탈콘택(22)내에 플러깅이 가능한 최소한의 두께로 형성한 다음 그 위에 비저항이 상대적으로 플러그용 금속막보다 작은 스퍼터 Al막을 배선용 금속막(25)으로 형성하여 이중배선구조를 갖는다.Therefore, the metal wiring 26 of the present invention forms the plug metal film 24 in the metal contact 22 to a minimum thickness which can be plugged, and then a sputtered Al film having a specific resistance smaller than that of the plug metal film is formed thereon. It is formed of the wiring metal film 25 and has a double wiring structure.
도 4는 본 발명의 실시예에 따른 메탈 플러그대신에 이중금속배선구조를 채택한 반도체 소자의 프로파일을 도시한 것으로서, 메탈콘택의 크기가 0.38㎛이고, 배리어 메탈로 Ti/TiN막, 플러그용 금속막으로 CVD 텅스텐막, 배선용 금속막으로 Al막을 각각 사용한 경우의 프로파일을 도시한 것이다.4 shows a profile of a semiconductor device employing a double metal wiring structure instead of a metal plug according to an embodiment of the present invention, wherein the metal contact has a size of 0.38 μm, a Ti / TiN film as a barrier metal, and a metal film for plugs. The profile in the case of using an Al film as a CVD tungsten film and a wiring metal film, respectively, is shown.
도 4에서 상기 플러그용 금속막인 CVD 텅스텐막은 메탈콘택내에 충분히 매립되도록 2700Å의 두께로 형성되는데, 도 3에서와 같이 에치백공정 적용시의 메탈콘택용 플러그처럼 메탈 플러깅이 가능한 최소한의 두께로 형성하는 경우에는 0.38㎛의 메탈콘택의 크기에서 1000-1200Å 의 두께로 형성하는 것이 바람직하다.In FIG. 4, the CVD tungsten film, which is the plug metal film, is formed to a thickness of 2700 μs so as to be sufficiently embedded in the metal contact. As shown in FIG. 3, the CVD tungsten film is formed to a minimum thickness such that the metal plug can be plugged like a metal contact plug when the etch back process is applied. In this case, it is preferable to form a thickness of 1000-1200 mm in the size of a 0.38 ㎛ metal contact.
도 5는 본 발명의 실시예에 따른 메탈 플러그대신에 이중금속배선구조를 채택한 반도체 소자의 다른 프로파일을 도시한 것으로서, 메탈콘택의 크기가 0.34㎛이고, 배리어 메탈로 Ti/TiN막, 플러그용 금속막으로 CVD 텅스텐막, 배선용 금속막으로 Al막을 각각 사용한 경우의 프로파일을 도시한 것이다.FIG. 5 illustrates another profile of a semiconductor device employing a double metal wiring structure instead of a metal plug according to an embodiment of the present invention. The metal contact has a size of 0.34 μm, and a Ti / TiN film as a barrier metal and a plug metal. The profile in the case of using an CVD tungsten film and an Al film as a wiring metal film, respectively, is shown.
도 5에서 상기 플러그용 금속막인 CVD 텅스텐막은 메탈콘택내에 충분히 매립되도록 1500Å의 두께로 형성되는데, 도 3에서와 같이 에치백공정 적용시의 메탈콘택용 플러그처럼 메탈 플러깅이 가능한 최소한의 두께로 형성하는 경우에는 0.34㎛의 메탈콘택의 크기에서 500-800Å 의 두께로 형성하는 것이 바람직하다.In FIG. 5, the CVD tungsten film, which is the plug metal film, is formed to a thickness of 1500 되도록 so as to be sufficiently embedded in the metal contact. As shown in FIG. 3, the CVD tungsten film is formed to a minimum thickness such that the metal plug can be plugged like a metal contact plug when the etch back process is applied. In this case, it is preferable to form a thickness of 500-800 mm 3 with a metal contact of 0.34 μm.
도 6는 본 발명의 실시예에 따른 메탈 플러그대신에 이중금속배선구조를 채택한 반도체 소자의 또 다른 프로파일을 도시한 것으로서, 메탈콘택의 크기가 0.28㎛이고, 배리어 메탈로 Ti/TiN막, 플러그용 금속막으로 CVD 텅스텐막, 배선용 금속막으로 Al막을 각각 사용한 경우의 프로파일을 도시한 것이다.6 shows another profile of a semiconductor device employing a double metal wiring structure instead of a metal plug according to an embodiment of the present invention, wherein the metal contact has a size of 0.28 μm, and a barrier metal is used for the Ti / TiN film and the plug. The profile in the case of using a CVD tungsten film as a metal film and an Al film as a wiring metal film, respectively is shown.
도 6에서 상기 플러그용 금속막인 CVD 텅스텐막은 메탈콘택내에 충분히 매립되도록 1100Å의 두께로 형성되는데, 도 3에서와 같이 에치백공정 적용시의 메탈콘택용 플러그처럼 메탈 플러깅이 가능한 최소한의 두께로 형성하는 경우에는 0.28㎛의 메탈콘택의 크기에서 300-500Å 의 두께로 형성하는 것이 바람직하다.In FIG. 6, the CVD tungsten film, which is the plug metal film, is formed to a thickness of 1100 μs so as to be sufficiently embedded in the metal contact. As shown in FIG. 3, the CVD tungsten film is formed to a minimum thickness such that the metal plug can be plugged like a metal contact plug when the etch back process is applied. In this case, it is preferable to form a thickness of 300-500 kPa with a metal contact of 0.28 µm.
본 발명의 실시예에 따르면, 메탈콘택내에 플러깅이 가능한 최소한의 두께로 매립되는 플러그용 금속막은 상기한 바와같이 스텝커버리지가 우수한 CVD 텅스텐막이 사용되며, 그의 두께는 메탈콘택의 크기가 감소함에 따라 감소됨을 알 수 있다.According to an embodiment of the present invention, the plug metal film embedded in the metal contact with the minimum thickness that can be plugged into is used as a CVD tungsten film having excellent step coverage as described above, and the thickness thereof decreases as the size of the metal contact decreases. It can be seen.
따라서, 상기와 같은 구조의 금속배선(26)에 있어서, 배선저항은 비저항이 낮은 Al막에 의해 결정되고 금속배선(26)의 콘택저항은 플러그용 메탈(24)인 텅스텐막에 의해 결정되므로, 종래의 메탈플러그를 이용한 금속배선과 차이가 없음을 알 수 있다.Therefore, in the metal wiring 26 having the above structure, the wiring resistance is determined by the Al film having a low specific resistance, and the contact resistance of the metal wiring 26 is determined by the tungsten film which is the plug metal 24. It can be seen that there is no difference from the metal wiring using the conventional metal plug.
상기한 바와같은 본 발명의 금속배선 형성방법에 따르면, 에치백공정을 통해 메탈 플러그를 형성한 다음 금속배선용 금속막을 형성하는 방법 대신에, 플러그용 금속막을 플러깅이 가능한 최소한의 두께로 콘택홀 및 층간 절연막상에 형성한 다음 그위에 배선용 금속막을 형성하는 이중구조의 금속배선구조를 채택함으로써, 에치백공정이 생략되어 파티클에 의한 소자의 수율 및 특성저하를 방지할 수 있는 이점이 있다.According to the method for forming a metal wiring according to the present invention as described above, instead of forming a metal plug through an etch back process and then forming a metal film for metal wiring, the contact hole and the interlayer can be plugged to a minimum thickness that enables plugging the metal film for the plug. By adopting a double structured metal wiring structure formed on the insulating film and then forming a wiring metal film thereon, the etch back process is omitted, which has the advantage of preventing the yield and characteristic deterioration of the device by the particles.
또한, 본 발명에서는 플러그용 금속막이 메탈 플러그의 역할 뿐만 아니라 글루층의 역할을 수행하므로, 별도의 글루층 형성공정이 배제되어 공정을 단순화할 수 있는 이점이 있다.In addition, in the present invention, since the metal film for the plug not only plays the role of the metal plug but also the role of the glue layer, an additional glue layer forming process is excluded, thereby simplifying the process.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (16)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010033897A KR20020095715A (en) | 2001-06-15 | 2001-06-15 | Metal interconnection in semiconductor device having double metal layers and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010033897A KR20020095715A (en) | 2001-06-15 | 2001-06-15 | Metal interconnection in semiconductor device having double metal layers and method for forming the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020095715A true KR20020095715A (en) | 2002-12-28 |
Family
ID=27709430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010033897A KR20020095715A (en) | 2001-06-15 | 2001-06-15 | Metal interconnection in semiconductor device having double metal layers and method for forming the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020095715A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101366520B1 (en) * | 2011-10-17 | 2014-02-27 | 후지쯔 가부시끼가이샤 | Electronic device and method for producing same |
-
2001
- 2001-06-15 KR KR1020010033897A patent/KR20020095715A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101366520B1 (en) * | 2011-10-17 | 2014-02-27 | 후지쯔 가부시끼가이샤 | Electronic device and method for producing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006191036A (en) | Semiconductor element and method of forming the same | |
| JP2003045964A (en) | Semiconductor device and method of manufacturing same | |
| KR20050069591A (en) | Dual damascene interconnection in semiconductor device and method or fabricating the same | |
| JP4583706B2 (en) | Method for forming multilayer metal wiring of semiconductor element | |
| KR100374228B1 (en) | Method for forming a metal line | |
| US20060276021A1 (en) | Method for forming metal line of semiconductor device | |
| KR20020095715A (en) | Metal interconnection in semiconductor device having double metal layers and method for forming the same | |
| KR100668221B1 (en) | Method for Manufacturing MIM Capacitor | |
| JP3775771B2 (en) | Manufacturing method of semiconductor device | |
| KR100395907B1 (en) | Method for forming the line of semiconductor device | |
| KR100403349B1 (en) | Interconnection structure between metal wiring layer and via plug and forming method thereof | |
| KR100421278B1 (en) | Fabricating method for semiconductor device | |
| KR100607753B1 (en) | Method for forming a metal layer of semiconductor device | |
| KR100447730B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100846993B1 (en) | A manufacturing method for wires of semiconductor devices | |
| KR100645194B1 (en) | Method for Manufacturing MIM Capacitor | |
| KR100269662B1 (en) | Method for manufacturing conductor plug of semiconductor device | |
| KR20050015116A (en) | Method For Manufacturing Semiconductor Devices | |
| KR100383084B1 (en) | Plug forming method of semiconductor devices | |
| KR100630568B1 (en) | Method of fabricating the metal layer of semiconductor device | |
| JP2002353309A (en) | Method for manufacturing semiconductor device | |
| JP2000031271A (en) | Manufacture of multi-layer interconnection semiconductor device | |
| JP2003273208A (en) | Semiconductor device and its manufacturing method | |
| KR20030044338A (en) | Method of forming via hole for semiconductor device | |
| KR20030072676A (en) | Method for forming metal line of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |