KR20020085957A - Method for manufacturing of semiconductor device - Google Patents

Abstract

PURPOSE: A fabrication method of semiconductor devices is provided to improve a reliability and a yield by forming a dummy gate line at a field region. CONSTITUTION: After defining an active region and a field region, an isolation layer(22) is formed at the field region of a semiconductor substrate(21). A gate line(24a) is formed on the active region, and a plurality of dummy gate lines(24b) are simultaneously formed on the field region. Then, a source/drain region(25) is formed in the active region of the semiconductor substrate(21). After forming an interlayer dielectric(26) on the resultant structure, a contact hole(27) is formed to expose the source/drain region(25) by selectively etching the interlayer dielectric(26). The dummy gate lines(24b) are formed with the shape of grid-type lines.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자 설계시 신뢰성과 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can improve the reliability and yield in device design.

일반적으로 MOS 트랜지스터의 특성을 평가할 때에 실제의 칩에서는 트랜지스터의 특성을 평가할 수 없으므로 칩에 사용된 사이즈와 같은 사이즈로 테스트할 수 있는 패턴을 설계하여 트랜지스터의 특성을 테스트 패턴에서 측정하여 평가하게 된다.In general, when evaluating the characteristics of MOS transistors, since the characteristics of the transistor cannot be evaluated in the actual chip, a pattern that can be tested with the same size as the size used in the chip is designed, and the characteristics of the transistor are measured and evaluated in the test pattern.

그리고 최근 들어 등장하고 있는 MML 소자는 한 칩내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)와 아날로그 또는 주변회로가 함께 집접화된 소자이다. 따라서, 메모리 셀 어레이부와 아날로그 또는 주변회로가 동시에 진행된다.In recent years, the MML device is a device in which a memory cell array unit such as a DRAM (Dynamic Random Access Memory) and an analog or peripheral circuit are integrated together in one chip. Therefore, the memory cell array unit and the analog or peripheral circuit proceed simultaneously.

이로 인해 0.15, 0.13㎛ 등 고동의 테크놀로지와 MML(Merged Memory Logic) 칩처럼 한 개의 칩의 사이즈가 큰 디바이스의 경우 칩과 똑같은 테스트 패턴을 형성하여도 실제 형성된 패턴은 칩에 비해 테스트 패턴의 게이트 폴 리가 커지거나 작아진다.As a result, in the case of a large chip such as 0.15 and 0.13 µm and a large memory device such as a merged memory logic chip (MML), even if the chip has the same test pattern as the chip, the actually formed pattern is compared to the chip's gate pole. Lee increases or decreases.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a는 종래의 반도체 소자를 나타낸 레이아웃도이고, 도 1b는 도 1a의 A-A′선에 따른 단면도이다.FIG. 1A is a layout diagram illustrating a conventional semiconductor device, and FIG. 1B is a cross-sectional view taken along line AA ′ of FIG. 1A.

도 1a 및 도 1b에 도시한 바와 같이 반도체 기판(11)에 활성영역과 필드영역을 정의한 후, 필드영역에 소자 격리막(12)을 형성하고, 상기 활성영역에 일방향으로 게이트 절연막(13)을 구비한 게이트 전극 라인(14)을 형성한다. 이때, 상기 게이트 전극 라인(14)은 폴리(poly)이다.As shown in FIGS. 1A and 1B, after the active region and the field region are defined in the semiconductor substrate 11, the device isolation layer 12 is formed in the field region, and the gate insulating layer 13 is provided in one direction in the active region. One gate electrode line 14 is formed. In this case, the gate electrode line 14 is poly.

이어, 상기 게이트 전극 라인(14)을 마스크로 이용하여 불순물 이온주입 공정을 실시하면 상기 게이트 전극 라인(14) 양측의 반도체 기판(11)의 활성영역에 소오스/드레인 영역(15)을 형성한다.Subsequently, when the impurity ion implantation process is performed using the gate electrode line 14 as a mask, source / drain regions 15 are formed in the active region of the semiconductor substrate 11 on both sides of the gate electrode line 14.

그리고 상기 게이트 전극 라인(14)을 포함한 반도체 기판(11)에 층간 절연막(16)을 형성한 후, 배선공정을 위해 상기 소오스/드레인 영역(15)이 소정부분 노출되도록 층간 절연막(16)을 선택적으로 제거하여 콘택홀(17)을 형성한다.After the interlayer insulating film 16 is formed on the semiconductor substrate 11 including the gate electrode line 14, the interlayer insulating film 16 is selectively selected so that the source / drain regions 15 are partially exposed for the wiring process. To form a contact hole 17.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above conventional method of manufacturing a semiconductor device has the following problems.

실제 게이트 역할을 하는 폴리 설계는 아주 작은 사이즈로 길게 형성하므로 칩에 사용된 사이즈와 같은 사이즈로 테스트 패턴 설계시 포토공정과 식각공정을 진행하게 되면 테스트 패턴에 설계된 게이트 폴리의 사이즈는 칩에 설계된 게이트 폴리보다 크거나 작아지게 된다.Since the poly design that acts as a real gate is formed in a very small size, if the photo process and etching process are performed when designing the test pattern with the same size as the chip used, the size of the gate poly designed for the test pattern is the gate designed for the chip. It will be larger or smaller than poly.

따라서, 신뢰성 있는 소자를 구현할 수 없고, 전기적 특성에도 영향을 끼쳐 원하는 반도체 소자를 구현할 수 없다.Therefore, a reliable device cannot be implemented, and electrical characteristics are also affected, and thus a desired semiconductor device cannot be implemented.

이를 해결하기 위해 게이트 폴리를 OPC(Optical Proximity Correction)하여 사이즈를 조정하거나 미리 칩에서의 사이즈를 예측하여 테스트 패턴 설계시 약간 키우거나 줄이는 등의 작업을 진행하였다. 그러나 이는 포토마스크를 재 제작해야만 하므로 추가 공정이 요구되고, 비용이 증가하였다.To solve this problem, OPC (Optical Proximity Correction) was used to adjust the size of the gate poly, or to predict the size of the chip in advance to increase or decrease the design of the test pattern. However, this required additional processing and increased cost since the photomask had to be rebuilt.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 트랜지스터 설계시 실제 전기적으로 필요한 게이트 폴리 외에 인접한 곳에 전기적으로 필요하지 않는 더미 게이트 폴리 라인을 형성하여 안정된 전기적 특성을 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method of manufacturing a semiconductor device having stable electrical characteristics by forming a dummy gate poly line that is not electrically necessary in the vicinity of the gate poly, which is actually required when designing a transistor. The purpose is to provide.

도 1a는 종래의 반도체 소자를 나타낸 레이아웃도1A is a layout diagram showing a conventional semiconductor device

도 1b는 도1a의 A-A′선에 따른 단면도FIG. 1B is a cross-sectional view taken along the line A-A 'of FIG. 1A

도 2a는 본 발명의 일실시예에 따른 반도체 소자를 나타낸 레이아웃도2A is a layout diagram illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 2b는 도 2a의 A-A′선에 따른 단면도FIG. 2B is a cross-sectional view taken along the line A-A 'of FIG. 2A

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

21 : 반도체 기판 22 : 소자 격리막21 semiconductor substrate 22 device isolation film

23 : 게이트 절연막 24a : 게이트 전극 라인23: gate insulating film 24a: gate electrode line

24b : 더미 게이트 라인 25 : 소오스/드레인 영역24b: dummy gate line 25: source / drain regions

26 : 층간 절연막 27 : 콘택홀26 interlayer insulating film 27 contact hole

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판에 활성영역과 필드영역을 정의한 후, 필드영역에 소자격리막을 형성하는 단계와, 상기 활성영역에 일방향으로 게이트 라인을 형성함과 동시에 상기 필드영역에 게이트 라인과 대응하도록 복수개의 더미 게이트 라인을 형성하는 단계와, 상기 게이트 라인 측면의 활성영역에 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention may include forming an isolation layer in a field region after defining an active region and a field region in a semiconductor substrate, and forming a gate line in one direction in the active region. And forming a plurality of dummy gate lines in the field region to correspond to the gate lines, forming a source / drain region in the active region on the side of the gate line, and contacting the source / drain regions to expose the source / drain regions. And forming a hole.

또한, 본 발명의 반도체 소자의 제조방법은 상기 더미 게이트 라인을 격자형 라인으로 형성하는 것이 바람직하다.In the method of manufacturing a semiconductor device of the present invention, it is preferable to form the dummy gate line in a lattice line.

또한, 상기 더미 게이트 라인을 일자형 라인으로 형성하는 것이 바람직하다.In addition, it is preferable to form the dummy gate line as a straight line.

또한, 상기 더미 게이트 라인을 ISO, 비트라인, 커패시턴스 층에 대응하도록 추가적으로 사용하는 것이 바람직하다.In addition, the dummy gate line may be additionally used to correspond to ISO, bit line, and capacitance layers.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 반도체 소자의 제조방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a는 본 발명의 일실시예에 따른 반도체 소자를 나타낸 레이아웃도이고, 도 2b는 도 2a의 A-A′선에 따른 단면도이다.2A is a layout diagram illustrating a semiconductor device in accordance with an embodiment of the present invention, and FIG. 2B is a cross-sectional view taken along line AA ′ of FIG. 2A.

도 2a 및 도 2b에 도시한 바와 같이 반도체 기판(21)에 활성영역과 필드영역을 정의한 후, 필드영역에 소자 격리막(22)을 형성하고, 상기 기판(11) 전면에 폴리층을 증착한다.As shown in FIGS. 2A and 2B, after the active region and the field region are defined in the semiconductor substrate 21, the device isolation layer 22 is formed in the field region, and a poly layer is deposited on the entire surface of the substrate 11.

이어, 상기 폴리층상에 포토레지스트를 증착하고, 노광 및 현상공정을 이용하여 상기 포토레지스트를 패터닝한다.Next, a photoresist is deposited on the poly layer, and the photoresist is patterned using an exposure and development process.

이어서, 상기 패터닝된 포토레지스트를 마스크로 이용한 식각공정을 실시하여 상기 활성영역에 일방향으로 게이트 절연막(23)을 구비한 게이트 전극 라인(24a)을 형성함과 동시에 필드영역에 상기 게이트 전극 라인(24a)과 대응하도록 복수개의 더미 게이트 라인(24b)을 형성한다.Subsequently, an etching process using the patterned photoresist as a mask is performed to form a gate electrode line 24a having a gate insulating film 23 in one direction in the active region, and at the same time, the gate electrode line 24a in a field region. ), A plurality of dummy gate lines 24b are formed.

여기서, 상기 더미 게이트 라인(24b)은 실제 전기적으로 필요하지 않다.Here, the dummy gate line 24b is not really necessary electrically.

그리고 상기 더미 게이트 라인(24b)은 일자형 라인 및 격자형 라인으로 형성한다.The dummy gate line 24b is formed of a straight line and a lattice line.

이어, 상기 패터닝된 포토레지스트를 제거한 후, 상기 게이트 전극 라인(24a)을 마스크로 이용하여 불순물 이온주입 공정을 실시하면 상기 게이트 전극 라인(24a) 양측의 반도체 기판(11)의 활성영역에 소오스/드레인 영역(25)을 형성한다.Subsequently, after the patterned photoresist is removed, an impurity ion implantation process is performed using the gate electrode line 24a as a mask, and the source / source region is formed in the active region of the semiconductor substrate 11 on both sides of the gate electrode line 24a. The drain region 25 is formed.

그리고 상기 게이트 전극 라인(24b)을 포함한 반도체 기판(11)에 층간 절연막(26)을 형성한 후, 배선공정을 위해 상기 소오스/드레인 영역(25)이 소정부분 노출되도록 층간 절연막(26)을 선택적으로 제거하여 콘택홀(27)을 형성한다.After the interlayer insulating layer 26 is formed on the semiconductor substrate 11 including the gate electrode line 24b, the interlayer insulating layer 26 is selectively selected to expose a portion of the source / drain region 25 for a wiring process. To form a contact hole 27.

한편, 상기 더미 게이트 라인(24b)은 트랜지스터를 구현하기 위한 게이트 폴리 라인뿐만 아니라 ISO(Isolation), 비트라인, 커패시턴스 라인 등과 대응하도록형성할 수 있다.Meanwhile, the dummy gate line 24b may be formed to correspond to ISO (Isolation), bit line, capacitance line, etc. as well as the gate poly line for implementing the transistor.

이상에서 설명한 바와 같이 본 발명의 반도체 소자의 제조방법에 의하면, 게이트 라인 형성시 진행되는 포토공정과 식각공정 후에도 칩에 사용될 폴리 사이즈와 테스트 패턴에 사용될 폴리 사이즈가 같은 원하는 사이즈로 제작할 수 있다.As described above, according to the method of manufacturing a semiconductor device of the present invention, a poly size to be used for a chip and a poly size to be used for a test pattern may be manufactured in a desired size even after a photo process and an etching process performed at the gate line formation.

또한, MML 소자와 같이 메모리 셀 영역과 로직영역이 동시에 게이트 라인 형성을 위해 진행되는 포토공정과 식각공정 후에도 메모리 셀 영역과 로직영역이 동일한 사이즈의 폴리 게이트 라인을 형성할 수 있다.In addition, like the MML device, a poly gate line having the same size may be formed after the photo process and the etching process in which the memory cell region and the logic region are simultaneously formed to form the gate line.

따라서, 반도체 소자의 신뢰성을 향상시킬 수 있고, 반도체 소자 제조시 수율을 향상시킬 수 있다.Therefore, the reliability of the semiconductor device can be improved, and the yield in manufacturing the semiconductor device can be improved.

Claims (4)

반도체 기판에 활성영역과 필드영역을 정의한 후, 필드영역에 소자격리막을 형성하는 단계와;Defining an active region and a field region in the semiconductor substrate, and forming an isolation layer in the field region; 상기 활성영역에 게이트 라인을 형성함과 동시에 상기 필드영역에 게이트 라인과 대응하도록 복수개의 더미 게이트 라인을 형성하는 단계와;Forming a gate line in the active region and forming a plurality of dummy gate lines in the field region so as to correspond to the gate lines; 상기 게이트 라인 측면의 활성영역에 소오스/드레인 영역을 형성하는 단계와;Forming a source / drain region in an active region on the side of the gate line; 상기 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming contact holes to expose the source / drain regions. 제 1 항에 있어서,The method of claim 1, 상기 더미 게이트 라인을 격자형 라인으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming the dummy gate line into a lattice line. 제 1 항에 있어서,The method of claim 1, 상기 더미 게이트 라인을 일자형 라인으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The dummy gate line may be formed as a straight line. 제 1 항에 있어서,The method of claim 1, 상기 더미 게이트 라인을 ISO(약자풀이), 비트라인, 커패시턴스 층에 대응하도록 추가적으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.And using the dummy gate line to correspond to an ISO abbreviation, a bit line, and a capacitance layer.