KR20020081688A - 분산된 ｒａｍ을 이용하는 ｎｘｍ 스위치 - Google Patents

분산된 ｒａｍ을 이용하는 ｎｘｍ 스위치 Download PDF

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Abstract

신호 라우터는 N개의 입력들을 M개의 출력들로 라우팅한다. 모든 입력 신호들은 다중 버스 라인들에 걸친 확산과 시간 멀티플렉싱에 의해 최종적으로 데이터 버스에 인가된다. 데이터는 버스로부터 판독되고 K개의 랜덤 액세스 메모리들에 동일한 이미지들로 기입된다. 메모리들은, M개의 출력들로 최종적으로 디멀티플렉싱되는 K개의 출력 신호들 각각에 대한 서로 다른 스케줄에 따라 어드레싱되고 판독된다. 각각의 RAM 이미지가 판독됨에 따라, 다른 RAM 이미지가 기입되고 그 반대도 성립한다. 각각의 RAM 이미지는 동일한 데이터를 포함하므로, K개의 출력 신호들 각각을 공급하기 위한 각 RAM으로부터의 신호들의 발생은 종래 기술들이 허용하는 것보다, 입력, 버스 또는 RAM 기입 동작들에 실질적으로 더 독립한 레이트로 행해질 수 있다.

Description

분산된 ＲＡＭ을 이용하는 ＮＸＭ 스위치{NXM switch using distributed RAM}
방송 시스템들(broadcast systems)에서, 비디오 및 오디오 데이터는 N개의 발원 소스들(originating sources)과 M개의 목적지 싱크들(destination sinks)사이에서 전송된다. 그와 같은 시스템들은 데이터의 동기화를 위한 필요성 때문에 패킷 네트워킹 기술에 용이하게 의존할 수 없다. 소스들은 CD 플레이어들, 라이브 피드들(live feeds), 디지털 비디오 파일들 등으로부터의 기록일 수 있다. 방송 설비의 제어는 많은 그와 같은 소스들 및 싱크들사이의 빠른 스위칭을 포함할 수 있다. 현재, 그와 같은 시스템을 위해 이용되는 3가지 타입들의 라우터(router)들이 있는데, 공간 멀티플렉싱, 시간 멀티플렉싱 및 그 둘의 조합이다. 공간 멀티플렉싱에서, 서로 다른 물리 채널이 전형적인 전화 스위칭 시스템에서와 같이 소스와 싱크사이에서 형성된다. 시간 멀티플렉싱에서, 모든 소스들과 모든 싱크들은 동일한 물리 채널에 접속되고, 각각은 서로 다른 시간 슬롯 또는 슬롯들을 이용한다. 조합 시스템들(combination systems)에서, 종료점(endpoint)들은 다중 물리 채널들상에서 시간-슬롯화된 데이터(time-slotted data)를 얻는다.
스위칭 시스템이 다루어야 하는 소스들과 싱크들의 수의 관점에서 성장할 때, 문제들은 모든 3개의 서로 다른 종류의 시스템들에 수반한다. 시간 멀티플렉싱된 시스템들에서, 공통 물리 채널(common physical channel)의 대역폭은 채널을 공유하는 루트들의 수에 비례하여 증가되어야 한다. 또한, 각각의 접속된 디바이스는 물리 채널의 주파수가 증가함에 따라 간섭 및 신호 감쇠 문제들(interference and signal attenuation problems)을 보이는 물리 채널에 접속되어야 한다. 공간 멀티플렉싱된 시스템들에서, 스위치의 복잡성은 종료점들의 수가 증가함에 따라 기하학적으로 증가한다. 이것은 각각의 소스가 각각의 싱크에 선택적으로 접속가능하게 되어야 하기 때문이며, 그래서 가능한 경로들의 수는 소스들과 싱크들의 수와 함께 지수적으로 증가한다.
디지털 데이터를 동기적으로 다루고, 시간 정렬된 채로 남아야 하며, 스위치의 종료점 용량(endpoint capacity)가 증가함에 따라 너무 빨리 복잡성이 증가하지 않는 스위치들에 대한 끊임없는 필요성이 있다.
본 발명은 비-패킷 신호 라우팅 또는 스위칭 시스템들(non-packet signal routing or switching systems)에 관한 것이며, 특히 N개의 소스들중 선택된 한 소스로부터 M개의 싱크(sink)들중 선택된 한 싱크로 신호들을 인가하는 그와 같은 시스템들에 관한 것이다.
도 1은 본 발명의 실시예에 따른 논-패킷 라우터 스위치의 개략적 표현인 도면.
도 2는 본 밞명의 특정한 예시적 실시예에 따라 시간 간격에 걸친 비트들의 가능한 흐름 및 저장의 예시인 도면.
분산된 랜덤 액세스 메모리(RAM)을 이용하는 스위치는 고속 와이드 버스 (fast wide buss)에 인가된 시간 멀티플렉싱된 입력들을 받아들인다. 인입하는 데이터는 복수의 RAM들에 의해 동시에 이미징된다. 모든 RAM들에 의한 입력들(집합적으로, "블록")의 각각의 한 비트의 완전한 이미징시에, 다른 블록이 메모리 셀들의 연속적인 영역에서 저장된다. 각각의 블록이 이미징됨에 따라, 각각의 출력 제어기는 각각의 출력 물리 채널(output physical channel)상에서 시간 멀티플렉싱될 각각의 신호에 대한 출력 스트림에 대응하는 메모리 위치들을 어드레싱한다. 각각의 RAM은 인입하는 모든 데이터의 각각 출력에 이용가능하게 된다. 출력 제어기는 각각의 출력 스트림을 구성하기 위해 요구되는 데이터만을 각각의 RAM으로부터 선택할 수 있다.
그 기술은 대량의 고속 데이터 버스들(large fast data busses)의 높은 속도와 그것들을 어드레싱할 수 있는 전자장치들때문에 가능하다. 각각 시간 멀티플렉싱될 수 있는, 다중 물리 채널들상의 모든 인입 데이터는 단일의 큰 버스에 인가된다. 그와 같은 고속 버스들상에 데이터를 저장할 수 있는 RAM은 버스로부터의 데이터의 연속적인 블록들로 기입된다. 어떤 점에서, 스위치의 공간 멀티플렉싱된 측면의 다대다 물리 스위치(many-to-many physical switch) 상호 접속들 특성은 휠의 허브(hub of a wheel)와 같은, 단일 상호접속 고속 버스에 의해 대체된다. 따라서, 상호접속 복잡성은 공간적으로 멀티플렉싱된 스위치들의 높은 레이트 특성에서 증대(scale)하지 않는다. 오히려, 물리 스위치 복잡성은 종료점들의 수에 따라 선형적으로 증대한다. 부가하면, 수신 및 출력 전자장치들을 구동하는 디바이스들에 대한 주파수 요구들은 종료점들의 수가 증가함에 따라 제한될 수 있다.
본 발명은 다음의 예시적인 도면들을 참조하여 어떤 양호한 실시예들과 연결되어 서술될 것이어서, 더 완전히 이해될 수 있다. 도면들을 참조하면, 도시된 항목들은 예에 의한 것이며 단지 본 발명의 양호한 실시예들의 예시적인 논의의 목적을 위한 것이고, 가장 유용하고 본 발명의 원리들 및 개념적 측면들의 용이하게 이해되는 서술이라고 믿어지는 것을 제공하는 위해 제시된다는 것이 강조된다. 이에 관하여, 본 발명의 기본적 이해에 필요한 것보다 더 상세히 본 발명의 구조적 상세부들을 도시하기 위한 시도는 이루어지지 않았으며, 도면들과 함께 된 서술은 본 발명의 몇몇 형태들이 실제적으로 어떻게 실시될 수 있는지를 그 분야에 숙련된 자에게 분명하게 한다.
도 1을 언급하면, 개별 물리 채널들(185)상의 신호들은 스위치(70; 포괄적으로는, 신호 트랜스듀서)의 각각의 시간 멀티플렉서들(180)에 도달한다. 멀티플렉서들(180)은 각각의 물리 채널들(185)상에 도달하는 몇개의 개별 신호들을 멀티플렉싱하고 그것들을 각각의 채널들(190)상에 출력한다. 채널들(190)은 버스(150)로 인가될 수 있고 몇몇의 랜덤 액세스 메모리들(RAM들) 각각으로 동시에 판독될 수 있다. RAM들(145)은, 일 실시예에서, 버스(150)로부터 임의의 크기의 블록들의 데이터로 동시에 이미징되며, 각각의 블록은 각각의 물리 채널(185)로부터 한 비트를 포함한다. 일 블록이 기입됨에 따라, 다른 블록은 판독된다. 블록들은 메모리의 임의의 영역들에 대응할 수 있고 주어진 블록에 대한 기입 및 판독 동작들이 교대됨에 따라 재이용될 수 있다.
각각의 RAM(145)은 제어기(110)에 의해 제어된 각각의 어드레싱 제어기(121 내지 124)에 의해 판독된다. 숙련된 기술인에 의해 이해되는 바와같이, 어드레싱 제어기(121 내지 124)는 시퀀서(sequencer)(도시되지 않음)를 가진 어드레싱 RAM(도시되지 않음)일 수 있으며, 여기서 제어기(110)는 어드레싱 RAM에 어드레스의 시퀀스를 위치시키고, 어드레스 시퀀스는 시퀀서에 응답하여 각각의 RAM(145)의 어드레스 라인들(명백히 도시되지 않음)에 순차적으로 인가된다.
모든 데이터를 버스(150)로부터 RAM(145)으로 위치시킴으로써, 버스(150)상의 신호의 부분들은 데이터가 버스(150)로부터 직접 출력 채널(165)로 인가된다면 요구되는 타이밍없이 각각의 출력 채널(165)상에 신호를 발생시키도록 랜덤하게 액세스될 수 있다. 어드레싱 제어기(121 내지 124)는 비트 셀렉터(140)에 의해 요구되는 모든 비트들을 공급하기 위해 채널상의 적합한 시퀀스로 각각의 RAM(145)내의 적합한 메모리 위치들을 어드레싱한다. 비트 셀렉터(140)는 최종 M개의 출력 채널들을 형성하도록 시간의 멀티플렉싱될 수 있는 신호는 각각의 출력 채널(160)상에서 최종적으로 발생한다.
도 2를 이제 또한 언급하면, 도 1에 도시된 채널들(1 내지 N)에 도달하는 데이터는 블록당 한 비트를 가진 블록들로서 예시된다. 비트들의 맨 윗부분 행(210)은 제 1 채널(1; 도 1에 도시됨)상에서 송신된 데이터에 대응한다. 비트들의 제 2 행(212)은 제 2 채널(2; 도 2에 도시됨)에 도달하는 데이터에 대응한다. 비트들의 N번째 행(214)은 N번째 채널(N)에 도달하는 데이터(도 2에 도시됨)에 대응한다. 채널들(1 내지 N)은 도 1에서 포괄하여 185로 표시된다는 것을 유의해야 한다. 이들 행들(210, 212 내지 214)은 개별 물리 채널들(185)상 임의수의 데이터 스트림들을 나타낸다, 예시적인 실시예에서, 이들 N개의 스트림들(210, 212, 214)의 그룹들 각각은 멀티플렉서들(180) 각각에 의해 N/5 시간 멀티플렉싱된 스트림들(190)로 시간 멀티플렉싱된다. 정확하게 N/5 멀티플렉싱된 스트림들(190)을 발생시키는 멀티플렉서(180)당 결합되는 5개의 채널들이 있지만, 이러한 결합은, 보통의 기술자에 의해 이해되는 바와같이, 임의의 예이며, 멀티플렉서(180)당 채널들(1 내지 N)의 수는 일부터 다음으로 변할 수 있으며, 본 발명의 목적들을 위해 복수일 필요도 없다.
시간 멀티플렉싱된 데이터 스트림들(231, 232 및 233)은 멀티플렉서들(180)로부터의 N/5 출력 신호들을 나타낸다. 예시되는 바와같이, 각각의 채널(1 내지 5)의 제 1 비트는 멀티플렉싱된 데이터 스트림(231)을 생성하도록 시간적으로 인터리빙되고, 각각의 채널(6 내지 10)의 제 1 비트는 멀티플렉싱된 데이터 스트림 (232)을 생성하도록 시간적으로 인터리빙되는 등이다. N/5 멀티플렉싱된 데이터 스트림들(231, 232 및 233)은 버스(150)에 인가된다. 예에서, 버스(150)는 J 비트의 폭이며, 비트들은 멀티플렉싱된 데이터 스트림들(121, 122 및 123)의 리딩 엔드 (leading end)로부터 버스 싸이클당 J 비트씩 순서대로 5개의 각각의 버스 라인들(데이터 스트림들(240, 242, 244)에 의해 나타내짐)로 인가된다. 그 다음에, 버스 (150)상의 데이터는 K개의 RAM들(145) 각각의 제 1 부분(250, 254)으로 판독되어 그와 같은 제 1 부분(250, 254) 각각에 동일한 이미지를 생성한다. 제 1 부분(250, 254)은 N개의 비트들이 그것들에 기입되어질 때 채워진다. 그 다음에, 어드레스 제어기들(121 내지 124)은 RAM들(145)의 제 2 부분들(252, 256)로부터 판독하고, 비트 셀렉터들(140) 각각은 입력들 각각으로 맵핑될 출력들에 따라 출력 채널들(160)상에 출력 스트림들을 발생시킨다. 비트 스트림들(270 및 272)은 출력 채널들(160)상의 멀티플렉싱된 스트림들을 나타낸다. N 비트들의 블록이 RAM들(145)의 제 1 부분들(250, 254)에 기입된 후에, 이것들은 제 2 부분들(252, 256)로 역할을 스위칭하고, 제 2 부분들(250, 256)이 기입되는 동안 판독된다. 2개의 부분들(252, 256과 250,254)은 데이터가 공급됨에 따라 판독과 기입을 연속적으로 교대한다.
상기에 서술된 실시예에서, 각각의 입력 채널로부터의 단일 비트는, 제 1 및 제 2 부분들(252, 256과 250, 254)이 역할을 스위칭하기 전에 RAM들(145)로 판독되지만, 이것이 소망하는 임의의 원하는 스케줄상에서 행해질 수 있다는 것은 분명하다. 즉, 채널(1 내지 N)당 하나의 비트 입력 이상이 RAM들(145)에서 버퍼링될 수 있다. 또한, 몇몇 채널들이 다른 것보다 더 높은 데이터 레이트를 특징으로 하는 경우에, RAM들(145)에서 버퍼링되는 비트들의 수는 각각의 채널(1 내지 N)에 대해동일할 필요는 없다.
본 발명은 상기의 예시된 실시예들의 상세한 설명에 한정되지 않으며, 본 발명은 그 사상 또는 본질적 속성들을 벗어나지 않고서 특정 형태들로 실시될 수 있다는 것이 그 분야에 숙련된 자들에게는 분명할 것이다. 그러므로 본 실시예들은 모든 측면들에서 예시적이며, 한정적이지 않은 것으로 고려될 것이며, 본 발명의 범위는 상기의 서술에 의하기보다는 첨부된 청구항들에 의해 표시되고, 청구항들의 동등성의 의미 및 범위내에 속하는 모든 변화들은 그러므로 본 명세서에서 포함되는 것으로 의도된다.

Claims (7)

  1. 신호 라우터(signal router)로서,
    제 1 시간 간격동안, N개의 입력들로부터 J개의 랜덤 액세스 메모리들(145)로 제 1 데이터 세트의 J개의 동일한 이미지들을 기입하도록 구성되는 신호 트랜스듀서(70)와,
    상기 J개의 동일한 이미지들의 각각의 부분들 각각을 판독하도록 각각 구성된 M개의 각자 비트 셀렉터들(bit selectors)(140)을 포함하고,
    상기 K개의 각자 비트 셀렉터들 각각은 제 2 시간 간격동안, K개의 출력 데이터 스트림들(160) 각각을 구성하도록 더 구성된, 신호 라우터.
  2. 제 1 항에 있어서,
    상기 신호 트랜스듀서는 상기 제 2 시간 간격동안, 상기 N개의 입력들로부터 상기 K개의 랜덤 액세스 메모리들로 제 2 데이터 세트의 J개의 동일한 이미지들을 기입하도록 더 구성되는, 신호 라우터.
  3. 제 1 항에 있어서,
    상기 신호 트랜스듀서는 상기 제 1 데이터 세트가 인가되는 버스(150)와 상기 버스로부터 상기 랜덤 액세스 메모리들로 데이터를 기입하도록 구성되는 어드레싱 제어기들을 포함하고, 그에 의해 상기 J개의 동일한 이미지들이 기입되는, 신호라우터.
  4. 신호 라우터로서,
    N개의 입력들로부터 K개의 메모리들(145)로 데이터의 동일한 이미지들을 저장하도록 프로그래밍된 제어기(110)를 포함하고,
    상기 제어기는, K개의 각각의 출력 데이터 스트림들(160)을 생성하기 위해 각각의 상기 K개의 메모리들로부터 상기 데이터의 각각의 비트들을 판독하도록 더 프로그래밍되고, 그에 의해 N개의 입력들은 K개의 출력들로 맵핑되는, 신호 라우터.
  5. 제 4 항에 있어서,
    상기 N개의 입력들을 수신하고 그것들을 상기 K개의 메모리들에 분산시키도록 접속된 데이터 버스(150)를 더 포함하는 신호 라우터.
  6. 제 5 항에 있어서,
    상기 K개의 출력들 각각의 비트 레이트는 상기 버스의 비트 레이트 이하인, 신호 라우터.
  7. N개의 입력들로부터 M개의 출력들로 데이터를 라우팅하는 방법으로서,
    시간 및 공간 멀티플렉싱중 적어도 하나에 의해 상기 N개의 입력들로부터 데이터 버스로 데이터를 인가하는 단계와,
    상기 버스로부터 M개의 랜덤 액세스 메모리들상에 상기 데이터를 이미징하는 단계와,
    상기 M개의 출력들을 형성하기 위해 최종적으로 디멀티플렉싱되는 신호들 각각을 형성하도록 상기 랜덤 액세스 메모리들로부터 비트들의 세트들 각각을 판독하는 단계를 포함하는 데이터 라우팅 방법.
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