KR20020070278A - Method for testing semiconductor memory - Google Patents

Abstract

본 발명은, 복수의 메모리회로(칩)가 동시에 형성되는 1장의 웨이퍼상의 각 메모리회로간의 스크라이브영역에 각 메모리간을 접속가능한 배선과 임의의 배선간을 접속가능하게 하는 가변스위치회로를 설치해 두고, 웨이퍼상의 일부의 메모리회로를 사용하여 ALPG를 구성하고 이 ALPG에 의해 나머지 메모리의 검사를 행하는 웨이퍼레벨의 테스트 회로를 실현하도록 한 반도체메모리의 검사방법이 제시된다.In the present invention, a variable switch circuit is provided in a scribe area between memory circuits on one wafer on which a plurality of memory circuits (chips) are formed simultaneously, and a wiring capable of connecting each memory and an arbitrary wiring connection. A semiconductor memory inspection method is proposed in which an ALPG is formed using a part of memory circuits on a wafer, and a wafer-level test circuit for performing inspection of the remaining memories by the ALPG is provided.

Description

반도체 메모리의 검사방법{METHOD FOR TESTING SEMICONDUCTOR MEMORY}Inspection method of semiconductor memory {METHOD FOR TESTING SEMICONDUCTOR MEMORY}

종래, 반도체 메모리의 진단방식으로는 테스터라 불리는 테스트장치에 의해 테스트 패턴 데이터를 발생시켜 메모리에 테스트 데이터를 입력하여 기록을 행하고 다음으로 기록된 데이터를 메모리에서 읽어내어 기대치와 비교하는 방식이 일반적이었다.Conventionally, a method of diagnosing a semiconductor memory has been a method of generating test pattern data by a test apparatus called a tester, inputting test data into the memory, writing the data, and reading the next recorded data from the memory and comparing it with the expected value. .

또, 컴퓨터상에서 실행가능한 프로그램 형식으로 기술된 소정의 알고리즘에 따라 메모리의 테스트 패턴을 발생시키는 패턴 제너레이터와, 메모리의 논리설계 데이터가 부여되면 상기 패턴 제너레이터에 의해 형성된 테스트 패턴에 의해 설계된 메모리 검사를 컴퓨터상에서 행하는 슈미레이터로 이루어지는 가상테스터라 불리는 기술이 있다.In addition, a memory generator designed by a pattern generator for generating a test pattern of a memory according to a predetermined algorithm described in a program form executable on a computer, and a test pattern formed by the pattern generator when the logic design data of the memory is given, is executed. There is a technique called a virtual tester which consists of a schmidator running on a bed.

테스터에 의해 테스트 패턴 데이터를 발생시켜서 메모리에 입력하는 종래의 일반적인 진단방식에 있어서는 테스터를 구성하는 IC는 검사대상이 되는 IC메모리보다도 1세대 내지 수세대 전의 기술로 제조된 것으로 그러한 구세대의 IC로 구성된 테스터로 차세대의 IC 검사를 하게 된다. 그 때문에 IC 검사를 하는 테스터에 요구되는 사양은 매우 까다롭게 되고 원하는 스피드를 달성하기 위해서는 복수의 동일회로를 준비하여 병렬처리를 하는 등 테스터 전체가 복잡하거나 대규모가 될 수 밖에 없는 문제점이 있었다.In the conventional general diagnostic method of generating test pattern data by a tester and inputting it into a memory, the IC constituting the tester is manufactured by a technology of first generation to several generations earlier than the IC memory to be inspected, and is composed of such old generation IC. The tester will test the next generation of ICs. As a result, the specifications required for testers for IC inspection become very demanding, and in order to achieve a desired speed, the entire tester has to be complicated or large, such as preparing a plurality of identical circuits and performing parallel processing.

또 가상테스터에 의한 진단방식에 있어서는 패턴 제너레이터에 의해 형성된 테스트 패턴을 기억장치에 보존해 두지않으면 안되지만, 최근의 대용량 메모리용 테스트 패턴은 수많은 스텝에도 영향을 미치므로 통상적인 컴퓨터 시스템에서는 용량이 부족하게 됨과 동시에 검사시간이 길어지는 문제점이 있었다.In the diagnostic method by the virtual tester, the test pattern formed by the pattern generator must be stored in the storage device. However, the recent test patterns for the large-capacity memory also affect a large number of steps. At the same time there was a problem that the test time is long.

그래서 메모리회로가 탑재된 반도체 칩위에 소정의 알고리즘에 따라 메모리회로의 테스트 패턴(어드레스와 데이터)을 생성함과 동시에 기록한 데이터의 읽기를 행하는 마이크로 명령방식의 제어부와, 데이터의 연산부, 및 읽혀진 데이터를 판정하여 판정결과를 출력하는 데이터 판정수단 등으로 이루어지는 내장 프로그램에 따라 소정의 테스트 패턴이 발생가능한 ALPG(Algorithmic Memory Pattern Generator)라 불리는 테스트회로를 탑재한 반도체 메모리에 관한 발명이 본 발명자들에 의해 제안되었다.(국제공개 WO98/47152)Therefore, a micro-command control unit for generating a test pattern (address and data) of the memory circuit and reading the recorded data on the semiconductor chip on which the memory circuit is mounted, according to a predetermined algorithm, the operation unit for the data, and the read data The present invention proposes a semiconductor memory equipped with a test circuit called an ALPG (Algorithmic Memory Pattern Generator) capable of generating a predetermined test pattern in accordance with a built-in program comprising data determination means for determining and outputting a decision result. (International Publication WO98 / 47152)

상기 ALPG는 그것이 탑재된 메모리와 동일 프로세스기술에 의해 구성되기 때문에 외부에 설치된 테스터에 비해 그 회로규모를 큰 폭(수백분의 1)으로 저감할 수 있는 메리트가 있고 충분히 실용화시킬 수 있는 기술이다. 그러나, ALPG를 탑재한 반도체 메모리에서는 그 칩사이즈가 증대되는 것은 회피되고 있다. 그 때문에 ASIC(특수용도용 반도체집적회로)에서는 실용화되어 있는 것도 있지만, 범용 메모리의 분야에서는 조금이라도 칩면적을 줄이려는 요구가 있으므로 현 상태에서는 아직 실용화되고 있지않다.Since the ALPG is constructed by the same process technology as the memory on which it is mounted, there is a merit that can reduce the circuit size to a large width (one hundredths) compared to an externally installed tester and is a technology that can be put to practical use. However, the increase in the chip size of the semiconductor memory equipped with ALPG is avoided. As a result, some applications have been put to practical use in ASICs, but in the field of general-purpose memory, there is a demand to reduce the chip area even a little, and it has not been put to practical use in the present state.

또, 반도체 메모리 검사에서는 웨이퍼 단계에서의 테스터에 의한 검사 외에 잠재적인 결함품을 조기에 발견하기 위한 에이징시험이라 불리는 고온에서의 검사도 이루어지고 있다. 종래, 이 에이징시험은 패키지에 조립된 상태의 수십 ~ 수백 개의 메모리를 에이징 보드라 불리는 프린트기판상에 탑재하여 외부의 테스터로부터 테스트 패턴을 부여하면서 행해지도록 되어 있다. 이렇게 에이징시험이 외부의 테스터를 이용하여 이루어지는 것은 웨이퍼의 상태에서 모든 칩에 테스트 패턴을 하려고 하면 프로브의 수는 수백개 이상이 되어 구조가 너무 복잡해짐과 동시에 접촉압도 수 톤에 달해 실현하기가 너무 곤란하기 때문이다.In addition to the inspection by the tester at the wafer stage, the semiconductor memory inspection is also performed at high temperature called an aging test for early detection of potential defects. Conventionally, this aging test is carried out by mounting tens to hundreds of memories assembled in a package on a printed board called an aging board while applying a test pattern from an external tester. In this way, the aging test is performed using an external tester. When a test pattern is applied to all chips in the state of a wafer, the number of probes is hundreds or more, which makes the structure too complicated and the contact pressure reaches several tons. Because it is difficult.

이 발명의 목적은 외부 테스터를 이용하는 일 없이 반도체 메모리의 진단이 가능한 메모리의 진단기술을 제공하는 데에 있다.An object of the present invention is to provide a memory diagnosis technology capable of diagnosing a semiconductor memory without using an external tester.

이 발명의 다른 목적은 외부 테스터를 이용하는 일 없이 반도체 메모리의 에이징시험이 가능한 메모리의 진단기술을 제공하는 데에 있다.Another object of the present invention is to provide a memory diagnosis technology capable of aging test of a semiconductor memory without using an external tester.

이 발명의 또 다른 목적은 칩사이즈를 증대시키지 않으면서 반도체 메모리의 자기진단이 가능한 메모리의 진단기술을 제공하는 데에 있다.Another object of the present invention is to provide a memory diagnosis technique capable of self-diagnosis of a semiconductor memory without increasing the chip size.

이 발명의 상기 및 그 외의 목적과 신규 특징에 관해서는 본 명세서의 설명 및 첨부도면으로 확실히 알 수 있을 것이다.The above and other objects and novel features of the present invention will be apparent from the description and the accompanying drawings.

본 발명은 반도체 집적회로(IC)의 진단기술, 더 구체적으로는 웨이퍼상태에서 반도체 집적회로의 진단을 할 수 있도록 하는 기술에 관한 것으로 반도체 메모리의 검사에 적용하는 유효한 기술이 제시된다.The present invention relates to a diagnosis technology for a semiconductor integrated circuit (IC), and more particularly, a technology for performing a diagnosis of a semiconductor integrated circuit in a wafer state, and an effective technique applied to inspection of a semiconductor memory is proposed.

도 1은 반도체 메모리의 테스트를 행하는 ALPG의 개략구성을 도시하는 블럭도이다.1 is a block diagram showing a schematic configuration of an ALPG for testing a semiconductor memory.

도 2는 ALPG를 구성하는 시퀀스제어부의 구성예를 도시하는 블럭도이다.2 is a block diagram showing an example of the configuration of a sequence control unit constituting an ALPG.

도 3은 ALPG를 구성하는 어드레스연산부의 구성예를 도시하는 블럭도이다.3 is a block diagram showing an example of the configuration of an address operation unit constituting an ALPG.

도 4는 ALPG를 구성하는 테스트데이터 생성연산부의 구성예를 도시하는 블럭도이다.4 is a block diagram showing an example of the configuration of a test data generation and calculating unit that constitutes an ALPG.

도 5는 웨이퍼상의 복수 개의 메모리회로를 사용하여 웨이퍼상에 ALPG를 구성하는 경우의 개념도를 도시하는 블럭도이다.FIG. 5 is a block diagram showing a conceptual diagram when an ALPG is configured on a wafer using a plurality of memory circuits on the wafer.

도 6은 메모리회로와 그것에 의해 ALPG를 구성가능하게 하는 보조회로의 일례를 도시하는 블럭도이다.FIG. 6 is a block diagram showing an example of a memory circuit and an auxiliary circuit which makes it possible to configure an ALPG.

도 7은 메모리회로와 보조회로에 의해 구성되는 논리게이트회로의 일례 및 그 HDL기술을 도시하는 설명도이다.7 is an explanatory diagram showing an example of a logic gate circuit constituted by a memory circuit and an auxiliary circuit and its HDL technology.

도 8은 본 발명을 적용하는 경우에 최적인 어드레스 디코더의 구성예를 도시하는 회로도이다.8 is a circuit diagram showing an example of the configuration of an address decoder that is optimal in the case of applying the present invention.

도 9는 ALPG를 구성가능하게 하는 보조회로로서의 스위치 매트릭스의 일례를 도시하는 회로구성도이다.FIG. 9 is a circuit arrangement drawing showing an example of a switch matrix as an auxiliary circuit that makes an ALPG configurable.

도 10은 ALPG를 구성가능하게 하는 보조회로로서의 데이터 스토리지의 일례를 도시하는 회로구성도이다.FIG. 10 is a circuit arrangement drawing showing an example of data storage as an auxiliary circuit that makes ALPG configurable.

도 11은 메모리회로와 보조회로에 의해 구성되는 논리게이트 회로의 다른 예(플립플롭) 및 그 HDL기술을 도시하는 설명도이다.Fig. 11 is an explanatory diagram showing another example (flip-flop) of a logic gate circuit constituted by a memory circuit and an auxiliary circuit and its HDL technology.

도 12는 메모리회로와 그것에 의해 ALPG를 구성가능하게 하는 보조회로의 다른 예를 도시하는 블럭도이다.FIG. 12 is a block diagram showing another example of a memory circuit and an auxiliary circuit which makes it possible to configure an ALPG.

도 13은 ALPG를 구성가능하게 하는 보조회로로서의 가변어드레스변화회로의 일례를 도시하는 회로구성도이다.FIG. 13 is a circuit arrangement drawing showing an example of a variable address change circuit as an auxiliary circuit that makes ALPG configurable.

도 14는 ALPG를 구성가능하게 하는 보조회로로서의 데이터비교기의 일례를 도시하는 회로구성도이다.FIG. 14 is a circuit arrangement drawing showing an example of a data comparator as an auxiliary circuit for enabling ALPG.

도 15는 가변 어드레스변환회로에 있어서 어드레스의 변경방법을 도시하는 플로차트이다.15 is a flowchart showing a method of changing an address in the variable address conversion circuit.

도 16은 본 발명을 적용한 웨이퍼의 일부를 도시하는 평면구성도이다.Fig. 16 is a plan view showing a part of the wafer to which the present invention is applied.

도 17은 본 발명의 다른 실시예를 도시하는 개략구성도이다.17 is a schematic configuration diagram showing another embodiment of the present invention.

도 18은 본 발명을 적용한 웨이퍼에 있어서 테스트용의 배선구조의 일례를 도시하는 단면도이다.18 is a cross-sectional view showing an example of a wiring structure for a test in a wafer to which the present invention is applied.

도 19는 본 발명을 적용한 웨이퍼에 있어서 테스트용 배선의 1층째 패턴예를 도시하는 평면레이아웃도이다.Fig. 19 is a plan layout view showing an example of the first layer pattern of the test wiring in the wafer to which the present invention is applied.

도 20은 본 발명을 적용한 웨이퍼에 있어서 테스트용 배선의 2층째 패턴예를 도시하는 평면레이아웃도이다.Fig. 20 is a plan layout view showing an example of the second layer pattern of the test wiring in the wafer to which the present invention is applied.

도 21은 본 발명을 적용한 웨이퍼에 있어서 테스트용 배선의 3층째 패턴예를도시하는 평면레이아웃도이다.Fig. 21 is a plan layout view showing an example of the third layer pattern of the test wiring in the wafer to which the present invention is applied.

도 22는 본 발명을 적용한 웨이퍼에 있어서 테스트용 배선의 1층째 ~ 3층째 패턴예를 도시하는 평면레이아웃도이다.Fig. 22 is a plan layout view showing a pattern example of the first to third layers of the test wiring in the wafer to which the present invention is applied.

도 23은 종래의 반도체메모리의 검사순서를 도시하는 플로 차트이다.Fig. 23 is a flowchart showing the inspection procedure of the conventional semiconductor memory.

도 24는 본 발명의 반도체메모리의 검사순서를 도시하는 플로 차트이다.Fig. 24 is a flowchart showing the inspection procedure of the semiconductor memory of the present invention.

도 25는 불량비트 테스트 순서의 일례를 도시하는 플로 차트이다.25 is a flowchart illustrating an example of a bad bit test sequence.

도 26은 불량비트 테스트 순서의 다른 예를 도시하는 플로 차트이다.Fig. 26 is a flowchart showing another example of the bad bit test sequence.

도 27은 본 발명을 적용한 반도체메모리의 검사순서의 다른 예를 도시하는 플로 차트이다.27 is a flowchart showing another example of the inspection procedure of the semiconductor memory to which the present invention is applied.

도 28은 불량비트 테스트 및 비트구제처리의 순서를 도시하는 플로 차트이다.Fig. 28 is a flowchart showing the procedures of the bad bit test and the bit rescue process.

도 29는 에이징 보드상에 있어서 테스트회로(ALPG)를 구성하는 경우의 예를 도시하는 평면구성도이다.FIG. 29 is a planar view showing an example of the configuration of the test circuit ALPG on the aging board.

도 30은 에이징 보드상에 ALPG를 구성하여 남은 메모리를 검사하도록 한 경우에 있어서 검사순서를 도시하는 플로 차트이다.Fig. 30 is a flowchart showing the inspection procedure in the case where ALPG is configured on the aging board to check the remaining memory.

도 31은 에이징 보드상에 ALPG를 구성한 실시예에 관한 번인(BURN IN)처리에 있어서 메모리검사 순서를 도시하는 플로 차트이다.FIG. 31 is a flowchart showing a memory inspection procedure in burn-in processing according to the embodiment in which ALPG is configured on an aging board.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

11 : 명령 메모리 12 : 프로그램 카운터(PC)11: Command Memory 12: Program Counter (PC)

13 : 씨퀀스제어회로 14 : 어드레스연산회로13 sequence control circuit 14 address operation circuit

15 : 데이터 생성회로15: data generation circuit

본 출원에 있어서 개시되는 발명 중 대표적인 것의 개요를 설명하면 아래와같다.An outline of typical ones of the inventions disclosed in the present application is as follows.

즉, 이 발명은 메모리회로는 어느 신호(어드레스)를 입력하면 미리 기억된 소정의 논리신호(데이터)를 출력하므로 메모리회로를 이용하여 임의의 논리회로(조합회로와 순서회로를 포함)를 구성할 수 있는 것, 또 ALPG는 이것을 분해하면 조합회로와 순서회로 등의 논리회로로 구성되어 있는 것에 착안하여 복수의 메모리회로(칩)가 동시에 형성되는 1장의 웨이퍼상의 각 메모리회로간 스크라이브영역에 각 메모리간을 접속가능한 배선과 임의의 배선간을 접속가능하게 하는 가변스위치회로를 설치해 두고 웨이퍼상의 일부 메모리회로를 사용하여 ALPG를 구성하고 이 ALPG에 의해 나머지 메모리 검사를 행하는 웨이퍼 레벨의 테스트회로를 실현하도록 한 것이다. 또, 메모리회로를 이용하여 순서회로를 구성하는 경우, 데이터출력단자에서 어드레스입력단자로의 귀환경로가 필요하지만, 이것도 스크라이브영역에 설치된 배선과 가변스위치회로에 의해 실현할 수 있다.That is, according to the present invention, when a signal (address) is input to a memory circuit, a predetermined logic signal (data) stored in advance is output. The ALPG is composed of logic circuits such as a combination circuit and a sequential circuit when it is disassembled, and each memory is stored in a scribe area between memory circuits on one wafer on which a plurality of memory circuits (chips) are simultaneously formed. In order to realize a wafer-level test circuit in which an ALPG is formed by using some memory circuits on the wafer, and a memory switch on the wafer is provided, and a variable switch circuit is provided which allows connection between any wiring and an arbitrary wiring. It is. In addition, when a sequential circuit is formed using a memory circuit, a return environment from the data output terminal to the address input terminal is required, but this can also be realized by the wiring and the variable switch circuit provided in the scribe area.

상기한 수단에 의하면 웨이퍼상의 임의의 메모리회로를 사용하여 ALPG를 구성하고 나머지 메모리회로를 검사할 수 있으므로, 검사 종료된 메모리회로를 사용하고 거기에 재차 ALPG를 구성하고 남은 메모리회로를 검사하므로써 웨이퍼상의 모든 메모리회로의 검사를 외부테스터를 이용하지않고 웨이퍼상에서 할 수 있다. 또, 웨이퍼상에 테스트회로를 구성하므로 외부테스터를 이용하지 않고 메모리회로를 검사할 수 있으므로 웨이퍼 그대로 에이징시험을 할 수 있으며 각 메모리칩에는 테스트회로가 불필요하므로 오버헤드가 없는, 즉 칩사이즈가 작은 메모리를 실현할 수 있다. 게다가 메모리와 동일한 웨이퍼상에 형성된 테스트보조회로는 메모리와 동일한 제조기술 즉 동일세대의 회로로 형성되므로 테스트대상이 되는 메모리와 동일 동작속도를 쉽게 실현할 수 있으며 외부 테스터를 사용하는 경우와 같이 신호지연이 큰 케이블을 필요로 하지 않으므로 단시간에 메모리의 진단을 할 수 있다.According to the above means, the ALPG can be configured using any memory circuit on the wafer and the remaining memory circuits can be inspected. Therefore, by using the memory circuit that has been inspected and configuring the ALPG therein again and inspecting the remaining memory circuits, All memory circuits can be inspected on the wafer without using an external tester. In addition, since the test circuit is configured on the wafer, the memory circuit can be inspected without using an external tester, so the aging test can be performed as it is, and no test circuit is required for each memory chip. Memory can be realized. In addition, since the test auxiliary circuit formed on the same wafer as the memory is formed of the same manufacturing technology as that of the memory, that is, the same generation circuit, it is possible to easily realize the same operation speed as the memory to be tested. It does not require a large cable, so the memory can be diagnosed in a short time.

또한, 1장의 웨이퍼상의 복수 메모리회로에 의해 ALPG를 구성하는 경우, ALPG를 HDL(하드웨어 디스크리뷰전 랭귀지)언어로 기술하여 이것을 컴퓨터로 해독하고 ALPG를 구성하는 데에 필요한 가변스위치회로의 접속정보를 생성하여 그 접속정보에 따라 가변스위치회로의 제어신호를 발생시키는 프로그램을 작성하고 이것을 이용하므로써 효율적으로 웨이퍼상에 ALPG를 구성할 수 있다.In addition, when ALPG is formed by a plurality of memory circuits on one wafer, ALPG is described in HDL (language before hardware disk review) language, which is decoded by a computer and the connection information of the variable switch circuit required to configure ALPG is described. ALPG can be efficiently constructed on a wafer by creating a program that generates and generates a control signal of the variable switch circuit in accordance with the connection information.

또, 메모리회로 주변에 불량비트와 치환가능한 예비메모리행 혹은 예비메모리열을 갖는 용장회로를 구비한 메모리에 있어서는 상기 데이터판정수단으로부터의 판정결과에 기초하여 가장 최적의 예비메모리행 또는 예비메모리열을 선택하여 불량비트와 치환하는 알고리즘을 가지고, 그 알고리즘에 따라 불량비트의 치환을 위한 어드레스변환을 행하는 자기구제회로를 설치하는 것도 가능하다.Also, in a memory having a redundant memory row or spare memory row having a spare memory row that can be replaced with a bad bit, the most optimal spare memory row or spare memory row is selected based on the determination result from the data determination means. It is also possible to provide a self-construction circuit having an algorithm for selecting and replacing a bad bit and performing address translation for replacement of the bad bit according to the algorithm.

또한, 상기 메모리회로를 이용한 논리회로에는 각 메모리회로마다 자기자신의 논리검사를 하는 자기검사기능을 가지게 할 수 있다. 이 자기검사기능을 갖는 논리회로는 메모리회로와 상기 메모리회로에 기록된 데이터와 메모리회로에서 읽혀진 데이터를 비교하는 비교회로와, 상기 메모리회로에 공급되는 어드레스신호를 상기 비교회로에 있어서 비교결과에 기초하여 변환하는 가변어드레스 변환회로를 포함하고 기대하는 논리기능을 갖는 논리회로의 입력신호를 상기 메모리회로로의 어드레스신호로 하고 이 메모리 회로의 읽기 데이터가 상기 논리회로의 상기 입력신호에 대해 기대되는 출력신호가 되도록 상기 메모리회로에 데이터를 기록하도록 하므로써 실행할 수 있다.In addition, the logic circuit using the memory circuit can have a self-test function for performing a logic test of itself for each memory circuit. The logic circuit having the self-check function includes a comparison circuit for comparing a memory circuit with data written to the memory circuit and data read from the memory circuit, and an address signal supplied to the memory circuit based on a comparison result in the comparison circuit. An input signal of a logic circuit including a variable address converting circuit for converting and having an expected logic function as an address signal to the memory circuit, and an output of which the read data of the memory circuit is expected for the input signal of the logic circuit. This can be done by writing data into the memory circuit so as to be a signal.

이하, 본 발명의 최적의 실시예를 도면에 기초하여 설명한다.Best Modes for Carrying Out the Invention An embodiment of the present invention will be described below with reference to the drawings.

도 1에는 메모리회로를 검사하기 위한 테스트패턴을 발생시키는 ALPG의 개략구성이 도시되어 있다. ALPG는 소정의 테스트패턴 생성알고리즘에 따라 기술된 복수의 마이크로명령군으로 이루어지는 마이크로 프로그램이 격납된 명령메모리(11)와, 상기 명령메모리(11)에서 판독해야 할 마이크로명령을 지정하는 프로그램카운터와(12), 명령메모리(11)에서 읽은 마이크로명령 내의 명령코드를 해독하여 메모리회로에 대한 제어신호와 프로그램 카운터(12) 등 ALPG를 구성하는 기능블럭에 대한 제어신호를 형성하는 시퀀스제어회로(13)와, 명령메모리(11)에서 읽혀진 마이크로명령에 따라 테스트어드레스를 생성하는 어드레스연산회로(14)와, 읽혀진 마이크로명령에 따라 테스트데이터 및 기대치데이터를 생성하는 테스트데이터 생성회로(15) 등으로 구성되어 있다.1 shows a schematic configuration of an ALPG for generating a test pattern for inspecting a memory circuit. The ALPG includes an instruction memory 11 containing a microprogram comprising a plurality of microcommand groups described in accordance with a predetermined test pattern generation algorithm, and a program counter for specifying microinstructions to be read from the instruction memory 11; 12) a sequence control circuit 13 for decoding a command code in a micro instruction read from the instruction memory 11 to form a control signal for a memory circuit and a control signal for a function block constituting an ALPG such as a program counter 12; And an address operation circuit 14 for generating a test address according to the micro instruction read from the instruction memory 11, a test data generation circuit 15 for generating test data and expected value data according to the read micro instruction, and the like. have.

또한, 검사대상인 메모리회로가 정상인지 아닌지 판정하는 데에는 메모리회로에서 읽혀진 데이터와 기록된 데이터를 비교하여 일치하는 지를 판정하는 수단이 필요하므로 그러한 비교판정회로도 ALPG에 설치하는 것은 충분히 가능하지만, 외부의 컴퓨터에서 이루어져도 무관하다. 그래서 본 실시예에서는 이해를 돕기 위해 그러한 비교판정기능은 외부 컴퓨터에 맡기고, APLG는 비교판정 기능을 갖고 있지않는 것으로 설명한다.In addition, since it is possible to determine whether or not the memory circuit to be inspected is normal by comparing the data read from the memory circuit with the recorded data, and to determine whether or not the comparison circuit is installed in the ALPG, it is possible to install an external computer. It does not matter in Therefore, in the present embodiment, such a comparison determination function is left to an external computer for the sake of understanding, and APLG is described as having no comparison determination function.

상기 명령 메모리(11)에 격납된 마이크로명령은 도 1에 도시되어 있는 바와같이 점프명령에서 사용하는 명령의 도착번지를 나타내는 PC어드레스가 격납되는 어드레스 필드(MFa)와, 시퀀스 제어코드가 격납되는 오퍼코드필드(MFb)와, 명령의 반복수 등이 격납되는 오퍼랜드필드(MFc)와, 어드레스와 데이터의 출력 및 리드/라이트를 지시하는 제어코드가 격납되는 제어필드(MFd)와 어드레스연산명령코드가 격납되는 어드레스 연산코드필드(MFe)와, 데이터생성명령코드가 격납되는 데이터 생성 코드 필드(MFf)등으로 이루어진다.The microinstruction stored in the instruction memory 11 includes an address field MFa in which a PC address indicating an arrival address of an instruction used in a jump instruction is stored, and a sequence control code, as shown in FIG. The operand field MFc, which stores the code field MFb, the repetition number of instructions, and the like, the control field MFd and the address operation command code, which store address and data output and read / write instructions, are stored. And an address operation code field MFe to be stored, and a data generation code field MFf to store a data generation instruction code.

도 2에는 시퀀스제어회로(13)의 구성예가 도시되어 있다. 이 실시예의 시퀀스 제어회로(13)는 오퍼코드필드(MFb)의 제어코드를 해독하여 제어신호를 형성하는 디코더 등으로 이루어지는 명령해독제어부(30)와, 프로그램카운터(12)의 수치를 「+1」하기 위한 인클리멘터(31)와, 상기 인클리멘터(31) 또는 어드레스필드(MFa)내 도착지중 어느 한 쪽을 선택하여 프로그램카운터((12)로 공급하는 멀티플렉서(32)와, 오퍼랜드필드(MFc)내의 반복수를 유지하는 인딕스레지스터(33)와, 상기 인딕스레지스터(33)의 수치를 「-1」하기 위한 디클리멘터(34)와, 「-1」된 수치를 유지하는 워킹레지스터(35)와, 후술할 jxd명령(표 1 참조)에서 이용하는 데이터반전 유무를 나타내는 플러그(36)와, jindex명령에서 이용하는 오퍼랜드의 프로그램카운터(12)로의 전송 유무를 나타내는 플러그(37)와, 레지스터(33, 35)의 수치를 선택적으로 상기 디클리멘터(34)에 공급하는 멀티플렉서(38)와, 디클리멘터(34)의 수치를 워킹레지스터(35)의 어느 한 쪽 플레인에 분배하는 디멀티플렉서(39) 등으로 구성된다.2 shows an example of the configuration of the sequence control circuit 13. The sequence control circuit 13 of this embodiment uses the instruction readout control unit 30, which is made up of a decoder which decodes the control code of the offer code field MFb to form a control signal, and the numerical value of the program counter 12 is &quot; + 1 &quot; The multiplexer 32 which selects one of the incrementer 31, the destination 31 in the incremental address 31 or the address field MFa, and supplies it to the program counter 12; An indices register 33 for holding the number of repetitions in (MFc), a decilitator 34 for "-1" to the numerical values of the indices register 33, and a value for "-1" A working register 35, a plug 36 indicating whether data inversion is used in the jxd instruction (see Table 1) to be described later, and a plug 37 indicating whether or not the operand used in the jindex instruction is transmitted to the program counter 12; The number of registers 33 and 35 It is composed of emitter 34, a multiplexer 38, and a momentary de Clichy 34, the demultiplexer 39 for distribution to the value of either plane of the working register (35) for supplying the like.

표 1에는 상기 마이크로명령 내의 오퍼코드필드(MFb)에 격납되어 상기 씨퀀스제어에 이용되는 오퍼코드의 종류와 그 내용이 도시되어 있다.Table 1 shows the types and contents of the offer codes stored in the offer code field MFb in the microinstruction and used for the sequence control.

표 1에 있어서, 「nop」으로 표시되는 명령은 프로그램카운터(12)의 수치를 인클리멘터(31)에서 「+1」하여 프로그램카운터(12)로 돌리는 것을 지시하는 노오퍼레이션명령 즉 프로그램카운터의 갱신이외에 어떠한 조작도 행하지 않고 다음 명령으로 옮길 것을 지령하는 명령이다.In Table 1, an instruction indicated by "nop" indicates a no operation instruction, that is, a program counter 12, which instructs the numerical value of the program counter 12 to be "+1" by the incrementer 31 to be returned to the program counter 12. This command instructs the user to move to the next command without performing any operation other than updating.

또, 「jindex 1」~ 「jindex 4」는 점프에 의한 명령 루프를 돌리기 위해 준비된 명령이다. 메모리의 패턴테스트에 있어서는 점프명령을 이용하여 같은 명령을 수차례 반복하여 실행하므로써 명령수를 줄일 수 있는 경우(예를 들면, 어드레스를 최종번지까지 인클리먼트하므로써, 전 메모리셀에 「1」을 기록하여 판독하도록 한 경우) 가 있다. 이 루프(점프)의 횟수를 설정할 수 있도록 하기 위해 본 실시예에서는 인딕스레지스터(33)를 설치하고 또한 복수종류의 판정방식을 실행할 수 있도록 하기 위해 점프명령과 인딕스레지스터(33) 및 워킹레지스터(35)를 각각 4개씩 설치하고 있다.In addition, "jindex 1"-"jindex 4" are instructions prepared for running an instruction loop by jumping. In the memory pattern test, if the number of instructions can be reduced by repeatedly executing the same instruction several times using a jump instruction (for example, "1" is assigned to all memory cells by enclosing the address to the last address). Recording and reading). In this embodiment, in order to be able to set the number of loops (jumps), the jump instruction, the indices register 33, and the working register are provided in order to install the indices register 33 and to execute a plurality of types of determination methods. Four (35) are each installed.

각 점프명령은 같은 제어내용이므로 이하 「jindes 1」에 의한 제어동작을 설명하고 나머지는 생략한다.Since each jump instruction has the same control content, the control operation according to "jindes 1" is described below, and the rest is omitted.

오퍼코드필드(MFb)에서 jindex 1명령이 판독되면, 그것이 최초의 jindex 1인지 판정하고 그 판정결과가 플러그(37)에 반영된다. 구체적으로는 최초의 jindex 1일 때는 플러그 jf1=0가 되고 2회째 이후는 jf1=1이 된다.When the jindex 1 instruction is read from the offer code field MFb, it is determined whether it is the first jindex 1 and the result of the determination is reflected in the plug 37. Specifically, the plug jf1 = 0 at the first jindex 1 and jf1 = 1 at the second and subsequent times.

플러그 jf1=0일 때는 jindex 1명령이 판독되면, 그 마이크로명령의 어드레스필드(MFa)내의 PC어드레스를 프로그램카운터(12)에 설정하도록 멀티플렉서(32)가 제어되고 그것에 의해 마이크로명령은 그 번지로 점프됨과 동시에 플러그 jf1은 「1」로 세트된다. 이것과 동시에 오퍼랜드필드(MFc)내의 루프횟수가 인딕스레지스터(33)의 idx에서 읽혀진다.When the jindex 1 instruction is read when the plug jf1 = 0, the multiplexer 32 is controlled to set the PC address in the address field MFa of the micro instruction to the program counter 12, whereby the micro instruction jumps to the address. At the same time, plug jf1 is set to "1". At the same time, the number of loops in the operand field MFc is read from idx of the indices register 33.

플러그 jf1=1일 때에 jindex 1명령이 판독되면, 그 마이크로명령의 어드레스필드(MFa)내의 PC어드레스를 프로그램카운터(12)로 설정함과 동시에 인딕스레지스터(33)의 idx 1내 루프횟수가 멀티플렉서(38)를 통해 디클리멘터(34)로 공급되어 「-1」이 되어 디멀티플렉서(39)를 통해 워킹레지스터(35)의 idxw 1에 격납된다. 그리고, 워킹레지스터(35)의 idxw 1이 「0」이 되면, 마이크로명력의 어드레스필드(MFa)내의 PC어드레스를 프로그램카운터(12)에 설정하지 않고 대신에 프로그램카운터(12)의 어드레스를 인클리멘터(31)에서 「+1」로 하여 프로그램카운터(12)로 되돌리도록 멀티플렉서(32)가 제어된다.When the jindex 1 instruction is read when the plug jf1 = 1, the PC address in the address field MFa of the micro instruction is set to the program counter 12 and the number of loops in the idx 1 of the indices register 33 is multiplexer. It is supplied to the decrementer 34 via 38, becomes "-1", and is stored in idxw 1 of the working register 35 through the demultiplexer 39. When idxw 1 of the working register 35 becomes "0", the address of the program counter 12 is entered instead of setting the PC address in the micro-address address field MFa to the program counter 12 instead. The multiplexer 32 is controlled to return the program counter 12 to "+1" in the mentor 31.

따라서, 마이크로명령의 오퍼코드필드(MFb)에 jindex명령이 격납되고 그 어드레스필드(MFa)내에 해당 마이크로명령의 PC어드레스가 격납되어 있으면, 오퍼랜드필드(MFc)내의 횟수만큼 동일한 jindex명령을 실행하여 루프를 반복하고 최후에 프로그램카운터(12)가 인클리먼트되면 다음 마이크로명령으로 진행하여 루트로부터 벗어나는 제어가 이루어진다.Therefore, if the jindex instruction is stored in the offer code field MFb of the micro instruction and the PC address of the micro instruction is stored in the address field MFa, the same jindex instruction is executed as many times as the number of times in the operand field MFc. If the program counter 12 is finally included in the control, the control proceeds to the next micro instruction and the control is released from the root.

또, 표 1내의 「jxd」는 플러그(37)내의 dflg를 보고 그 플러그가 「0」일 때는 오퍼랜드를 프로그램카운터로 전송하여 오퍼랜드가 도시하는 도착번지의 명령으로 점프하고, 또한 dflg플러그를 「1」로 세트함과 동시에 dflg플러그를 보고 그 플러그가 「1」일 때는 프로그램카운터의 수치를 인클리먼트하여 프로그램카운터로 되돌리고 dflg플러그를 「0」으로 리셋하도록 지령하는 명령이다.In addition, "jxd" in Table 1 sees dflg in the plug 37. When the plug is "0", the operand is transmitted to the program counter, the instruction jumps to the instruction of the arrival address shown by the operand, and the dflg plug is "1". And the dflg plug, and if the plug is "1", the command is to increment the program counter to return to the program counter and reset the dflg plug to "0".

또한, 「jmp」는 오퍼랜드를 프로그램카운터로 전송하여 오퍼랜드가 가리키는 도착번지의 명령으로 점프하는 것을 지령하는 명령이다. 「stop」은 시퀀스제어를 종료시키는 정지명령이다.In addition, "jmp" is an instruction for sending an operand to the program counter and jumping to the instruction of the arrival address indicated by the operand. "Stop" is a stop command to end the sequence control.

도 3에는 상기 어드레스연산회로(14)의 구성예가 도시되어 있다. 이 실시예의 어드레스연산회로(14)는 크게 X어드레스의 생성을 행하는 X어드레스연산부(41)와, Y어드레스의 생성을 행하는 Y어드레스연산부(42)로 구성되어 있다. X어드레스연산부(41)와 Y어드레스연산부(42)는 거의 동일한 구성이므로, 이하, X어드레스연산부(41)의 구성을 설명하고 Y어드레스연산부(42)의 구성설명을 생략한다. 또, 필요에 따라서는 Z어드레스연산부를 설치하므로써 부분적인 패턴 생성(부분패턴)이이루어지도록 할 수 있다.3 shows an example of the configuration of the address operation circuit 14. The address operation circuit 14 of this embodiment is composed of an X address calculating section 41 which largely generates X addresses, and a Y address calculating section 42 which generates Y addresses. Since the X address calculating section 41 and the Y address calculating section 42 have almost the same configuration, the configuration of the X address calculating section 41 is described below, and the description of the configuration of the Y address calculating section 42 is omitted. In addition, if necessary, the Z address calculation unit is provided so that partial pattern generation (partial pattern) can be performed.

X어드레스연산부(41)는 X어드레스의 초기치를 격납하는 초기치레지스터(Xhold)와, 「0」을 유지하는 제로설정수단(43)과, X어드레스의 초기치 또는 「0」중 어느 한 쪽을 선택하는 멀티플렉서(MUX 1)와, 선택된 초기치 또는 「0」을 유지하는 베이스레지스터(Xbase)와, 레지스터(Xbase)의 수치를 가산하는 제 1 연산기(ALU 1)와, 연산기(ALU 1)의 연산결과 또는 「0」또는 귀환치 중 어느 한 쪽을 선택하는 제 2 멀티플렉서(MUX 2)와, 선택된 수치를 유지하는 커런트레지스터(Xcurrent)와, 레지스터(Xcurrent)의 수치를 가산 혹은 감산하는 제 2 연산기(ALU 2)와, 이 제 2 연산기(ALU 2) 또는 상기 제 1 연산기(ALU 1)의 출력중 어느 한 쪽을 선택하는 제 3 멀티플렉서(MUX 3)와, 선택된 출력을 반전가능한 인버터(INV) 등으로 구성되어 있다. 이 인버터(INV)는 메모리의 패턴테스트에서는 어드레스신호의 전환노이즈에 의한 오동작을 시험하는 경우가 있고, 그 때에 어드레스신호의 반전신호를 출력할 필요가 있어서 설치된 것으로 이 인버터를 사용하므로써 그러한 시험에 있어서의 어드레스 반전신호를 쉽게 형성할 수 있다.The X address calculating section 41 selects either an initial value register (Xhold) for storing the initial value of the X address, zero setting means (43) for holding "0", and an initial value or "0" of the X address. Calculation result of the multiplexer (MUX 1), the base register (Xbase) holding the selected initial value or "0", the first operator (ALU 1) adding the numerical value of the register (Xbase), and the operator (ALU 1), or A second multiplexer (MUX 2) that selects either "0" or a feedback value, a current register (Xcurrent) for holding the selected value, and a second calculator (ALU) for adding or subtracting a value of the register (Xcurrent). 2) a third multiplexer MUX 3 which selects one of the outputs of the second operator ALU 2 or the first operator ALU 1, the inverted inverter INV, or the like. Consists of. The inverter INV may be tested for malfunction due to the switching noise of the address signal in the memory pattern test, and it is necessary to output an inverted signal of the address signal at that time. Can easily form an address inversion signal.

특히 제어되지 않지만, 이 실시예에서는 상기 X어드레스연산부(41)의 연산기(ALU 1, ALU 2)에서 생성된 X어드레스를 Y어드레스측으로, 또 Y어드레스연산부(42)에서 생성된 Y어드레스를 X어드레스측으로 출력할 수 있도록 각각의 제 3 멀티플렉서(MUX 3)가 구성되어 있다. 이것에 의해 복수의 종류의 메모리 예를 들면 어드레스 멀티플렉스방식의 메모리 및 어드레스 논멀티플렉스방식의 메모리중 어느 하나의 테스트회로로서도 사용할 수 있도록 구성되어 있다. 즉, 명령메모리(11)에격납하는 마이크로명령을 바꾸는 것 만으로 모든 메모리에 대해 거기에 필요한 테스트패턴을 생성하고 검사할 수 있다.Although not particularly controlled, in this embodiment, the X address generated by the calculators ALU 1 and ALU 2 of the X address calculating section 41 is moved to the Y address side, and the Y address generated by the Y address calculating section 42 is assigned to the X address. Each third multiplexer MUX 3 is configured to output to the side. Thereby, it is comprised so that it may be used also as a test circuit in any one of a some kind of memory, for example, an address multiplex type memory, and an address non-multiplex type memory. That is, by simply changing the microinstructions stored in the instruction memory 11, it is possible to generate and test the test patterns necessary for all the memories.

또, 상기 X어드레스연산부(41)와 Y어드레스연산부(42)의 다른 점은 X어드레스연산부(41)의 제 1연산기(ALU 1)가 오버플로했을 때에 Y어드레스연산부(42)의 제 1 연산기(ALU 1)에 대해서는 볼로신호(BR)가 공급되도록 되어 있는 점이다.The difference between the X address calculating section 41 and the Y address calculating section 42 is that when the first operator ALU 1 of the X address calculating section 41 overflows, the first operator of the Y address calculating section 42 ( For ALU 1), the bolo signal BR is supplied.

표 2에는 상기 마이크로명령 내의 연산코드필드(MFe)에 격납되고 상기 Y어드레스연산부(42)의 제 1 연산기(ALU 1)에서의 Y어드레스연산(페이스연산)에 이용되는 연산코드의 종류와 그 내용이 도시되어 있다.Table 2 shows the types and contents of the operation codes stored in the operation code field MFe in the microinstruction and used for the Y address operation (face operation) in the first operator ALU 1 of the Y address operation unit 42. Is shown.

표 2에 있어서 Ybase ←0은 베이스레지스터 Ybase의 수치를 「0」으로 하는 것을 지령하는 명령, Ybase ←Yhold는 초기치 레지스터 Yhold의 내용을 베이스레지스터 Ybase에 넣는 것을 지령하는 명령, Ybase ←Ybase + 1은 베이스레지스터Ybase의 수치를 인클리먼트(+1)하여 레지스터 Ybase로 돌리는 것을 지령하는 명령, Ybase ←Ybase + 1(BR)은 베이스레지스터 Xbase의 수치가 최대치가 아니면 Ybase의 수치를 그대로 하고 Xbase의 수치가 최대치이면 Ybase의 수치를 그대로 하고 Xbase의 수치가 최대치이면 Ybase의 수치를 인클리먼트하여 레지스터 Ybase로 돌리는 것을 지령하는 명령이다.In Table 2, Ybase ← 0 is a command to set the value of the base register Ybase to “0”, Ybase ← Yhold is a command to insert the contents of the initial value register Yhold into the base register Ybase, and Ybase ← Ybase + 1 is used. Ybase ← Ybase + 1 (BR) is a command to incite (+1) the value of the base register Ybase and return it to the register Ybase. Is the maximum value, the value of Ybase is left as it is. If the value of Xbase is the maximum value, this command commands to increment the value of Ybase and return it to the register Ybase.

도 3에는 상기 X어드레스연산부(41)의 제 1연산기(ALU 1)에서의 어드레스연산에 이용된 연산코드의 종류와 그 내용이 도시되어 있다. 표 4에는 상기 Y어드레스연산부(42)의 제 2 연산기(ALU 2)에서의 Y어드레스연산(커런트연산)에 이용된 연산코드의 종류와 그 내용이 도시되어 있다. 표 5에는 상기 X어드레스연산부(41)의 제 2 연산기(ALU 2)에서의 어드레스연산에 이용되는 연산코드의 종류와 그 내용이 도시되어 있다.3 shows the types and contents of the operation codes used for the address operation in the first operator ALU 1 of the X address operator 41. FIG. Table 4 shows the types and contents of the operation codes used for the Y address operation (current operation) in the second operator ALU 2 of the Y address calculation unit 42. Table 5 shows the types and contents of the operation codes used for the address operation in the second operator ALU 2 of the X address calculation unit 41.

도 4에는 상기 테스트데이터 생성회로(15)의 구성예가 도시되어 있다. 이 실시예의 테스트데이터 생성회로(15)는 라이트데이터의 초기치를 격납하는 초기치 레지스터(Thold)와, 상기수치(또는 연산기(ALU)의 결과)를 출력해야 할 테스트데이터의 기준데이터로 유지하는 베이스데이터 레지스터(Tp)와, 비트시프트기능을 갖는 연산기(ALU)와, 상기 연산기(ALU)의 출력을 반전가능한 인버터(INVERT)로 구성되어 있다.4 shows an example of the configuration of the test data generation circuit 15. As shown in FIG. The test data generating circuit 15 of this embodiment includes an initial value register Thold for storing the initial value of the write data, and base data for holding the numerical value (or the result of the operator ALU) as reference data of the test data to be output. A register Tp, an operator ALU having a bit shift function, and an inverter INVERT capable of inverting the output of the operator ALU.

도 6에는 상기 마이크로명령내의 데이터 생성코드필드(MFf)에 격납되고 상기 테스트데이터생성회로(15)에서의 동작제어에 이용되는 제어코드의 종류와 그 내용이 도시되어 있다. 표 6에 있어서 표 3 ~ 표 5의 명령과 동일규칙으로 도시되어 있는 명령은 거의 동일한 명령이다. Tp ←Tp * 2 는 레지스터(Tp)와 연산기(ALU)를 제어하여 레지스터(Tp)내의 18비트 데이터를 연산기(ALU)에서 처리하고 비트열을 MSB측 혹은 LSB측으로 1비트 시프트시켜 레지스터(Tp)로 되돌리는 명령이다. 이 명령에 의해 메모리부가 1워드 혹은 1바이트와 같은 단위로 데이터의 리드 ·라이트가 이루어지는 타입의 메모리라도 메모리셀에 대해 1비트씩 데이터「1」를 기록하기 위한 테스트데이터를 비교적 쉽게 생성할 수 있다.FIG. 6 shows the types and contents of control codes stored in the data generation code field MFf in the microinstruction and used for operation control in the test data generation circuit 15. FIG. In Table 6, the commands shown in the same rules as the commands in Tables 3 to 5 are almost the same. Tp ← Tp * 2 controls the register (Tp) and the operator (ALU) to process 18-bit data in the register (Tp) by the operator (ALU), and shifts the bit string one bit to the MSB side or LSB side to register (Tp). Command to revert to. By this instruction, even in a memory of a type in which the memory unit reads and writes data in units of one word or one byte, it is possible to relatively easily generate test data for writing data &quot; 1 &quot; .

도 5에서는, 상기 ALPG가 웨이퍼상의 복수의 메모리회로를 사용하여 웨이퍼상에 구성하는 경우의 개념도가 도시되어 있다. 도 5에 있어서 MEM은 각각이 공지의 범용 SRAM(스타틱스 랜덤 액세스 메모리) 혹은 DRAM(다이나믹 랜덤 액세스 메모리) 등의 판독 및 쓰기가능한 메모리회로이고 각 메모리회로 MEM간의 간극이 각 메모리회로를 칩으로 분할할 때의 절단부분이 되는 스크라이브영역이다.In Fig. 5, a conceptual diagram in the case where the ALPG is configured on a wafer using a plurality of memory circuits on the wafer is shown. In FIG. 5, the MEMs are memory circuits that can be read and written, for example, known general-purpose SRAM (Statics Random Access Memory) or DRAM (Dynamic Random Access Memory), and the gap between the memory circuits MEM divides each memory circuit into chips. This is a scribe area that becomes a cut part when cutting.

이 실시예에 있어서는 이 스크라이브영역에 각 메모리회로(MEM)간을 접속가능하게 하기 위한 배선 및 임의의 배선간을 접속가능한 가변스위치회로와 ALPG를 구성하기 위한 보조회로가 미리 설치된다. 그리고 웨이퍼완성 후에 웨이퍼상의 임의의 메모리회로(MEM)에 ALPG를 구성하는 상기 프로그램카운터(12)와 인클리멘터(31), 멀티플렉서(32), 인딕스레지스터(33), 어드레스연산회로(41, 42) 등의 논리기능회로가 구성되고 각 기능회로간 즉 각 메모리회로간이 상기 스크라이브영역에 설치된 배선 및 가변스위치회로에 의해 접속되며, 또한 이것에 보조회로가 접속되어 ALPG가 구성된다.In this embodiment, a wiring for enabling connection between each memory circuit MEM, a variable switch circuit for connecting arbitrary wirings, and an auxiliary circuit for configuring ALPG are provided in advance in this scribe area. After the wafer is completed, the program counter 12, the incrementer 31, the multiplexer 32, the indices register 33, and the address operation circuit 41, which constitute the ALPG, are arranged in an arbitrary memory circuit MEM on the wafer. 42) logic functional circuits, such as the above, are connected between each functional circuit, i.e., each memory circuit, by a wiring and a variable switch circuit provided in the scribe area, and an auxiliary circuit is connected to the ALPG.

그 후, 이렇게 구성된 ALPG에 의해 ALPG를 구성하고 있지않은 나머지 메모리회로에 대해 ALPG로 생성된 테스트패턴이 공급되어 기록되고, 판독되어 메모리회로의 검사가 이루어진다. 또 도 5에 있어서 파선은 초기설정을 위한 데이터의 흐름을 나타내고 실선은 ALPG로 동작할 때의 데이터의 흐름을 나타낸다. 각 메모리회로(MEM)로의 초기데이터 설정 등은 통상의 메모리와 동일하게 하여 어드레스를 입력하고 그것에 의해 선택된 메모리셀에 데이터를 기록하므로써 이루어진다. ALPG로 동작할 때 각 메모리회로(MEM) 각각에 있어서 입력신호는 어드레스단자에 부여되고 출력신호는 데이터단자로부터 나온다.Thereafter, the test pattern generated by ALPG is supplied to the remaining memory circuits not constituting the ALPG by the ALPG thus configured, and is read and read, and the memory circuit is inspected. 5, the broken line shows the data flow for initial setting, and the solid line shows the data flow when it operates with ALPG. Initial data setting and the like to each memory circuit MEM are made by inputting an address in the same manner as a normal memory and writing data in the memory cell selected thereby. When operating in ALPG, in each of the memory circuits MEM, an input signal is applied to an address terminal and an output signal comes from a data terminal.

다음으로 범용의 메모리회로(MEM)를 이용하여 ALPG를 구성하는 프로그램카운터(12) 등의 논리기능회로를 구성하기 위한 구체적인 방법과 거기에 필요한 접속수단과 보조회로의 구체예에 관해 설명한다.Next, a specific method for configuring a logic function circuit such as a program counter 12 constituting an ALPG using a general-purpose memory circuit MEM, and specific examples of connection means and auxiliary circuits required therein will be described.

도 6에는 메모리회로(MEM)를 사용하여 웨이퍼상에 ALPG를 구성하는 프로그램카운터(12) 외에 임의의 논리기능회로를 실현가능하게 하는 가변논리기능회로(100)의 일례의 블럭도가 도시되어 있다.FIG. 6 shows a block diagram of an example of a variable logic function circuit 100 that enables any logic function circuit to be realized in addition to the program counter 12 constituting ALPG on a wafer using a memory circuit MEM. .

도 6에 있어서 110은 공지의 범용 DRAM(다이나믹 랜덤 액세스 메모리) 혹은 SRAM(스타틱 랜덤 액세스 메모리)과 거의 동일한 구성을 갖는 판독 및 기록가능한 메모리회로이고 도 5에 도시되어 있는 웨이퍼상의 메모리회로에 상당한다. 이 메모리회로(110)에 데이터 스토리지회로(160)와 스위치 매트릭스회로(170)가 조합하여 가변논리기능회로(100)가 구성된다. 이 실시예에서는 상기 데이터 스토리지회로(160)와 스위치 매트릭스회로(170)는 웨이퍼의 스크라이브영역에 형성되는 상기 보조회로이다. 단, 이 중 데이터 스토리지회로(160)는 메모리의 1종류이므로 도 5의 웨이퍼상의 메모리회로(MEM)를 이용하여 구성하는 것도 가능하다.In FIG. 6, reference numeral 110 denotes a read and write memory circuit having a configuration substantially the same as a known general-purpose DRAM (dynamic random access memory) or SRAM (static random access memory), and corresponds to the memory circuit on the wafer shown in FIG. do. The data storage circuit 160 and the switch matrix circuit 170 are combined with the memory circuit 110 to form the variable logic function circuit 100. In this embodiment, the data storage circuit 160 and the switch matrix circuit 170 are the auxiliary circuits formed in the scribe region of the wafer. However, since the data storage circuit 160 is one type of memory, the data storage circuit 160 can be configured using the memory circuit MEM on the wafer of FIG. 5.

메모리회로(110)는 복수의 메모리셀이 매트릭스상으로 배치됨과 동시에 복수의 워드선과 복수의 데이터선이 격자상으로 배치되고 동일행의 메모리셀은 각각 대응하는 워드선에 접속되고 동일 열의 메모리셀은 각각 대응하는 데이터선에 접속되어 이루어지는 메모리어레이(111)와, 공급된 어드레스신호를 디코드하여 메모리어레이(111)내에 대응하는 1개의 워드선을 선택레벨로 하는 어드레스 디코더(112)와 선택된 워드선에 접속된 메모리셀로부터 데이터선에서 판독된 전위를 증폭하는 센스앰프회로(113)와, 칩선택신호(CE) 및 기록제어신호(WE)에 기초하여 상기 센스앰프회로(113) 등의 동작타이밍을 제어하는 기록 ·판독제어회로(114) 등으로 구성되어 있다. 141은 어드레스신호가 입력되는 어드레스입력단자, 142는 메모리회로로부터의 판독데이터를 외부로 출력하거나 외부로부터의 기록데이터가 입력되는 데이터 입출력단자이다.In the memory circuit 110, a plurality of memory cells are arranged in a matrix, a plurality of word lines and a plurality of data lines are arranged in a grid, and memory cells of the same row are connected to corresponding word lines, respectively. A memory array 111 connected to a corresponding data line, and an address decoder 112 which decodes the supplied address signal to set one word line corresponding to the memory array 111 as a selection level, and a selected word line. Operation timing of the sense amplifier circuit 113 and the like is performed based on the sense amplifier circuit 113 which amplifies the potential read from the data line from the connected memory cell, and the chip select signal CE and the write control signal WE. And a recording / reading control circuit 114 for controlling. Reference numeral 141 denotes an address input terminal for inputting an address signal, and 142 denotes a data input / output terminal for outputting read data from the memory circuit to the outside or inputting write data from the outside.

도 7에는 실시예의 가변논리기능회로에 의해 구성되는 논리게이트회로의 일례(조합회로)와 그 HDL기술이 도시되어 있다. 또, 실시예인 가변논리기능회로를 이용하여 HDL기술에 따라 원하는 논리기능을 갖는 논리회로를 구성하는 데에는 범용 마이크로 컴퓨터와 같은 제어장치를 이용하여 도 7에 도시되어 있는 바와 같이 HDL이 기술된 설계데이터가 격납된 기억장치(파일)에서 HDL기술을 판독하여 해독하고 대응하는 논리기능을 가변논리기능회로(100)내에 구성하기 위한 신호를 형성하고 출력하여 하므로써 실현할 수 있다.Fig. 7 shows an example (combined circuit) of a logic gate circuit constituted by the variable logic function circuit of the embodiment and its HDL technology. In addition, in configuring a logic circuit having a desired logic function according to the HDL technology using the variable logic function circuit as an embodiment, design data in which HDL is described as shown in FIG. 7 using a control device such as a general-purpose microcomputer. This can be realized by reading and decoding the HDL technology from the stored storage device (file) and forming and outputting a signal for configuring the corresponding logic function in the variable logic function circuit 100.

다음으로 도 7의 NAND게이트회로를 예로 들어 구체적인 논리의 구성방법을설명한다. 우선, 제어장치에 의해 HDL기술을 해독하여 구성대상이 NAND게이트회로인 것을 인식하고 가변논리기능회로(100)에 공급하는 어드레스신호로서 다음 표 7의 진리수치표에 도시되어 있는 입력신호 In0, In1의 조합 "0, 0", "1, 0", "0, 1", "1, 1"을 생성한다.Next, a specific logic configuration method will be described taking the NAND gate circuit of FIG. 7 as an example. First, the input device In0 and In1 shown in the truth table of the following Table 7 are address signals supplied to the variable logic function circuit 100 by recognizing that the object is a NAND gate circuit by decoding the HDL technology by the controller. Generates a combination of "0, 0", "1, 0", "0, 1", and "1, 1".

그리고 이 생성한 어드레스신호를 가변논리기능회로(100)의 어드레스입력단자(141)(도 6 참조)에 보낸다. 이와 함께, 제어장치(300)는 진리수치표의 출력(Out 0)에 상당하는 데이터를 상기 각 어드레스에 대응하는 기록데이터로 생성하여 그 기록데이터를 가변논리기능회로(100)로의 어드레스신호 입력과 같은 시간에 데이터입출력단자(142)로 보낸다.The generated address signal is then sent to the address input terminal 141 (see Fig. 6) of the variable logic function circuit 100. In addition, the control device 300 generates data corresponding to the output (Out 0) of the truth table as the write data corresponding to the respective addresses, and writes the write data into the address signal input to the variable logic function circuit 100. The data is sent to the data input / output terminal 142 at time.

그러면, 가변논리기능회로(100)내에서는 메모리회로(110)로의 데이터 기록을 행한다. 따라서 기록종료 후에 NAND게이트회로의 입력신호(In 0, In 1)를 가변논리기능회로(100)의 소정의 어드레스입력단자(141)로 입력하면, 메모리회로에 기억되어 있는 대응하는 데이터가 판독되고 NAND게이트회로의 출력(Out 0)에 상당하는 신호가 데이터입출력단자(142)의 소정의 단자로부터 출력된다. 이렇게 도 6의 실시예의 가변논리기능회로를 사용하면 HLD기술에 따른 메모리회로(110)에의 데이터기록에 의해 원하는 논리기능이 실현되게 된다. 입력상태가 정해지면 그것에 의해 출력상태도 정해지는 조합 논리회로를 실시예의 가변논리기능회로를 이용하여 구성하는 경우에는 데이터 스토리지(160) 및 스위치 매트릭스(170)는 불필요하다. 이들 회로는 후술하는 바와 같이 실시예의 가변논리기능회로를 이용하여 순서회로를 구성하는 경우에 사용된다. ALPG는 모두 순서회로인 것이 아니라 순서회로와 조합회로가 포함되므로 웨이퍼상의 모든 메모리회로에 대응하여 보조회로로서의 데이터 스토리지(160) 및 스위치 매트릭스(170)를 설치해 둘 필요는 없다.Then, in the variable logic function circuit 100, data writing to the memory circuit 110 is performed. Therefore, when the input signals In 0 and In 1 of the NAND gate circuit are input to the predetermined address input terminal 141 of the variable logic function circuit 100 after the writing is completed, corresponding data stored in the memory circuit is read out. A signal corresponding to the output Out 0 of the NAND gate circuit is output from a predetermined terminal of the data input / output terminal 142. Thus, if the variable logic function circuit of the embodiment of Fig. 6 is used, the desired logic function is realized by writing data to the memory circuit 110 according to the HLD technique. The data storage 160 and the switch matrix 170 are unnecessary when the combinational logic circuit whose input state is determined by means of the variable logic function circuit of the embodiment is configured. These circuits are used when a sequential circuit is configured using the variable logic function circuit of the embodiment as described later. Since the ALPG is not all the sequential circuit but includes the sequential circuit and the combination circuit, it is not necessary to provide the data storage 160 and the switch matrix 170 as the auxiliary circuit corresponding to all the memory circuits on the wafer.

또한, 상기와 같은 2입력 NAND게이트회로를 도 6의 가변논리기능회로를 이용하여 구성하는 경우에는 입력어드레스신호는 2비트여도 좋다. 따라서, 도 6에 도시된 어드레스 디코더(112)를 2비트마다 어드레스분할한 구성으로 하고 2비트만으로 메모리어레이(111)내의 워드선 1개를 선택할 수 있도록 하면 좋다.In addition, when the two-input NAND gate circuit as described above is configured using the variable logic function circuit in Fig. 6, the input address signal may be two bits. Therefore, the address decoder 112 shown in FIG. 6 may be configured such that address division is performed every two bits, so that one word line in the memory array 111 can be selected by only two bits.

이것에 의해 하나의 가변논리기능회로에서 복수의 논리게이트회로를 실현할 수 있다. 또, 종래의 메모리와 동일한 어드레스구성으로 하고 또한 하나의 메모리어레이에서 복수의 논리게이트회로를 실현하는 데에는 상기 입력비트이외의 어드레스비트를 보완할 필요가 있지만, 상기와 같이 어드레스분할을 하면 어드레스의 보완도 필요없어진다. 다만, 실현하고 싶은 논리를 구성하는 각 논리게이트회로에 번호를 붙여서 그 번호를 보완어드레스로 상기 입력비트에 조합한 것을 착안하는 논리게이트의 어드레스로 하므로써, 어드레스분할을 하지 않는 메모리어레이를 이용하는 것도 가능하다.This makes it possible to realize a plurality of logic gate circuits in one variable logic function circuit. In order to realize the same address structure as the conventional memory and to realize a plurality of logic gate circuits in one memory array, it is necessary to supplement address bits other than the above input bits. No need to. However, it is also possible to use a memory array without address division by assigning a number to each logic gate circuit constituting the logic to be realized and assigning the number as a complementary address to the address of the logic gate of interest. Do.

도 8에 그러한 어드레스 분할 가능하게 된 어드레스디코더의 예를 도시한다.도 8의 어드레스디코더는 8개의 어드레스신호 A0 ~ A7에 대응하고, 각각 7개의 AND게이트(G1 ~ G7)가 피라미드형상으로 접속되어 단위디코드회로(DEC 1, DEC 2 ‥‥)가 구성되어 있다. 어드레스분할되어 있지않은 종래의 어드레스 디코더에서는 1단째의 4개의 AND게이트의 G1 ~ G4중 1개만이 출력중 하나만이 2단째의 AND게이트(G5) 또는 (G6)에 입력되게 되고 나머지 3개의 출력은 그 신호선이 Vcc에 풀업되어 하이레벨로 고정되도록 구성되어 있다.Fig. 8 shows an example of such an address decoder capable of splitting the address. The address decoder of Fig. 8 corresponds to eight address signals A0 to A7, and each of seven AND gates G1 to G7 is connected in a pyramid shape. The unit decode circuits DEC 1, DEC 2 are constituted. In the conventional address decoder that is not address-divided, only one of the outputs G1 to G4 of the four AND gates in the first stage is input to the AND gate (G5) or (G6) in the second stage, and the remaining three outputs are The signal line is configured to be pulled up to Vcc and fixed at a high level.

범용 반도체메모리의 어드레스디코더에 있어서 이러한 신호의 고정을 할 수 있도록 하는 방법으로서는 2단째의 AND게이트(G5, G6)의 입력단자 중 하이레벨로 하고 싶은 것에 고저항의 풀업저항을 통해 테스트전용 전원전압라인 등에 접속해두든지, 혹은 2단째의 AND게이트(G5, G6)의 입력단자로 전환스위치를 설치해두어 테스트시에 필요한 입력단자로만 Vcc를 인가하는 방법 등이 생각되어진다. 이 경우 Vcc를 공급하는 배선과 전환스위치를 제어하는 신호를 공급하는 배선은 각 AND게이트에 대해 공통화할 수 있고, 더우기 그 배선은 웨이퍼상의 모든 메모리회로에 대해 공통화할 수 있으므로 웨이퍼에 하나나 두개의 패드를 설치하는 것만으로 해결된다.As a method of fixing such a signal in an address decoder of a general-purpose semiconductor memory, a high-voltage pull-up resistor is used to set a high level among the input terminals of the AND gates G5 and G6 of the second stage. It is possible to connect Vcc to a line or the like, or to apply a switching switch to the input terminals of the AND gates G5 and G6 at the second stage and apply only Vcc to the input terminals necessary for the test. In this case, the wiring for supplying Vcc and the wiring for supplying a signal for controlling the changeover switch can be common to each AND gate, and moreover, the wiring can be common to all memory circuits on the wafer. Just install a pad is solved.

또한, 어드레스디코더는 도 8과 같은 2입력 AND게이트를 이용한 형식의 것에 한정되지 않고 3입력의 NAND게이트 등 다른 논리게이트를 이용한 형식의 것에 있어서도 상기와 동일한 방법으로 어드레스를 분할할 수 있다. 또, 어드레스디코더를 구성하는 게이트회로의 종류에 의해서는 게이트회로의 입력 고정은 Vcc가 아니라 접지전위로 하는 것도 있다.The address decoder is not limited to the one using the two-input AND gate as shown in FIG. 8, and the address can be divided in the same manner as described above also in the one using the other logic gate such as the three-input NAND gate. In addition, depending on the type of gate circuit constituting the address decoder, the input of the gate circuit may be set to ground potential instead of Vcc.

도 9는 실시예의 가변논리기능회로(도 6)에 포함되는 스위치 매트릭스(170)의 구체예를 도시하는 회로구성도이다.FIG. 9 is a circuit arrangement drawing showing a specific example of the switch matrix 170 included in the variable logic function circuit (FIG. 6) of the embodiment.

스위치 매트릭스(170)는 도 9(A)에 도시되어 있는 바와 같이 어드레스입력단자(141)에 입력된 어드레스신호가 통하는 복수의 신호선(171)과 데이터 스토리지(160)의 출력신호가 통하는 신호선(172)이 서로 교차하도록 격자상태로 배치되고 신호선(171)과 (172)의 각 교점에 전환스위치회로(173)가 배치되어 이루어진다. 이와 동시에 각 전환 스위치회로(173)의 제어정보를 기억하는 제어정보용 RAM(174)이 설치되어 있다. 이 제어정보용 RAM(174)도 웨이퍼상의 메모리회로(MEM)를 이용하여 구성할 수 있다.As shown in FIG. 9A, the switch matrix 170 includes a plurality of signal lines 171 through which an address signal input to the address input terminal 141 passes and a signal line 172 through which an output signal of the data storage 160 passes. Are arranged in a lattice state so that they cross each other, and a switching switch circuit 173 is disposed at each intersection of the signal lines 171 and 172. At the same time, a control information RAM 174 for storing control information of each changeover switch circuit 173 is provided. This control information RAM 174 can also be configured using the memory circuit MEM on the wafer.

상기 전환 스위치회로(173)는 도 9(B)에 도시하고 있는 바와 같이 어드레스입력단자(141)보다 입력된 어드레스신호 또는 데이터 스토리지(160)의 출력신호를 선택하여 출력시키기 위한 상보적으로 온, 오프상태가 되는 한 조의 MOSFET으로 이루어지는 스위치소자(SW1, SW 2)에 의해 구성되고 있다. 그리고 각 스위치소자(SW1, SW2)의 게이트단자가 제어정보용 RAM(174)내에 기억되어 있는 제어정보에 따라 제어되도록 구성되어 있다. 다만, 제어정보용 RAM(174)을 준비하는 대신에 도 9(C)와 같이 신호선(171)과 신호선(172)의 각 교점에 각각 SRAM셀과 동일한 스타틱형 메모리셀(MC)과 전환스위치(CSW)를 설치한 구성으로 해도 좋다.As shown in FIG. 9B, the changeover switch circuit 173 is complementarily turned on to select and output an input signal or an output signal of the data storage 160 from the address input terminal 141. It consists of switch elements SW1 and SW2 which consist of a set of MOSFET which turns off. The gate terminals of the switch elements SW1 and SW2 are configured to be controlled in accordance with the control information stored in the control information RAM 174. However, instead of preparing the RAM 174 for control information, as shown in FIG. 9C, at each intersection of the signal line 171 and the signal line 172, the same static type memory cell MC and the changeover switch (SRAM cell) are used. CSW) may be provided.

도 10은 실시예의 가변논리기능회로(도 6)에 포함되는 데이터 스토리지회로(160)의 구체예를 도시하는 논리구성도이다.FIG. 10 is a logic diagram showing a specific example of the data storage circuit 160 included in the variable logic function circuit (FIG. 6) of the embodiment.

데이터 스토리지회로(160)는 도 10에 도시되어 있는 바와 같이,메모리회로(110)내의 메모리어레이(111)의 데이터선 2개씩에 대응하여 설치된 플립플롭(FF1, FF2, ‥‥ FFn)과 각 플립플롭의 래치용 클록을 형성하기 위한 AND게이트(G1, G2, ‥‥Gn)로 구성되어 있다.As illustrated in FIG. 10, the data storage circuit 160 includes flip-flops FF1, FF2,... FFn, and flip-flops provided corresponding to two data lines of the memory array 111 in the memory circuit 110. It consists of AND gates G1, G2, ... Gn for forming a latch clock of the flop.

그리고 각 플립플롭(FFi)은 쌍을 이루는 데이터선의 한쪽 신호(di)가 데이터입력단자(D)로 입력된다. 또, 쌍을 이루는 데이터선의 다른 쪽 신호(Ai)는 시스템클록신호(CLK)와 함께 AND게이트(Gi)는 시스템클록신호(CLK)와 함께 AND게이트(Gi)에 입력되어 있다. 그리고 이 AND게이트(Gi)의 출력신호가 대응하는 플립플롭(FFi)의 클록단자(ck)에 입력되고 클록단자(ck)로의 신호의 시작 또는 시작과 같은 시간동안 데이터단자(D)로의 입력신호가 상기 플립플롭(FFi)에 받아들이도록 구성되어 있다.In each flip-flop FFi, one signal di of a paired data line is input to the data input terminal D. The other signal Ai of the paired data lines is input to the AND gate Gi together with the system clock signal CLK and the AND gate Gi together with the system clock signal CLK. The output signal of the AND gate Gi is input to the clock terminal ck of the corresponding flip-flop FFi and input signal to the data terminal D for the same time as the start or start of the signal to the clock terminal ck. Is configured to accept the flip-flop (FFi).

도 10의 회로에 있어서는 신호(Ai)가 낮은 레벨로 되어 있으면 AND게이트(Gi)의 출력이 낮은 레벨로 고정되기 때문에 시스템클록(CLK)이 변화해도 대응하는 플립플롭(FFi)은 래치동작을 하지않는다. 즉, 이 실시예에서는 신호(Ai)를 플립플롭(FFi)으로의 데이터 취합을 하는지를 제어하는 신호(이하, 액티브비트라고 칭한다.)로 사용하고 있다.In the circuit of FIG. 10, if the signal Ai is at a low level, the output of the AND gate Gi is fixed at a low level. Therefore, even if the system clock CLK changes, the corresponding flip-flop FFi does not latch. Do not. That is, in this embodiment, the signal Ai is used as a signal (hereinafter referred to as an active bit) that controls whether data is collected on the flip-flop FFi.

실시예의 가변논리기능회로를 이용하여 도 7과 같이 입력상태(입력어드레스)에 의해 출력상태(출력데이터)가 한결같도록 결정하는 조합회로를 구성하는 수법에 관해서는 이미 설명했지만, 상기 수법에서는 순서회로를 구성하는 것은 불가능하다. 이에 대해 상기와 같은 동작특성을 갖는 데이터 스토리지(160)를 이용하므로써, 어떤 입력상태에 따라 메모리회로(110)에서 읽혀진 데이터를 선택적으로 유지하고 이것을 스위치 매트릭스(170)를 통해 어드레스디코더(112)로 공급하므로써 전회의 출력데이터에서 다음 입력상태를 제어할 수 있다. 즉, 이에 의해 순서회로를 구성할 수 있게 된다.A method of configuring a combination circuit which determines the output state (output data) by the input state (input address) by the input state (input address) as shown in Fig. 7 by using the variable logic function circuit of the embodiment has already been described. It is impossible to construct a circuit. By using the data storage 160 having the operation characteristics as described above, the data read from the memory circuit 110 is selectively retained according to a certain input state, and the data storage 160 is transferred to the address decoder 112 through the switch matrix 170. By supplying, the next input state can be controlled from the previous output data. In other words, the sequential circuit can be configured thereby.

도 11에서는 도 6에서 도시되어 있는 실시예의 가변논리기능회로에 의해 구성되는 논리회로의 일례(순서회로)로서의 플립플롭회로와 그 HDL기술이 도시되어 있다. 도 11의 플립플롭회로는 두개의 NAND게이트회로(G11, G12)의 각 출력단자가 다른 쪽 NAND게이트회로의 한 쪽 입력단자에 접속되어 있다.FIG. 11 shows a flip-flop circuit and an HDL technique thereof as an example of a logic circuit constituted by the variable logic function circuit of the embodiment shown in FIG. In the flip-flop circuit of Fig. 11, each output terminal of two NAND gate circuits G11 and G12 is connected to one input terminal of the other NAND gate circuit.

이 플립플롭회로를 구성하는 두개의 NAND게이트회로(G11, G12)의 입력신호에 대응하는 출력신호상태를 나타내는 진리수치표는 다음 표 8과 같이 된다. 표 8에 있어서 A1, A2는 메모리회로(110)의 입력에 대응하여 기억되는 전술한 액티브비트에서 이 액티브비트가 "1"일 때에만 플립플롭의 출력치는 대응하는 NAND게이트의 진리수치데이터를 출력하는 것을 의미한다.The truth table indicating the output signal states corresponding to the input signals of the two NAND gate circuits G11 and G12 constituting the flip-flop circuit is shown in Table 8 below. In Table 8, A1 and A2 output the truth value data of the corresponding NAND gate only when the active bit is "1" in the above-described active bit stored in correspondence with the input of the memory circuit 110. I mean.

도 11에 도시하는 플립플롭회로를 도 6의 가변논리기능회로를 이용하여 구성하는 경우에는 우선 4개의 입력신호(In0, In1, In2, In3)를 어드레스입력단자(141)로부터 스위치 매트릭스(170)를 통해 어드레스디코더로 입력함과 동시에 그 입력신호의 조합에 대응한 표 8의 진리수치표의 출력데이터(d1, A1, d2, A2)를 데이터입출력단자(142)로부터 출력한다. 이에 의해 상기 입력신호(In0, In1, In2, In3)를 어드레스로 하여 메모리회로(110)내의 메모리어레이(111)의 소정의 번지에 진리수치표의 출력데이터(d1, A1, d2, A2)를 기록한다.When the flip-flop circuit shown in FIG. 11 is constructed using the variable logic function circuit of FIG. 6, four input signals In0, In1, In2, In3 are first switched from the address input terminal 141 to the switch matrix 170. FIG. The output data d1, A1, d2, and A2 of the truth table in Table 8 corresponding to the combination of the input signals are outputted from the data input / output terminal 142 at the same time. As a result, the output data d1, A1, d2, and A2 of the truth table are written to a predetermined address of the memory array 111 in the memory circuit 110 with the input signals In0, In1, In2, In3 as addresses. do.

다음으로 구성하려고 하는 플립플롭회로의 귀환루프를 설정하기 위해, 데이터 스토리지(160)내의 소정의 플립플롭(예를들면, FF1, FF2)에 대한 상태설정을 한다. 구체적으로는 우선 입력신호(In2, In3)를 각각 「0」으로 고정하고, NAND게이트회로(G11)에 착안하여 그 입력신호(In0, In1)를 플립플롭(FF1)으로 유지시키고싶은 데이터에 따라 "0, 0", "1, 0", "0, 1" 또는 "1, 1"로 설정하여 어드레스입력단자(141)로부터 입력한다.Next, in order to set the feedback loop of the flip-flop circuit to be configured, the state setting for predetermined flip-flops (for example, FF1 and FF2) in the data storage 160 is performed. Specifically, first, the input signals In2 and In3 are respectively fixed to "0", focusing on the NAND gate circuit G11, and in accordance with the data desired to hold the input signals In0 and In1 as flip-flops FF1. "0, 0", "1, 0", "0, 1" or "1, 1" is set to input from the address input terminal 141.

그러면, 표 8의 a, b, c, d의 란에 각각 표시되어 있는 것과 같이 입력신호(In2, In3)가 함께 「0」으로 고정되어 있으면, NAND게이트회로(G1)에 대응하는 액티브비트(A1)로서 "1"이 읽혀진다. 그 때문에 데이터 스토리지(160)의 AND게이트(G1)를 통해 클록(CLK)이 플립플롭(FF1)에 공급된다. 그 결과, 그 때의 입력신호(In0, In1)의 조합에 따라 "1" 또는 "0"의 데이터(d1)가 플립플롭(FF1)에 수용된다. 즉, 플립플롭(FF1)의 상태가 설정된다.Then, as shown in the columns a, b, c, and d of Table 8, if the input signals In2 and In3 are fixed to "0" together, the active bit corresponding to the NAND gate circuit G1 ( "1" is read as A1). Therefore, the clock CLK is supplied to the flip-flop FF1 through the AND gate G1 of the data storage 160. As a result, the data d1 of "1" or "0" is accommodated in the flip-flop FF1 in accordance with the combination of the input signals In0 and In1 at that time. In other words, the state of the flip-flop FF1 is set.

다음으로 입력신호(In 0, In 1)를 각각 「0」으로 고정하고 NAND게이트회로(G12)에 착안하여 그 입력신호(In 2, In 3)를 플립플롭(FF2)으로 유지시키고 싶은 데이터에 따라 "0, 0", "1, 0", "0, 1" 또는 "1, 1"로 설정하여 어드레스입력단자(141)로부터 입력된다.Next, the input signals In 0 and In 1 are fixed to "0", respectively, and the NAND gate circuit G12 is focused on the data to be kept in the flip-flop FF2. Therefore, it is input from the address input terminal 141 by setting to "0, 0", "1, 0", "0, 1" or "1, 1".

그러면 표 8의 a, e, i, m의 란에 각각 도시되어 있는 바와 같이 입력신호(In 0, In 1)가 다 「0」으로 고정되어 있으면 NAND게이트회로(G2)에 대응하는 액티브비트(A2)로 "1"이 읽혀진다. 그 때문에 데이터 스토리지(60)의 AND게이트(G2)를 통해 클록(CLK)이 플립플롭(FF2)으로 공급된다. 그 결과, 그 때의 입력신호(In 2, In 3)의 조합에 따라 "1" 또는 "0"의 데이터(d2)가 플립플롭(FF2)에 수용된다. 즉, 플립플롭(FF2)의 상태가 설정된다.Then, as shown in the columns a, e, i, and m of Table 8, when the input signals In 0 and In 1 are all fixed to "0", the active bit corresponding to the NAND gate circuit G2 ( "1" is read with A2). Therefore, the clock CLK is supplied to the flip-flop FF2 through the AND gate G2 of the data storage 60. As a result, the data d2 of "1" or "0" is accommodated in the flip-flop FF2 in accordance with the combination of the input signals In 2 and In 3 at that time. In other words, the state of the flip-flop FF2 is set.

또한, 도 11에 도시한 2개의 NAND게이트로 이루어지는 플립플롭은 각각의 출력신호가 다른 쪽 NAND게이트의 한 쪽 입력단자에 귀환되어 있으므로 출력(Out 0,Out 1)이 동시에 "0"이 되기 어렵다. 따라서 상기 데이터 스토리지(160)의 플립플롭(FF1, FF2)의 상태를 설정할 때에는 그 유지상태가 모두 "0"이 되지 않도록 유의할 필요가 있다.In addition, in the flip-flop composed of two NAND gates shown in FIG. 11, since each output signal is fed back to one input terminal of the other NAND gate, the outputs (Out 0 and Out 1) are difficult to become "0" at the same time. . Therefore, when setting the state of the flip-flop (FF1, FF2) of the data storage 160, care must be taken so that the holding state is not all "0".

상기와 같이 하여 플립플롭(FF1, FF2)을 원하는 상태로 설정한 후에 스위치 매트릭스회로(170)내의 제어정보 RAM(74)내의 도9(A)에 있어서 점선으로 둘러싸인 스위치(CSW 31)와 (CSW 22)에 대응하는 메모리셀의 기억데이터를 다시 기록하여 그 스위치를 어드레스입력단자(141)측에서 데이터 스토리지(160)의 출력단자측으로 전환한다. 이에 의해 도 11의 플립플롭 입력신호(In 1, In 2)는 입력이 허가되지 않게 되고 대신에 NAND게이트(G11, G12)의 출력(Out0, Out1)이 입력신호(어드레스)로 다음 단의 어드레스디코더(112)로 공급되게 된다. 즉, 이에 의해 플립플롭의 귀환루프가 구성되게 된다.After setting the flip-flops FF1 and FF2 to the desired state as described above, the switches CSW 31 and CSW surrounded by dotted lines in Fig. 9A in the control information RAM 74 in the switch matrix circuit 170. The stored data of the memory cell corresponding to 22) is rewritten and the switch is switched from the address input terminal 141 side to the output terminal side of the data storage 160. As a result, the input of the flip-flop input signals In 1 and In 2 of FIG. 11 is not allowed, and instead, the outputs Out0 and Out1 of the NAND gates G11 and G12 are input signals (addresses) and the next address is inputted. It is supplied to the decoder 112. That is, the feedback loop of the flip-flop is formed by this.

도 6의 실시예의 가변논리기능회로를 이용하여 도 11의 HDL기술에 따라 도 11에 도시되어 있는 구성의 플립플롭회로를 논리구성하는 데에는 제어장치에 의해 HDL기술을 해독하여 구성대상이 플립플롭회로인 것을 인식하고 가변논리기능회로(100)에 공급하는 어드레스신호로 전술한 표 8의 진리수치표에 도시되어 있는 입력신호(In0, In1, In2, In3의 조합 "0, 0, 0, 0", "1, 0, 0, 0", "0, 1, 0, 0" ‥‥ "1, 1, 1, 1"을 생성한다.In the logical configuration of the flip-flop circuit of the configuration shown in FIG. 11 according to the HDL technique of FIG. 11 using the variable logic function circuit of the embodiment of FIG. The combination of the input signals In0, In1, In2, In3 shown in the above truth table in Table 8 as the address signal supplied to the variable logic function circuit 100 to recognize that is " 0, 0, 0, 0 " , "1, 0, 0, 0", "0, 1, 0, 0" ... "1, 1, 1, 1" is generated.

그리고 이 생성한 어드레스 신호를 자기구성회로(100)의 어드레스입력단자(141)로 보낸다. 이와 함께 제어장치는 진리수치표의 출력(d1, d2)에 상당하는 데이터와 대응하는 액티브비트 데이터(A1, A2)를 상기 각 어드레스에 대응하는 기록데이터로 생성하여 가변논리기능회로(100)로의 어드레스신호 입력과 같은 시간에 데이터입출력단자(142)로 보낸다.The generated address signal is sent to the address input terminal 141 of the self-configuring circuit 100. At the same time, the controller generates the active bit data A1 and A2 corresponding to the data corresponding to the outputs d1 and d2 of the truth table as the write data corresponding to each of the addresses to the variable logic function circuit 100. It is sent to the data input and output terminal 142 at the same time as the signal input.

그러면 가변논리기능회로(100)내에서는 메모리회로(110)로의 데이터의 기록을 행한다. 따라서 기록종료후에 플립플롭회로의 입력신호(In0 ~ In3)를 가변논리기능회로(100)의 소정의 어드레스입력단자(141)에 입력하면 메모리회로에 기억되어 있는 대응하는 데이터(출력데이터비트(d1, d2) 및 액티브 비트(A1, A2))가 판독된다. 그리고 우선 액티브 비트(A1, A2)가 "1"인 것에 대응하는 출력데이터가 도 10에 도시되어 있는 플립플롭(FF1)에 수용된다. 이것이 스위치 매트릭스(170)를 통해 어드레스디코더(112)로 공급된다.The data is written to the memory circuit 110 in the variable logic function circuit 100. Therefore, when the input signals In0 to In3 of the flip-flop circuit are inputted to the predetermined address input terminal 141 of the variable logic function circuit 100 after the writing is completed, corresponding data stored in the memory circuit (output data bit d1). d2) and active bits A1 and A2) are read. First, output data corresponding to the active bits A1 and A2 being " 1 " is received in the flip-flop FF1 shown in FIG. This is supplied to the address decoder 112 via the switch matrix 170.

이에 의해 전에 판독된 데이터에 따라 다음 데이터가 메모리회로(110)에서 판독되고 플립플롭회로의 출력(Out0, Out1)에 상당하는 신호가 데이터입출력단자(142)의 소정의 단자에서 출력된다. 이렇게 도 6의 실시예의 가변논리기능회로를 사용하면, HDL기술에 따른 메모리회로(110)로의 데이터기록에 의해 플립플롭의 논리를 구성할 수 있고, 순서회로를 포함하는 논리기능이 실현되게 된다.As a result, the next data is read from the memory circuit 110 in accordance with previously read data, and a signal corresponding to the outputs Out0 and Out1 of the flip-flop circuit is output from a predetermined terminal of the data input / output terminal 142. Thus, using the variable logic function circuit of the embodiment of Fig. 6, the logic of the flip-flop can be configured by writing data to the memory circuit 110 according to the HDL technique, and the logic function including the sequential circuit is realized.

컴퓨터에 의해 가변논리기능회로를 이용하여 원하는 논리회로를 구성하는 데에는 우선 HDL기술을 해독하고 HDL기술에서 논리회로를 구성하는 조합회로와 순서회로를 추출한다. 다음으로 추출한 조합회로 또는 순서회로에 관한 진리표 즉 진리수치데이터를 생성한다. 그리고나서 생성한 진리수치데이터를 이용하여 가변논리기능회로(100)의 메모리회로(110)로의 데이터 기록을 행한다. 또, 컴퓨터는 HDL기술을 해독하고 추출한 논리회로가 순서회로라고 판단했을 때는 착안한 순서회로의 회로접속정보의 추출을 행하고 추출된 회로접속정보를 이용하여 스위치 매트릭스회로(170)의 제어정보용 RAM(174)으로 기억하는 제어정보의 생성 및 기록을 하도록 하면 된다.To construct a desired logic circuit using a variable logic function circuit by a computer, first, the HDL technology is decoded, and the combined circuit and the sequential circuit constituting the logic circuit are extracted from the HDL technology. Next, a truth table or truth value data relating to the extracted combination or sequence circuit is generated. Then, the data of the variable logic function circuit 100 is written to the memory circuit 110 by using the generated truth value data. When the computer decodes the HDL technology and determines that the extracted logic circuit is a sequential circuit, the computer extracts circuit connection information of the sequential circuit of interest, and uses the extracted circuit connection information to control the RAM for the control matrix of the switch matrix circuit 170. The control information stored in 174 may be generated and recorded.

그런데, 웨이퍼상에 구성된 ALPG에 의한 메모리회로의 테스트전의 웨이퍼상의 각 메모리회로는 결함을 가지고 있는지가 불명확하다. 그래서 다음으로 각 메모리회로가 만약 결함을 갖고 있다고 해도 그 결함을 자동적으로 회피하여 ALPG를 구성하는 프로그램카운터(12) 그 외 임의의 논리기능회로를 실현가능하게 하는 자기구성가능한 가변논리기능회로의 예를 도 12를 이용하여 설명한다.By the way, it is unclear whether each memory circuit on the wafer has a defect before the test of the memory circuit by the ALPG configured on the wafer. Therefore, next, an example of a self-configurable variable logic function circuit which realizes a program counter 12 constituting the ALPG and other arbitrary logic function circuits is automatically avoided even if each memory circuit has a defect. Will be described with reference to FIG.

도 12에 있어서 110은 공지의 범용 DRAM(다이나믹 랜덤 액세스 메모리) 혹은 SRAM(스타틱 랜덤 액세스 메모리)로 거의 동일한 구성을 갖는 판독 및 기록가능한 메모리회로로, 이 메모리회로(110)에 입출력 & 비교회로(120)와 가변어드레스 변환회로(130)가 조합되어 가변논리기능회로가 구성된다. 여기에서 입출력 & 비교회로(120)와 가변어드레스변환회로(130)의 일부는 보조회로로 웨이퍼의 스크라이브영역에 형성된다.In FIG. 12, reference numeral 110 denotes a read and write memory circuit having almost the same configuration as a known general-purpose DRAM (dynamic random access memory) or SRAM (static random access memory). The combination of the 120 and the variable address conversion circuit 130 constitutes a variable logic function circuit. Here, a part of the input / output & comparison circuit 120 and the variable address conversion circuit 130 are formed as auxiliary circuits in the scribe area of the wafer.

보조회로로서의 입출력 & 비교회로(120)는 상기 메모리회로의 외부(다른 메모리회로)에서 입력된 기록데이터를 수용하여 센스앰프회로(113)로 건네주거나, 메모리회로(110)에서 읽혀진 데이터를 외부로 출력하거나 판독데이터와 외부에서 입력된 데이터를 비교하거나 하는 기능을 갖도록 구성된다. 가변어드레스변환회로(130)는 외부에서 입력된 어드레스신호를 상기 입출력 & 비교회로(120)에 있어서 비교결과에 따라 변환하고 상기 어드레스 디코더(112)에 공급하도록 구성되어 있다.The input / output & comparison circuit 120 as an auxiliary circuit accepts the write data input from an external (other memory circuit) of the memory circuit and passes it to the sense amplifier circuit 113, or sends data read from the memory circuit 110 to the outside. And output or compare the read data with externally input data. The variable address conversion circuit 130 is configured to convert an externally inputted address signal according to a comparison result in the input / output & comparison circuit 120 and to supply it to the address decoder 112.

도 13에는 도 12의 실시예의 가변논리기능회로에 포함되는 가변어드레스 변환회로(130)의 구체예가 블럭도로 도시되어 있다. 이 가변어드레스 변환회로(130)는 메모리회로(110)와 거의 동일한 회로와 어드레스인클리멘터(135)로 구성되어 있다. 즉, 이 가변어드레스 변환회로(130)도 웨이퍼상의 메모리회로(110)와, 스크라이브영역에 보조회로로 형성된 어드레스인클리멘터(135)를 이용하여 구성할 수 있다.FIG. 13 is a block diagram showing a specific example of the variable address conversion circuit 130 included in the variable logic function circuit of the embodiment of FIG. The variable address conversion circuit 130 is composed of a circuit almost identical to that of the memory circuit 110 and the address incrementer 135. That is, the variable address conversion circuit 130 can also be configured by using the memory circuit 110 on the wafer and the address incrementer 135 formed as an auxiliary circuit in the scribe area.

가변어드레스변환회로(130)는 복수의 메모리셀이 매트릭스상으로 배치됨과 동시에 복수의 워드선과 복수의 데이터선이 격자상으로 배치되고 동일한 행의 메모리셀은 각각 대응하는 워드선에 접속되고 동일한 열의 메모리셀은 각각 대응하는 데이터선에 접속되어 이루어지는 메모리어레이(131)와, 공급된 어드레스신호를 디코드하여 메모리어레이(131)내의 대응하는 1개의 워드선을 선택레벨로 하는 어드레스 디코더(132)와, 선택된 워드선에 접속된 메모리셀에서 데이터선에서 판독된 전위를 증폭하는 센스앰프회로(133)와 어드레스 디코더(132)와 상기 센스앰프회로(133)의 동작타이밍을 제어하는 기록제어회로(134)등으로 구성되어 있다.In the variable address conversion circuit 130, a plurality of memory cells are arranged in a matrix, a plurality of word lines and a plurality of data lines are arranged in a grid, and memory cells of the same row are connected to corresponding word lines, respectively, and memory in the same column. The cell comprises a memory array 131 each connected to a corresponding data line, an address decoder 132 for decoding a supplied address signal to set a corresponding word line in the memory array 131 as a selection level, and A sense amplifier circuit 133 for amplifying a potential read from a data line in a memory cell connected to a word line, a write control circuit 134 for controlling the operation timing of the address decoder 132 and the sense amplifier circuit 133; It consists of.

도 14에는 상기 가변논리기능회로에 포함되는 입출력 & 비교회로(120)의 구체예가 도시되어 있다.14 illustrates a specific example of the input / output & comparison circuit 120 included in the variable logic function circuit.

도 14에 도시되어 있는 바와 같이 입출력 & 비교회로(120)는센스앰프회로(113)의 출력단자에 접속된 신호선(151)과 데이터입출력단자(142)에 접속된 신호선(152) 사이에 설치되고 상기 기록·판독제어회로(114)에서 공급되는 비교지시신호(CC)에 의해 제어되는 스위치수단(121)과, 센스앰프회로(133)로부터의 판독신호와 상기 기록·판독제어회로(114)에서 공급되는 비교지시신호(CC)를 입력신호로 하는 NAND게이트회로(122)와, 상기 NAND게이트회로(122)의 출력신호와 상기 데이터입출력단자(142)로부터 입력된 신호를 입력으로 하는 익스클루시브 OR게이트회로(123)와, 복수의 익스클루시브회로OR게이트(124)의 출력신호를 입력으로 하는 OR게이트회로(124)로 구성되어 있다.As shown in FIG. 14, the input / output & comparison circuit 120 is provided between the signal line 151 connected to the output terminal of the sense amplifier circuit 113 and the signal line 152 connected to the data input / output terminal 142. The switch means 121 controlled by the comparison instruction signal CC supplied from the write / read control circuit 114, the read signal from the sense amplifier circuit 133, and the write / read control circuit 114 An NAND gate circuit 122 using the supplied comparison instruction signal CC as an input signal, an exclusive input using an output signal of the NAND gate circuit 122 and a signal input from the data input / output terminal 142. The OR gate circuit 123 and the OR gate circuit 124 which inputs the output signal of the some exclusive circuit OR gate 124 are comprised.

즉, 상기 스위치수단(121)과 NAND게이트회로(122)와 익스클루시브OR게이트회로(123)로 이루어지는 비교회로가 각 데이터입출력단자(142)마다 설치되고 각 비교회로의 익스클루시브 OR게이트회로(123)의 출력신호가 상기 OR게이트회로(124)에 입력되고, OR게이트회로(124)의 출력신호가 비교결과신호(CM)으로 상기 가변어드레스변환회로(130)에 공급되도록 구성되어 있다.That is, a comparison circuit comprising the switch means 121, the NAND gate circuit 122, and the exclusive OR gate circuit 123 is provided for each data input / output terminal 142, and the exclusive OR gate circuit of each comparison circuit is provided. An output signal of 123 is input to the OR gate circuit 124, and an output signal of the OR gate circuit 124 is supplied to the variable address conversion circuit 130 as a comparison result signal CM.

다음으로 상기 실시예의 자기구성가능한 가변논리기능회로에 있어서의 변환어드레스의 변경방법을 도 15에 도시되어 있는 플로차트를 이용하여 설명한다. 또, 도 15에 도시되어 있는 플로차트가 개시되기 이전에 초기설정처리 등에 의해 가변어드레스변환회로(130)에 있어서는 메모리어레이(131)내의 각 번지에 메모리회로(110)의 각 번지에 대응하는 어드레스가 격납되어 있다.Next, a method of changing the conversion address in the self-configurable variable logic function circuit of the above embodiment will be described using the flowchart shown in FIG. In addition, in the variable address conversion circuit 130, an address corresponding to each address of the memory circuit 110 is assigned to each address in the memory array 131 before the flowchart shown in FIG. It is stored.

외부로부터 어드레스입력단자(141)로 어드레스신호가 입력되면, 가변어드레스변환회로(130)의 어드레스디코더(132)는 그 어드레스신호를 디코드하여 메모리어레이(131)내의 대응하는 워드선을 선택레벨로 하여 미리 격납되어 있는 어드레스데이터를 출력, 즉 어드레스변환을 이룬다.(스텝(S11)) 읽혀진 어드레스데이터는 센스앰프(33)에 의해 증폭되어 메모리회로(110)의 어드레스디코더(112)로 공급된다. 어드레스디코더(112)는 공급된 어드레스를 디코드하여 메모리어레이(111)내의 대응하는 워드선을 선택레벨로 하고 그 때 입출력 & 비교회로(120)를 통해 외부로부터 입력되어 있는 데이터를 선택메모리셀에 기록한다.(스텝(S12))When an address signal is input from the outside to the address input terminal 141, the address decoder 132 of the variable address conversion circuit 130 decodes the address signal to set the corresponding word line in the memory array 131 as the selection level. The address data stored in advance is output, that is, address conversion is performed. (Step S11) The read address data is amplified by the sense amplifier 33 and supplied to the address decoder 112 of the memory circuit 110. The address decoder 112 decodes the supplied address to set the corresponding word line in the memory array 111 to the selection level, and then writes data input from the outside through the input / output & comparison circuit 120 to the selected memory cell. (Step S12)

다음으로 메모리어레이(111)에서 상기 기록데이터의 판독을 행한다.(스텝(S13)) 판독된 데이터는 센스앰프(113)에 의해 증폭되어 입출력 & 비교회로(120)에 공급된다. 이 때 데이터입출력단자(141)에는 데이터기록시에 입력된 기록데이터가 입력되어 있다. 이것에 의해 입출력 & 비교회로(120)는 메모리어레이(111)에서 판독된 데이터와 데이터입출력단자(141)에 입력되어 있는 기록데이터를 비교하고 일치 또는 불일치를 나타내는 비교결과신호(CM)를 가변어드레스변환회로(130)의 어드레스인클리멘터(135)로 출력한다.Next, the write data is read from the memory array 111. (Step S13) The read data is amplified by the sense amplifier 113 and supplied to the input / output & comparison circuit 120. At this time, the recording data input at the time of data recording is input to the data input / output terminal 141. As a result, the input / output & comparison circuit 120 compares the data read from the memory array 111 with the write data input to the data input / output terminal 141 and performs a variable address on the comparison result signal CM indicating a match or disagreement. Output to the address incrementer 135 of the conversion circuit 130.

그러면 어드레스인클리멘터(135)는 비교결과신호(CM)에 기초하여 기록이 실패인 경우는 입력어드레스신호를 인클리먼트시킨다.(스텝(S15)) 이 인클리먼트된 어드레스는 어드레스디코더(112)로 공급되어 디코드되고 메모리어레이(111)내의 다음 워드선이 선택레벨로 된다. 그리고 스텝(S12)으로 돌아가 그 워드선에 접속되어 있는 선택메모리셀에 입출력 & 비교회로(120)를 통해 외부로부터 입력되어 있는 데이터가 기록된다.The address incrementer 135 then, based on the comparison result signal CM, increments the input address signal if the recording fails (step S15). The addressed address 112 is then encoded. Is supplied and decoded, and the next word line in the memory array 111 is at the selection level. Returning to step S12, data input from the outside through the input / output & comparison circuit 120 is written to the selected memory cell connected to the word line.

다음으로 다시 메모리어레이(111)에서 상기 기록데이터의 판독을 행하고 입출력 & 비교회로(120)에 의해 외부로부터 데이터입출력단자(142)로 입력되어 있는 데이터와 비교를 행한다. 그리고 일치하면 하나의 어드레스에 대한 데이터의 기록동작이 종료한다. 그러면 다음 어드레스신호가 생성되어 어드레스입력단자(141)로 입력되고 다음 어드레스에 대한 기록처리가 실행된다.Next, the memory data is read from the memory array 111 and compared with data input from the outside to the data input / output terminal 142 by the input / output & comparison circuit 120. If there is a match, the data write operation for one address is terminated. Then, the next address signal is generated and input to the address input terminal 141, and writing processing for the next address is executed.

상기와 같이 이 실행예의 가변논리기능회로에 있어서는 데이터기록 후에 상기 기록데이터를 읽고 판정하여 잘못이 있으면 어드레스를 갱신하여 다음 어드레스위치에 데이터를 기록하도록 하고 있다. 이것에 의해 메모리어레이(111)내에 결함이 있어도 자동적으로 그 어드레스를 건너뛰어 다른 어드레스에 데이터가 기록되게 된다. 그 때문에 이 실시예의 자기구성가능한 가변논리기능회로에 있어서는 메모리어레이(111)내의 모든 메모리셀이 정상일 필요가 없을 뿐 아니라, 사전에 메모리어레이에 불량비트가 없는지 테스트할 필요도 없는 이점을 갖고 있다.As described above, in the variable logic function circuit of this embodiment, the data is read and determined after data writing, and if there is a mistake, the address is updated to record the data at the next address position. As a result, even if there is a defect in the memory array 111, the address is automatically skipped and data is written to another address. Therefore, in the self-configurable variable logic function circuit of this embodiment, not only all the memory cells in the memory array 111 need to be normal, but also there is an advantage that there is no need to test whether the memory array contains no bad bits in advance.

도 13은 어드레스변환을 메모리어레이(131)에서 직접 행하고 있지만, 어드레스변환의 부가량을 데이터로서 기억시키는 방법으로 메모리용량의 저감이 가능하다.Although the address conversion is performed directly in the memory array 131 in Fig. 13, the memory capacity can be reduced by storing the additional amount of the address conversion as data.

또, 상기 실시예에서는 메모리어레이(111)에 결함이 있는지 판정하여 기록을 행할 경우에 관해 설명했지만, 도 12의 가변어드레스변환회로(130)의 센스앰프(133)의 출력신호선을 메모리회로(110)의 어드레스디코더(112)뿐 아니라 입출력 & 비교회로(120)에도 공급가능하도록 구성해 둔다. 그리고 상기와 동일하게 하여 가변어드레스변환회로(130)의 메모리어레이(131)로의 기록데이터의 정상/이상을 판정하여 이상인 경우에는 어드레스를 건너뛰게 한다. 이에 의해메모리어레이(131)에 관해서도 모든 메모리셀이 정상일 필요가 없을 뿐 아니라, 사전에 메모리어레이에 불량비트가 없는지 테스트할 필요도 없어진다.In the above embodiment, the case where writing is performed by determining whether the memory array 111 is defective is described. However, the output signal line of the sense amplifier 133 of the variable address conversion circuit 130 shown in FIG. It is configured to be able to supply not only the address decoder 112 but also the input / output & comparison circuit 120. In the same manner as described above, the normal / abnormal of the write data of the variable address conversion circuit 130 to the memory array 131 is determined, and if it is abnormal, the address is skipped. This eliminates the need for all memory cells to be normal for the memory array 131 as well as the need to test whether there are no bad bits in the memory array beforehand.

도 16에는 도 12의 가변논리기능회로가 복수개 늘어선 웨이퍼 일부분의 구성이 도시되어 있다.FIG. 16 illustrates a configuration of a portion of a wafer in which a plurality of variable logic circuits of FIG. 12 are arranged.

도 16에 부호(110)로 나타나 있지만, 하나의 반도체칩상에 복수개의 매트릭스상으로 배치된 본래의 메모리회로이고, 그 주변에 도시되어 있는 회로가 웨이퍼의 스크라이브영역에 설치되고 각 메모리회로간을 접속하는 배선 및 데이터 스토리지(160)와 스위치 매트릭스(170) 등의 보조회로이고, 메모리회로와 보조회로로 가변논리기능회로(100)가 구성된다. 도에 도시되어 있는 바와 같이 각 메모리회로(110)간에는 가로방향배선영역(210)과 세로방향배선영역(220)이 설치되고 가로방향배선영역(210)과 세로방향배선영역(220)의 교차부위에는 선택적으로 신호선을 결합가능하게 하는 가변스위치회로(230)가 설치되어 있다. 또한 가변논리기능회로(100)의 어드레스입력단자를 세로방향배선영역(220)의 신호선에 선택적으로 결합하기 위한 가변스위치회로(240)와 각 가변논리기능회로(100)의 데이터입출력단자를 가로방향배선영역(210)의 신호선에 선택적으로 결합하기위한 가변스위치회로(250)가 설치되어 있다.Although denoted by reference numeral 110 in FIG. 16, this is an original memory circuit arranged in a plurality of matrices on one semiconductor chip, and circuits shown in the periphery thereof are provided in the scribe area of the wafer to connect the respective memory circuits. And an auxiliary circuit such as a wiring and data storage 160 and a switch matrix 170, and a variable logic function circuit 100 is configured as a memory circuit and an auxiliary circuit. As shown in FIG. 1, a horizontal wiring area 210 and a vertical wiring area 220 are provided between each memory circuit 110, and an intersection portion between the horizontal wiring area 210 and the vertical wiring area 220 is provided. The variable switch circuit 230 for selectively coupling signal lines is provided. In addition, the variable switch circuit 240 for selectively coupling the address input terminal of the variable logic function circuit 100 to the signal line of the vertical wiring area 220 and the data input / output terminals of each variable logic function circuit 100 in the horizontal direction. A variable switch circuit 250 for selectively coupling to the signal line of the wiring area 210 is provided.

이렇게 웨이퍼의 스크라이브영역에 각 메모리회로간을 접속하는 배선 및 보조회로를 설치해 두므로써, 메모리회로를 테스트하는 ALPG를 구성하는 논리기능을 갖는 논리회로를 HDL기술에 따라 구성할 수 있게 되었다. 가변스위치회로(240)와 (250)도 도 9에 도시되어 있는 스위치 매트릭스회로(170)와 동일한 회로로 구성된다.In this way, wirings and auxiliary circuits that connect the respective memory circuits are provided in the scribe area of the wafer, whereby a logic circuit having a logic function constituting the ALPG for testing the memory circuits can be constructed in accordance with HDL technology. The variable switch circuits 240 and 250 are also constituted of the same circuit as the switch matrix circuit 170 shown in FIG.

또, 데이터 스토리지(160)는 메모리회로마다 설치할 필요는 없고 도 17과 같이 몇 개의(예를 들면 n개) 메모리회로(MEM1 ~ MEMn)에 대해 한개 설치하고 그 데이터 스토리지(160)에서 복수의 메모리회로에 대응하여 설치되어 있는 스위치 매트릭스(170)에 대해 신호를 피드백시키듯이 구성하는 것도 가능하다. 이것에 의해 웨이퍼 전체로서의 데이터 스토리지(160)의 수를 줄이고 스크라이브영역을 보조회로를 위해 일부러 넓게하도록 하는 배려도 불필요해진다.The data storage 160 need not be provided for each memory circuit, but as shown in FIG. 17, one (for example n) memory circuits MEM1 to MEMn is provided, and the data storage 160 includes a plurality of memories. It is also possible to configure such that the signal is fed back to the switch matrix 170 provided corresponding to the circuit. This eliminates the need to reduce the number of data storage 160 as the entire wafer and to deliberately widen the scribe area for the auxiliary circuit.

다음으로 본 발명을 실제 디바이스에 적용한 다음 유효한 기술에 관해 설명한다. 전술한 바와 같이 실시예에 있어서는 웨이퍼상의 메모리회로를 이용하여 ALPG를 구성하기 위해 스크라이브영역에 배선과 가변스위치회로를 설치한다고 설명했지만, 각 메모리회로간에서 교환하는 신호가 많아지거나, ALPG를 구성하는 기능블럭의 수가 많아지는 경우(기능블럭을 세분화한 경우)에는 소정의 폭을 갖는 스크라이브영역에 설치된 배선만으로는 부족해지는 경우가 예상된다. 그래서 본 발명자는 웨이퍼단계에서의 테스트시에만 사용하는 배선구조를 설치하는 것에 관해서 검토했다.Next, the present invention will be described with reference to the following valid technologies. As described above, in the embodiment, the wiring and the variable switch circuit are provided in the scribe area in order to form the ALPG using the memory circuit on the wafer, but the signals to be exchanged between the memory circuits are increased or the ALPG is constituted. When the number of functional blocks increases (in the case of subdividing the functional blocks), it is expected that only the wiring provided in the scribe area having a predetermined width will be insufficient. Therefore, the present inventors have studied the provision of a wiring structure to be used only for testing at the wafer stage.

도 18에는 그러한 테스트용 배선구조의 일례를 도시한다.18 shows an example of such a test wiring structure.

도 18에 있어서 300은 단결정실리콘웨이퍼와 같은 반도체기판, 310은 범용 SRAM과 같은 메모리회로(110)가 형성되는 메모리형성영역, 320은 데이터 스토리지(160)와 스위치 매트릭스(170), 가변스위치회로(230, 240, 250) 등의 보조회로가 형성되는 스크라이브영역, 330은 완성된 메모리회로(110) 위쪽을 덮도록 형성된 최종보호막, 340은 본딩와이어 등에 의해 리드단자 등에 접속되는 패드이다.In FIG. 18, reference numeral 300 denotes a semiconductor substrate such as a single crystal silicon wafer, 310 denotes a memory formation region in which a memory circuit 110 such as a general-purpose SRAM is formed, 320 denotes a data storage 160, a switch matrix 170, and a variable switch circuit ( A scribe area in which auxiliary circuits such as 230, 240, and 250 are formed, 330 is a final protective film formed to cover the completed memory circuit 110, and 340 is a pad connected to a lead terminal or the like by a bonding wire or the like.

이 실시예에 있어서는 상기 최종보호막(330) 표면에 PIQ(폴리이미드절연막) 등의 절연성합성수지막(351, 352, 353)이 스핀온법 등에 의해 순차형성되고 각 합성수지막(351, 352, 353)의 표면에 데이터 스토리지(160)와 스위치 매트릭스(170)간을 접속하기위한 배선(360)과 가변스위치 회로(230, 240, 250)간을 접속하기 위한 배선(210, 220)이 형성된 구조로 되어 있다. 특히 한정되는 것은 아니지만, 이 실시예에서는 배선(360)은 1층째의 알루미층이고 배선(210)은 2층째의 알루미층이고 배선(220)은 3층째의 알루미층으로 각각 형성되어 있다. 370은 각 배선(360)과 (210, 220)에 프로브(380)에 의해 신호와 전원전압을 보내기 위한 패드이다.In this embodiment, insulating synthetic resin films 351, 352, and 353, such as PIQ (polyimide insulating film), are sequentially formed on the surface of the final protective film 330 by the spin-on method or the like, and the respective synthetic resin films 351, 352, and 353 are formed. The wire 360 has a structure in which a wire 360 for connecting between the data storage 160 and the switch matrix 170 and wires 210 and 220 for connecting between the variable switch circuits 230, 240, and 250 are formed. . Although not particularly limited, in this embodiment, the wiring 360 is an aluminum layer of the first layer, the wiring 210 is an aluminum layer of the second layer, and the wiring 220 is formed of an aluminum layer of the third layer, respectively. 370 is a pad for sending a signal and a power supply voltage to each of the wirings 360 and 210 and 220 by the probe 380.

또, 도 19 ~ 도 22에 도시하는 바와 같이 이 실시예에서는 상기 각 배선(360, 210, 220)은 메모리회로형성영역(310)의 위쪽에 형성되어 있다. 도 19는 데이터 스토리지(160)와 스위치 매트릭스(170) 사이를 접속하기 위한 배선(360)의 패턴예, 도 20은 가변스위치회로(230, 240, 250)간을 접속하기 위한 세로방향배선(210)의 패턴예, 도 21은 가변스위치회로(230, 240, 250)간을 접속하기 위한 가로방향배선(220)의 패턴예, 도 22는 그것을 정리하여 표시한 것이다. 특히 제한되지는 않지만, 귀환용 배선(360)은 서로 직교하는 배선(210)과 (220)에 대해 약 45°방향으로 형성되어 있고 이것에 의해 배선길이가 짧아져서 그 만큼 신호의 지연도 적어지도록 되어 있다.19 to 22, the wirings 360, 210, and 220 are formed above the memory circuit forming region 310 in this embodiment. FIG. 19 is a pattern example of a wiring 360 for connecting between the data storage 160 and the switch matrix 170, and FIG. 20 is a vertical wiring 210 for connecting between the variable switch circuits 230, 240, and 250. FIG. 21 is a pattern example of the horizontal wiring 220 for connecting the variable switch circuits 230, 240, and 250, and FIG. 22 shows them collectively. Although not particularly limited, the feedback wiring 360 is formed in a direction of about 45 ° with respect to the wirings 210 and 220 which are orthogonal to each other, whereby the wiring length is shortened so that the signal delay is reduced by that much. It is.

PIQ를 이용한 경우, 그 표면에 형성되는 배선의 정밀도는 그 만큼 높은 것을 얻을 수 있지만, 본 실시예에 있어서는 스크라이브영역에 형성된 테스트용 ALPG를구성하기 위한 보조회로간을 접속하는 배선으로 사용되는 것 뿐이므로 높은 정밀도는 필요하지 않고 저항이 낮으면 좋고 본래의 메모리회로 배선과는 별개이므로 배선스페이스는 충부히 있다. 그래서 이 실시예에서는 10 ~ 20㎛정도의 폭을 갖는 배선으로 형성되어 있다. 또, 각 배선(210)과 (220)에 대해 테스트시에 프로브에 의해 신호와 전원전압을 보내기 위한 패드(370)도 배선(210)과 (220)이 메모리회로형성영역(310)의 위쪽에 형성되어 있으므로 여유를 갖고 설치할 수 있다. 상기 수지막(350 ~ 353) 및 그 표면의 배선(360, 210, 220)은 웨이퍼에서의 테스트종료후에 제거해도 좋지만, 남기는 것도 가능하다.In the case of using the PIQ, the accuracy of the wiring formed on the surface can be obtained as high as that, but in the present embodiment, it is only used as the wiring for connecting the auxiliary circuits for forming the test ALPG formed in the scribe area. Therefore, high precision is not required, the resistance should be low, and the wiring space is sufficient since it is separate from the original memory circuit wiring. In this embodiment, therefore, the wiring is formed with a width of about 10 to 20 mu m. In addition, each of the wirings 210 and 220 has a pad 370 for transmitting signals and power supply voltages by the probe at the time of the test, and the wirings 210 and 220 are located above the memory circuit forming region 310. Since it is formed, it can be installed with a margin. The resin films 350 to 353 and the wirings 360, 210, and 220 on the surface thereof may be removed after completion of the test on the wafer, but may be left.

또한, 상기 실시예에서는 자기구성가능한 가변논리회로에서 기능회로를 구성하는 예를 도시했지만, 이들을 구성하기 위한 콘트롤러가 측정기능을 갖는 경우에는 그것으로 검증하고 논리구성의 적절함을 도모하는 것이 가능하다.In addition, in the above embodiment, an example of configuring the functional circuits in the self-configurable variable logic circuit is shown. However, when the controller for configuring them has a measuring function, it is possible to verify it and to promote the proper logic configuration. .

다음으로 상기 실시예를 적용한 반도체메모리의 검사방법과 그 이점을 종래의 반도체메모리의 검사방법과 비교하면서 설명한다.Next, a description will be given of a semiconductor memory inspection method and its advantages compared with the conventional semiconductor memory inspection method.

종래의 반도체메모리 검사는 도 23에 도시되어 있는 순서로 이루어져 있다. 즉, 웨이퍼상에 메모리회로를 형성하는 전공정이 종료하면 ①프로브에서 웨이퍼상의 메모리회로의 패드에 직류전압을 인가하여 원하는 직류전압특성을 갖고 있는지 검사하는 DC테스트, ②메모리 어레이내에 불량비트가 있는 지 검사하는 불량비트테스트, ③검출된 불량비트를 예비메모리셀과 치환하는 구제처리, ④2회째의 DC테스트, ⑤회로가 정상인 논리동작을 하는 지 검사하는 펑션테스트, ⑥패키지로의 조립공정, ⑦패키지상태에서의 DC테스트, ⑧패키지상태에서의 펑션테스트, ⑨교류신호를 보내어 회로특성을 검사하는 AC테스트, ⑩고온하에서 고전압을 인가하여 회로를 수 ~ 십수시간 동작시키는 신뢰성을 검사하는 번인(에이징과 동의어)시험, ⑪저온하에서의 DC테스트, ⑫저온하에서의 펑션테스트, ⑬저온하에서의 AC테스트, ⑭고온하에서의 DC테스트, ⑮고온하에서의 펑션테스트, 16)고온하에서의 AC테스트를 거쳐 완성품으로 되어 있다. 또, 상기 ⑩의 번인시험은 제품의 보다 높은 신뢰성을 보증하기 위하여 테스터에서 테스트패턴을 보내어 출력신호를 감시하면서 행하는 모니터링 번인이 이루어지는 것도 있었다. 다만, 이러한 번인장치는 극히 고가여서 제품의 단가도 높아진다.The conventional semiconductor memory test is made in the order shown in FIG. In other words, when the entire process of forming the memory circuit on the wafer is completed, the probe is applied with a DC voltage to the pad of the memory circuit on the wafer to check whether the probe has the desired DC voltage characteristics. Bad bit test to check, ③ Remedy process to replace the detected bad bit with spare memory cell, ④ 2nd DC test, ⑤ Function test to check if the circuit works normally, ⑥ Assembly process into package, ⑦ Package DC test in the state, ⑧ function test in the package state, ⑨ AC test to check the circuit characteristics by sending the AC signal, and 번 burn-in to check the reliability of operating the circuit for several to tens of hours under high temperature. Synonyms) Test, DC test at low temperature, Function test at low temperature, AC test at low temperature, D at high temperature C test, function test under high temperature, 16) AC test under high temperature, finished product. In addition, in the burn-in test of the above-described test, a monitoring burn-in in which a test pattern is sent from a tester to monitor an output signal is performed in order to ensure higher reliability of the product. However, these burn-in devices are extremely expensive, resulting in higher unit costs.

한 편, 도 24에는 본 발명의 상기 실시예를 적용한 반도체메모리에 있어서의 검사순서가, 또 도 25에는 도 24중의 ②의 불량비트테스트의 세부사항이 도시되어 있다. 실시예인 반도체메모리에 있어서는 웨이퍼상에서 ALPG를 구성하여 웨이퍼상태에서 자기테스트를 할 수 있으므로 웨이퍼상태에서 번인시험을 할 수 있게 되었다.On the other hand, Fig. 24 shows the inspection procedure in the semiconductor memory to which the above embodiment of the present invention is applied, and Fig. 25 shows details of the bad bit test in Fig. 24. In the semiconductor memory of the embodiment, the ALPG can be configured on the wafer to perform a magnetic test in the wafer state, so that the burn-in test can be performed in the wafer state.

이에 의해 ②의 불량비트테스트를 번인장치에서 번인시험과 병행하여 함과 동시에 ⑤의 펑션테스트시에 상온과 저온과 고온으로 각각 이루어지는 것에 의해 도 24에 도시하는 것과 같이 도 23에 있어서의 ⑧의 펑션테스트와, ⑩의 번인시험과, ⑫의 저온하에서의 펑션테스트와, ⑮의 고온하에서의 펑션테스트를 생략할 수 있고, 토탈 검사시간을 대폭적으로 단축할 수 있다는 이점이 있다. 또, 웨이퍼상태에서의 번인시험시에 ALPG에 의한 자기테스트를 할 수 있으므로 종래 행해졌던 모니터링 번인이 불필요해지므로 모니터링 번인이 가능한 고가의 번인장치가 불필요해지고 비용상승을 회피하면서 제품의 고신뢰성을 얻을 수 있게 된다.Thus, the bad bit test of ② is performed in parallel with the burn-in test in the burn-in apparatus, and at the time of the function test of ⑤, respectively, at room temperature, low temperature, and high temperature, the function of ⑧ in FIG. 23 is shown in FIG. The test, the burn-in test of the fin, the function test under the low temperature of the fin, and the function test under the high temperature of the fin can be omitted, and the total inspection time can be greatly shortened. In addition, self-testing by ALPG can be performed during burn-in test in wafer state, which eliminates the need for conventional monitoring burn-in, which eliminates the need for an expensive burn-in device capable of monitoring burn-in and obtains high reliability while avoiding cost increase. It becomes possible.

또한, 최근, 반도체메모리 제품중에는 유저로부터의 요망으로 패키지에 조립되지 않은 칩상태로 납품하는 KGD(Know Good Die)라 불리는 제품이 있고 종래 이런 제품은 번인시험을 하기위해 일부러 가상패키지에 조립하고나서 시험종료후에 패키지에서 꺼냈지만, 본 발명을 적용한 메모리에서는 웨이퍼상태에서 번인시험을 할 수 있으므로, ⑤의 펑션테스트종료 후에 KGD제품으로 출하할 수 있고 비용을 대폭 저하시킬 수 있는 이점이 있다.In addition, recently, there is a product called KGD (Know Good Die), which is delivered as a chip that is not assembled into a package in the semiconductor memory products, at the request of a user. In the past, such a product was deliberately assembled into a virtual package for burn-in test. Although removed from the package after the end of the test, since the burn-in test can be performed in the wafer state in the memory to which the present invention is applied, it can be shipped as a KGD product after the end of the function test of ⑤, and the cost can be greatly reduced.

여기에서 도 24중의 ②의 불량비트 테스트순서를 도 25를 이용하여 설명한다. 또, 도 24중 ⑤의 펑션테스트는 도 25의 불량비트테스트와 동일한 순서로 이루어지므로 중복설명은 생략한다.Here, the bad bit test procedure of ② in Fig. 24 will be described with reference to Fig. 25. The function test 5 in FIG. 24 is performed in the same order as the bad bit test in FIG.

불량비트테스트와 펑션테스트에 있어서는 우선 ①의DC테스트에서 얻어진 결과에 기초하여 웨이퍼상의 제품(각 메모리회로)수와 DC테스트불량이 된 제품 등의 실장상황을 파악한다.(스텝(S21)) 다음으로 피검사제품의 어드레스개수와 데이터비트수, SRAM인지 DRAM인지 등의 제품에 관한 설정을 한다.(스텝(S22)) 그리고나서, 피검사제품에 적합한 ALPG를 구성하는 논리를 HDL등에 의해 기술한다.(스텝(S23)) 그리고 그 기술을 컴퓨터 등으로 해독하여 논리합성한 후 ALPG를 게이트레벨로 나타낸 논리구성데이터를 얻는다.(스텝(S24)) 이어서 ALPG를 구성하는 논리기능회로를 실현하는 메모리회로를 웨이퍼상에서 추출하여 그 배치를 결정한다.(스텝(S25))In the bad bit test and function test, first, the mounting conditions of the product (each memory circuit) on the wafer and the defective DC test are determined based on the result obtained from the DC test in step (1). Then, the number of addresses to be inspected, the number of data bits, and whether the SRAM or the DRAM is used are set. (Step S22) Then, the logic for configuring the ALPG suitable for the inspected product is described by HDL or the like. (Step S23) Then, the technique is decoded by a computer or the like, and logically synthesized to obtain logical configuration data representing the ALPG at the gate level. (Step S24) A memory for realizing the logic function circuit constituting the ALPG. The circuit is extracted on the wafer and its arrangement is determined (step S25).

다음으로 메모리회로에 의해 웨이퍼상에 실현하는 논리기능회로가 순서회로인지 조합회로인지 판정한다.(스텝(S26)) 그리고 조합회로인 경우에는 실현하는 논리기능회로에 따라 메모리회로에 기록해야할 논리수치데이터를 작성하여 그것을 대응하는 메모리회로의 메모리어레이내에 기록한다.(스텝(S27, S28)) 그리고나서 기록된 데이터를 판독하여 바르게 기록되었는지 판정하고 잘못되었을 때에는 그 부분을 불량부위로하여 논리구성의 대상에서 제외하여 스텝(S25)으로 돌려보내 다시 고친다.(스텝(S29), (S30 →S31))Next, the memory circuit determines whether the logic function circuit realized on the wafer is a sequential circuit or a combination circuit (step S26). In the case of the combination circuit, the logic value to be written to the memory circuit in accordance with the logic function circuit to be realized. The data is created and recorded in the memory array of the corresponding memory circuit (steps S27, S28). Then, the recorded data is read and judged to have been written correctly. It removes from the object and returns to step S25 to fix it again (steps S29, (S30-> S31)).

한 편, 스텝(S26)의 판정에서 순서회로였던 경우에는 그 순서회로를 조합회로로 분해하고 각 회로에 따라 메모리회로에 기록해야할 논리수치데이터를 작성하여 그것을 대응하는 메모리회로의 메모리어레이내에 기록한다.(스텝(S32 ~ S34) 그리고나서 기록된 데이터를 판독하여 바르게 기록되었는지를 판정하여 잘못되었을 때에는 그 부분을 불량부위로하여 논리구성 대상에서 제외한 뒤 스텝(S25)로 돌려보내 다시 고친다.(스텝(S35, S36 →S31)) 그리고 판독데이터가 바른 경우에는 순서회로에 있어서 전회의 출력데이터에서 다음 입력상태를 제어할 수 있도록 보조회로로서의 스위치 매트릭스(170)를 전환하기 위한 제어데이터를 생성하고 그것을 메모리회로에 기록하여 그것이 판독되었을 때에 데이터 스토리지(160)를 통해 스위치 매트릭스(170)가 바르게 전환되도록 한다.(스텝(S37, S38))On the other hand, if it is a sequential circuit in the determination of step S26, the sequential circuit is decomposed into a combination circuit, and logical value data to be written into the memory circuit is created according to each circuit and recorded in the memory array of the corresponding memory circuit. (Steps S32 to S34) Then, the recorded data is read to determine whether it is recorded correctly. If it is wrong, the part is taken out as a defective part, removed from the object of logical construction, and returned to step S25 to be corrected again. (S35, S36? S31)) If the read data is correct, the control circuit for generating the control data for switching the switch matrix 170 as the auxiliary circuit so as to control the next input state from the previous output data in the sequential circuit and Write to memory circuitry and switch matrix 170 correctly switches through data storage 160 when it is read (Steps S37, S38)

그 후, 메모리회로간을 임의로 접속하는 가변스위치회로(230, 240, 250)의 접속방법을 결정하고 그 제어정보를 작성하여 거기에 기초하여 가변스위치회로(230, 240, 250)가 대응하는 제어정보메모리에 제어정보를 기록하여 가변스위치회로(230, 240, 250)의 접속상태를 설정하여 웨이퍼상에 ALPG를 구성한다.(스텝(S39, S40)) 그리고나서 구성된 ALPG를 기동시켜서 테스트패턴을 생성하고피검사대상인 메모리회로에의 기록과 그 판독을 행하여 순차검사한다.(스텝(S41)) 그리고 검사가 종료되면 웨이퍼상의 모든 메모리회로에 관해 검사가 완료되었는지 판정하고, (스텝(S50)) 완료되어 있지않은 경우는 스텝(S25)로 돌아가 검사가 종료된 메모리회로를 사용하여 웨이퍼상에 ALPG를 다시 구성한다. 그 후, 스텝(S51)에서 번인이 완료되었는지를 판정하고 완료되어 있지 않은 경우는 스텝(S22)으로 돌아와 ALPG를 다시 구성하고 상기 처리를 반복하여 번인이 완료되면 일련의 처리가 종료된다. 스텝(S21 ~ S50)에 의한 검사는 한 번 하는 것 만으로도 좋지만, 번인시험은 긴시간을 요하므로 그 동안에 반복검사를 하므로써 신뢰성를 높일 수 있다.Then, the connection method of the variable switch circuits 230, 240, 250 which arbitrarily connects the memory circuits is determined, the control information is prepared, and the variable switch circuits 230, 240, 250 respond to the control based thereon. The control information is recorded in the information memory to set the connection state of the variable switch circuits 230, 240 and 250 to configure the ALPG on the wafer (steps S39 and S40). Then, the configured ALPG is activated to start the test pattern. It generates and writes to the memory circuit to be inspected and reads it out and sequentially inspects it (step S41). When the inspection ends, it is determined whether the inspection is completed for all the memory circuits on the wafer (step S50). If not, the process returns to step S25 to reconstruct the ALPG on the wafer using the memory circuit after the inspection is completed. After that, it is determined whether burn-in is completed in step S51, and if it is not completed, the process returns to step S22 to reconfigure ALPG and repeats the above process, and when the burn-in is completed, the series of processes ends. The inspection by the steps S21 to S50 may be performed only once, but since the burn-in test requires a long time, reliability can be improved by repeating the inspection in the meantime.

이상 본발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 변경이 가능한 것은 말할 필요도 없다. 실시예에 있어서는 웨이퍼상의 메모리회로를 사용하여 ALPG를 구성하고 이 ALPG에 의해 다른 메모리회로에 테스트패턴의 기록과 판독을 행하고 메모리회로에서 읽혀진 데이터와 기록된 데이터를 비교하여 일치하고 있는지의 비교판정은 외부의 컴퓨터로 이루어지는 경우에 관해 설명했지만, 이러한 비교판정의 기능을 갖는 ALPG를 웨이퍼상의 메모리회로를 사용하여구성하도록 해도 좋다.As mentioned above, although the invention made by this invention was demonstrated concretely based on the Example, this invention is not limited to the said implementation, Needless to say that various changes are possible in the range which does not deviate from the summary. In the embodiment, the ALPG is constructed using a memory circuit on the wafer, and the ALPG writes and reads a test pattern to another memory circuit, compares and compares the data read from the memory circuit with the written data. Although the case which consists of an external computer was demonstrated, you may comprise the ALPG which has such a function of comparative determination using the memory circuit on a wafer.

도 26에는 웨이퍼상에 비교판정의 기능을 갖는 ALPG를 구성한 경우에 있어서 불량비트테스트의 순서와 비트구제의 순서가 도시되어 있다. 도 26의 순서는 도 25의 순서와 거의 동일하다. 다른 점은 스텝(S23)에 있어서 구성되는 ALPG가 메모리회로에서 판독된 데이터와 기록된 데이터를 비교하여 일치하고 있는지 비교판정회로와 판정결과인 불량비트의 위치정보를 기억하는 FAIL메모리를 포함하고 있는 점, 및 ALPG에 의한 검사처리(스텝(S41))의 다음으로 불량 유무의 판정처리(스텝(S42))와, 불량이 있었을 때에 FAIL메모리에 기억함과 동시에 ALPG를 구성하는 메모리회로의 리스트에서 상기 메모리회로를 삭제하는 처리(스텝(S43, S44))가 부가되는 점에 있다.FIG. 26 shows the order of the bad bit test and the order of the bit rescue in the case of configuring an ALPG having a function of comparative determination on the wafer. The order of FIG. 26 is almost the same as that of FIG. The difference is that the ALPG configured in step S23 compares the data read out from the memory circuit with the recorded data and includes a FAIL memory for storing the position information of the bad bit as a result of the comparison determination circuit and the result of the determination. After the point and the inspection process by ALPG (step S41), the determination process of whether there is a failure (step S42), and when there is a defect, the memory is stored in the FAIL memory and the list of memory circuits constituting the ALPG. The process of deleting the memory circuit (steps S43 and S44) is added.

또한, 각 메모리회로가 예비메모리열과 예비메모리행 및 어드레스변환회로를 갖는 용장회로를 구비하고 있는 경우에 메모리회로에서 판독된 데이터와 기록된 데이터를 비교하여 판정하는 비교판정의 기능을 갖는 ALPG를 웨이퍼상의 메모리회로를 사용하여 구성하고 또한 ALPG에 의한 검사에 의해 얻어진 판정결과에 기초하여 불량비트를 예비메모리셀로 치환하는 구제회로(용장치환 알고리즘을 갖는 회로)를 웨이퍼상의 메모리회로를 사용하여 구성하고 비트구제까지 자동적으로 이루어지도록 구성하는 것도 가능하다. 또, 용장치환 알고리즘 자체는 공지이므로 그것을 이용하면 좋다.In addition, when each memory circuit includes a redundant circuit having a spare memory row, a spare memory row, and an address conversion circuit, an ALPG having a function of comparison determination for comparing and determining the data read from the memory circuit with the written data is determined. A remedy circuit (a circuit having a solution switching algorithm) for replacing defective bits with a spare memory cell based on a determination result obtained by inspection by the ALPG and using a memory circuit on the wafer. It is also possible to configure the bit relief to be done automatically. The molten ring algorithm itself is well known and may be used.

도 27에는 비트구제기능을 설치한 웨이퍼에 있어서의 반도체메모리의 검사순서가 도시되어 있다. 이 실시예의 메모리검사에 있어서는 웨이퍼상에서 ALPG를 구성하고 웨이퍼상태에서 자기테스트를 행할 수 있으므로 웨이퍼상태에서 번인시험을 할 수 있게 된다. 또 비트구제기능을 가지므로 불량비트테스트 종료후에 그 테스트결과에 기초하여 비트구제처리가 계속해서 이루어진다.Fig. 27 shows the inspection procedure of the semiconductor memory in the wafer provided with the bit relief function. In the memory inspection of this embodiment, since the ALPG can be configured on the wafer and the magnetic test can be performed in the wafer state, the burn-in test can be performed in the wafer state. In addition, since the bit repair function has been performed, the bit repair process is continuously performed based on the test result after the bad bit test is finished.

이에 의해 ②의 불량비트테스트를 번인장치에서 번인시험과 병행하여 동시에 하고 ⑤의 펑션테스트 시에 상온과 저온과 고온으로 각각 행하므로써, 도 27에 도시하는 것과 같이 도 23에 있어서 ③의 구제처리와, ⑧의 펑션테스트와, ⑩의 번인시험과, ⑫의 저온하에서의 펑션테스트와, ⑮의 고온하에서의 펑션테스트를 생략할 수 있고, 토털검사시간을 큰폭으로 단축할 수 있는 이점이 있다.As a result, the bad bit test of ② is performed in parallel with the burn-in test in the burn-in apparatus, and at the time of the function test of ⑤ at the normal temperature, the low temperature, and the high temperature, respectively, so that the relief process of ③ in FIG. The function test of ⑧, the burn-in test of ⑩, the function test at low temperature of ⑫, and the function test at high temperature of 를 can be omitted, and the total inspection time can be greatly shortened.

도 28에는 도 27 중의 ②의 불량비트테스트 & 구제처리의 상세한 순서가 도시되어 있다. 도 28의 순서는 도 25의 불량비트테스트순서와 거의 동일하다. 다른 점은 스텝(S23)에 있어서 구성되는 ALPG가 메모리회로에서 판독된 데이터와 기록된 데이터를 비교하여 일치하는 지의 비교판정회로와, 판정결과인 불량비트의 위치정보를 기억하는 FAIL메모리와, 검출된 불량비트가 각 메모리회로 내의 용장회로에 의해 구제가능한지를 판정하여 구제하는 구제알고리즘을 포함하고 있는 점, 및 ALPG에 의한 검사처리(스텝(S41)의 다음으로 불량 유무의 판정처리(스텝S42)와 불량이 있었던 때에 그 불량이 구제가능한지를 판정하는 처리(스텝S42)와, 불량이 있었을 때에 그 불량이 구제가능한지 판정하는 처리(스텝S45)와 구제불능인 경우에 FAIL메모리에 기억됨과 동시에 ALPG를 구성하는 메모리회로의 리스트로부터 상기 메모리회로를 삭제하는 처리(스텝(S43, S44))와, 불량비트가 구제가능할 때에 구제알고리즘을 기동시켜 행하는 구제처리(스텝(S46, S47))가 추가되어 있는 점에 있다.FIG. 28 shows the detailed procedure of the bad bit test & remedy processing of ② in FIG. The procedure of FIG. 28 is almost identical to the bad bit test procedure of FIG. The difference is that the ALPG configured in step S23 compares and compares the data read out from the memory circuit with the recorded data, a FAIL memory for storing the position information of the bad bit as a result of the determination, and detection. And a remedy algorithm for determining and relieving whether the defective bit has been remedied by the redundant circuit in each memory circuit, and the inspection process by the ALPG (the determination processing of the presence or absence of the defect after the step S41) (step S42). And the process of determining whether the defect is remediable when there is a defect (step S42); the process of determining whether the defect is remediable when the defect is defective (step S45); A process of deleting the memory circuit from the list of constituting memory circuits (steps S43 and S44), and a relief algorithm is started when a bad bit can be remedied. The relief processing (steps S46 and S47) to be added is added.

그런데, 상기 실시예에서는 웨이퍼레벨에서 ALPG를 구성하고 그에 따라 메모리회로를 테스트하는 경우에 있어서 설명했지만, 최근의 범용 반도체메모리는 각각이 어드레스디코더와 센스앰프를 구비한 복수의 메모리매트로 구성되어 있고 각각의 메모리매트를 도 17에 있어서 메모리회로(MEM1 ~ MEMn)로 간주하는 것도 가능하다. 즉, 하나의 반도체메모리내에 있어서 상기 실시예와 동일하게 하여 복수의 메모리매트에서 ALPG를 구성하고 칩자체에서 테스트를 행하도록 구성하는 것도 가능하다. 그 경우, 종래의 반도체메모리 그대로로는 본 발명을 실시할 수 없으므로 도 17에 도시되어 있는 데이터 스토리지(160)와 스위치매트릭스(170)를 메모리칩내에 설치하도록 하면 된다.In the above embodiment, the ALPG is configured at the wafer level and the memory circuit is tested accordingly. However, the recent general-purpose semiconductor memory is composed of a plurality of memory mats each having an address decoder and a sense amplifier. Each memory mat can be regarded as the memory circuits MEM1 to MEMn in FIG. In other words, it is also possible to configure ALPG in a plurality of memory mats and to perform a test on the chip itself in the same manner as the above embodiment in one semiconductor memory. In this case, since the present invention cannot be implemented using a conventional semiconductor memory, the data storage 160 and the switch matrix 170 shown in FIG. 17 may be provided in the memory chip.

또한, 이상의 실시예에 있어서는 복수의 반도체메모리가 형성된 웨이퍼상에 ALPG를 구성하여 자기테스트를 가능하게 하는 보조회로를 설치하여 웨이퍼상태에서의 에이징테스트를 가능하게 한 실시예에 관해 설명했지만, 이 발명은 웨이퍼에 한정되는 것은 아니다. 즉, 종래보다 번인(에이징)시험에 있어서는 에이징 보드라 불리는 기판상에 복수의 피검사메모리를 탑재하므로써 이루어지지만, ALPG를 구성하여 자기테스트를 가능하게 하는 보조회로를 반도체집적회로화하여 이 에이징 보드상에 피검사메모리와 함께 탑재하여 이 보조회로와 피검사메모리의 일부에서 ALPG를 구성하므로써 자기테스트를 하도록 할 수도 있다.In the above embodiment, the embodiment in which the aging test in the state of the wafer is enabled by providing an auxiliary circuit for enabling self-test by forming ALPG on the wafer on which the plurality of semiconductor memories are formed has been described. Silver is not limited to the wafer. In other words, in the burn-in (aging) test, the aging board is formed by mounting a plurality of inspected memories on a substrate called an aging board. It is also possible to mount the ALPG in this auxiliary circuit and a part of the memory under test by self-test by mounting it on the memory together with the memory under test.

도 29는 에이징보드상에 있어서 테스트회로(ALPG)를 구성하는 경우의 예를 도시한다. 도 29에 있어서 MEM은 피검사메모리, SW-MUX는 도 16의 실시예에 있어서의 보조회로로서의 스위치 매트릭스(170)와 가변스위치회로(230, 240, 250)에 상당하는 반도체집적회로이다. 또, 도 29에 있어서는 도 16의 실시예에 있어서의 보조회로로서의 데이터 스토리지(160)는 피검사메모리(MEM)를 이용하여 구성하도록 하고 있다. 스위치 매트릭스(170)와 데이터 스토리지(160)를 포함한 것을 하나의 반도체집적회로로서 구성하고 에이징 보드상에 피검사메모리와 함께 탑재하여 ALPG를구성하도록 해도 좋다.Fig. 29 shows an example of the configuration of the test circuit ALPG on the aging board. In FIG. 29, MEM is a memory under test, and SW-MUX is a semiconductor integrated circuit corresponding to the switch matrix 170 and the variable switch circuits 230, 240, and 250 as auxiliary circuits in the embodiment of FIG. In FIG. 29, the data storage 160 as an auxiliary circuit in the embodiment of FIG. 16 is configured by using the memory under test MEM. An ALPG may be configured by including the switch matrix 170 and the data storage 160 as one semiconductor integrated circuit and mounted on the aging board together with the memory under test.

도 30에는 에이징 보드상에 탑재된 피검사메모리를 이용하여 ALPG를 구성하고 나머지 메모리르 검사하도록 한 경우에 있어서는 검사순서가 도시되어 있다. 이 실시예의 메모리검사에 있어서는 에이징 보드상에서 ALPG를 구성하여 번인시험시에 자기테스트를 할 수 있으므로 번인장치에서 고온 외에 상온과 저온에서 자기테스트를 각각 행할 수 있으므로 도 30에 도시하는 바와 같이 도 23에 있어서 ③의 구제처리와, ⑧의 펑션테스트와, ⑫의 저온하에서의 펑션테스트와, ⑮의 고온하에서의 펑션테스트를 생략할 수 있고 토털검사시간을 대폭 단축할 수 있는 이점이 있다.FIG. 30 shows the inspection procedure in the case where the ALPG is configured using the memory under inspection mounted on the aging board and the remaining memories are inspected. In the memory test of this embodiment, since the ALPG can be configured on the aging board to perform the magnetic test during the burn-in test, the magnetic test can be performed at room temperature and low temperature in addition to the high temperature in the burn-in apparatus, as shown in FIG. There is an advantage that it is possible to omit the remedy of ③, the function test of ⑧, the function test under the low temperature of ⑫, and the function test under the high temperature of 있고, and to greatly reduce the total inspection time.

도 31에는 도 30 중의 ⑩의 번인시험의 상세한 순서가 도시되어 있다.FIG. 31 shows the detailed procedure of burn-in test of Q in FIG.

이 에이징 보드상에서의 번인시험에 있어서는 우선 보드상에 실장되어 있는 제품(각 메모리회로)의 수 등의 실장상황을 파악한다.(스텝(S61) 다음으로 피검사제품의 어드레스개수와 데이터비트수 등 제품에 관한 설정을 행한다.(스텝(S62)) 그리고나서 보드상의 좌측반쪽 메모리회로를 이용하여 ALPG를 구성한다.(스텝(S63)) 이 ALPG의 구성은 도 25의 스텝(S24 ~ S40)과 동일한 순서에 따른 논리합성에 의해 이루어지므로 설명은 생략한다.In this burn-in test on the aging board, the mounting status such as the number of products (each memory circuit) mounted on the board is first identified. (Step S61) Next, the number of addresses and data bits of the product under test are examined. The product-related setting is made. (Step S62) Then, the ALPG is configured using the left half memory circuit on the board. (Step S63) The configuration of this ALPG is similar to the steps S24 to S40 of FIG. It is made by logical synthesis in the same order, so description is omitted.

다음으로 에이징 보드의 좌측반쪽의 메모리회로에 의해 구성된 ALPG를 기동시켜 테스트패턴을 생성하고 피검사대상인 보드상의 우측반쪽의 메모리회로로의 기록과 그 판독을 행하여 순차검사한다.(스텝(S64)) 그리고 검사가 종료되면 우측 모든 메모리회로가 정상이었는지 판정하고(스텝(S65)), 정상이 아닌 경우는 그 불량제품을 기억하고 그 불량품을 보드상의 제품리스트로부터 삭제한다.(스텝(S66,S67)Next, the ALPG configured by the memory circuit on the left half of the aging board is started to generate a test pattern, and the test is sequentially performed by writing to the memory circuit on the right half on the board under test and reading the result (step S64). When the inspection ends, it is determined whether all the right memory circuits are normal (step S65). If not, the defective product is stored and the defective product is deleted from the product list on the board (steps S66 and S67).

그 후, 보드상의 우측반쪽 제품에 관한 설정을 행한다.(스텝(S68)) 그리고나서 보드상의 우측반쪽 메모리회로를 이용하여 ALPG를 구성한다.(스텝(S69)) 이 ALPG의 구성도 도 25의 스텝(S24 ~ S40))과 동일한 순서에 따른 논리합성에 의해 이루어진다. 다음으로 에이징 보드의 우측반쪽 메모리회로에 의해 구성된 ALPG를 기동시켜 테스트패턴을 생성하고 피검사대상인 보드상의 좌측반쪽 메모리회로에의 기록과 그 판독을 행하여 순차검사한다.(스텝(S70)) 그리고 검사가 종료하면 우측 모든 메모리회로가 정상이었는지 판정하고(스텝(S71)), 정상이 아닌 경우에는 그 불량제품을 기억하여 그 불량품을 보드상의 제품리스트에서 삭제한다.(스텝(S72, S73)) 그 후, 스텝(S74)에서 에이징이 종료되었는지 판정하고 일련의 처리가 종료된다.Thereafter, settings relating to the right half product on the board are made. (Step S68) Then, the ALPG is configured using the right half memory circuit on the board. (Step S69) The configuration of this ALPG is shown in FIG. By logical synthesis in the same order as in steps S24 to S40). Next, the ALPG configured by the right half memory circuit of the aging board is started to generate a test pattern, and the test is sequentially performed by writing to the left half memory circuit on the test target board and reading the result (step S70). When is completed, it is determined whether all the right memory circuits are normal (step S71), and if not normal, the defective product is stored and the defective product is deleted from the product list on the board. (Steps S72, S73) After that, it is determined in step S74 whether aging has ended, and the series of processing ends.

이상의 발명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 반도체메모리의 검사를 예로 취해 설명했지만, 이 발명은 그것에 한정되지않고 메모리를 내장한 반도체 집적회로를 웨이퍼상에서 검사하는 경우에도 이용할 수 있다.In the above invention, the invention made mainly by the present inventors has been described by taking an example of inspection of a semiconductor memory, which is the background of use, and the present invention is not limited thereto. Can be.

Claims (11)

복수의 메모리회로가 탑재된 반도체 웨이퍼 혹은 프린트기판상에 상기 메모리회로간을 임의로 접속가능한 접속수단을 설치하고, 상기 복수의 메모리회로의 일부를 이용하여 소정의 알고리즘에 따라 메모리회로 검사를 위한 신호를 생성함과 동시에 기록한 데이터의 읽기를 행하는 검사회로를 구성하고 상기 검사회로에 의해 상기 웨이퍼 혹은 프린트기판상에서 검사회로를 구성하지 않는 다른 메모리회로의 검사를 행하도록 한 것을 특징으로 하는 반도체메모리의 검사방법.Connection means for arbitrarily connecting the memory circuits is provided on a semiconductor wafer or a printed circuit board on which a plurality of memory circuits are mounted, and a part of the plurality of memory circuits is used to generate a signal for a memory circuit inspection according to a predetermined algorithm. And a test circuit which reads the recorded data, and performs a test of another memory circuit which does not constitute a test circuit on the wafer or the printed circuit board by the test circuit. 청구항 1에 있어서,The method according to claim 1, 상기 웨이퍼상 혹은 프린트기판상에 구성되는 상기 검사회로를 HDL언어로 기술하고 상기 HDL기술을 해독하여 논리구성을 하며 상기 웨이퍼상 혹은 프린트기판상의 메모리회로에 기록 및 상기 접속수단의 접속설정을 하여 웨이퍼상 혹은 프린트기판상에 검사회로를 구성하도록 하는 것을 특징으로 하는 반도체메모리의 검사방법.The inspection circuit formed on the wafer or the printed board is described in HDL language, the HDL technology is decoded, the logic is configured, the write on the wafer or the memory circuit on the printed board and the connection setting of the connecting means are performed on the wafer. Or forming a test circuit on a printed board. 청구항 1 또는 2의 어느 한 항에 있어서,The method according to claim 1 or 2, 상기 접속수단으로 상기 웨이퍼 혹은 프린트기판의 표면에 절연막을 통해 종횡으로 형성된 복수의 배선과,A plurality of wirings formed vertically and horizontally on the surface of the wafer or the printed board by the connecting means; 상기 웨이퍼의 스크라이브영역 혹은 프린트기판의 배선영역에 설치되어 상기복수 배선의 교차부에 있어서 임의의 배선간을 도통가능한 가변 스위치회로를 설치하도록 하는 것을 특징으로 하는 반도체메모리의 검사방법.And a variable switch circuit provided in the scribe area of the wafer or in the wiring area of the printed circuit board, the variable switch circuit being capable of conducting any wiring between intersections of the plurality of wirings. 청구항 1, 2 또는 3 중 어느 한 항에 있어서,The method according to any one of claims 1, 2 or 3, 상기 스크라이브영역 혹은 배선영역에 상기 검사회로를 구성하기 위한 보조회로를 설치하고,An auxiliary circuit for forming the inspection circuit is provided in the scribe area or the wiring area; 상기 보조회로와 상기 웨이퍼 혹은 프린트기판상의 메모리회로를 접속하여 상기 검사회로를 구성하도록 한 것을 특징으로 하는 반도체메모리의 검사방법.And the auxiliary circuit and the memory circuit on the wafer or the printed circuit board are connected to form the inspection circuit. 청구항 1, 2, 3 또는 4중 어느 한 항에 있어서,The method according to any one of claims 1, 2, 3 or 4, 상기 보조회로로서 상기 메모리회로에서 출력된 신호를 유지하는 신호유지회로를 설치하도록 하는 것을 특징으로 하는 반도체메모리의 검사방법.And a signal holding circuit for holding a signal output from the memory circuit as the auxiliary circuit. 청구항 1, 2, 3, 4 또는 5 중 어느 한 항에 있어서,The method according to any one of claims 1, 2, 3, 4 or 5, 상기 보조회로로서, 상기 메모리회로에 기록된 데이터와 기억수단에서 판독된 데이터를 비교하는 비교수단과,Comparison means for comparing the data written in the memory circuit with the data read in the storage means, as the auxiliary circuit; 상기 메모리회로에 공급되는 어드레스신호를 상기 비교수단에 있어서 비교결과에 기초하여 변환하는 가변어드레스 변환수단을 포함하고,Variable address converting means for converting an address signal supplied to said memory circuit based on a comparison result in said comparing means, 상기 메모리회로의 불량 유무 논리검사를 행하는 자기검사기능을 가지게 한 것을 특징으로 하는 반도체메모리의 검사방법.And a self-test function of performing a logic test for the presence or absence of a failure of said memory circuit. 청구항 1, 2, 3, 4, 5 또는 6 중 어느 한 항에 있어서,The method according to any one of claims 1, 2, 3, 4, 5 or 6, 상기 메모리회로가 예비 메모리셀과 불량이 있었던 비트를 상기 예비 메모리셀과 치환하는 용장회로를 구비하고 있는 경우에, 상기 웨이퍼 혹은 프린트기판상의 상기 메모리회로를 이용하여 소정의 알고리즘에 따라 메모리회로의 불량비트를 예비 메모리셀로 치환하는 구제회로를 구성하고,In the case where the memory circuit includes a redundant memory cell and a redundant circuit for replacing a defective bit with the spare memory cell, the memory circuit is defective according to a predetermined algorithm using the memory circuit on the wafer or the printed board. A relief circuit for replacing bits with spare memory cells, 상기 검사회로에 의해 검출된 불량비트를 예비 메모리셀로 치환하는 구제처리를 하도록 한 것을 특징으로 하는 반도체메모리의 검사방법.And a remedy process for replacing defective bits detected by said inspection circuit with spare memory cells. 메모리어레이가 복잡한 메모리매트로 구성된 반도체메모리의 칩상에 상기 메모리매트간을 임의로 접속가능한 접속수단을 설치하고 상기 복수의 메모리매트의 일부를 이용하여 소정의 알고리즘에 따라 메모리매트의 검사를 위한 신호를 생성함과 동시에 기록한 데이터의 판독을 행하는 검사회로를 구성하고 상기 검사회로에 의해 상기 칩의 검사회로를 구성하지 않는 다른 메모리매트의 검사를 행하도록 하는 것을 특징으로 하는 반도체메모리의 검사방법.A connection means for arbitrarily connecting between the memory mats is provided on a chip of a semiconductor memory composed of a memory mat having a complicated memory array, and a part of the plurality of memory mats is used to generate a signal for inspection of the memory mat according to a predetermined algorithm. And a test circuit which reads the written data, and performs a test of another memory mat which does not constitute the test circuit of the chip by the test circuit. 복수의 메모리회로가 탑재된 반도체 웨이퍼로 이루어지는 반도체 장치로, 상기 메모리 회로간을 임의로 접속가능한 접속수단을 구비하여 이루어지는 것을 특징으로 하는 반도체장치.A semiconductor device comprising a semiconductor wafer on which a plurality of memory circuits are mounted, comprising a connecting means capable of arbitrarily connecting the memory circuits. 복수의 메모리셀을 구비한 메모리어레이와,A memory array having a plurality of memory cells, 어드레스신호를 디코드하여 상기 메모리어레이내의 메모리셀을 선택하기 위한 어드레스 디코더를 갖는 메모리회로를 갖는 반도체장치로,A semiconductor device having a memory circuit having an address decoder for decoding an address signal to select memory cells in the memory array. 상기 어드레스 디코더는 그 입력단자에 입력상태를 전환할 수 있는 전환수단을 구비하고 상기 전환수단에 의해 소정 어드레스 단위마다 디코더가 가능하도록 구성되어 있는 것을 특징으로 하는 반도체장치.And the address decoder has switching means for switching an input state at its input terminal, and is configured to enable a decoder for every predetermined address unit by the switching means. 메모리어레이가 복수의 메모리매트로 구성된 반도체장치로, 그 기체가 되는 칩상에 상기 메모리매트간을 임의로 접속가능한 접속수단이 설치되어 있는 것을 특징으로 하는 반도체장치.A semiconductor device in which a memory array is composed of a plurality of memory mats, wherein connecting means for arbitrarily connecting the memory mats is provided on a chip serving as the base.