KR20020069288A - 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한반도체 패키지 및 그의 제조 방법 - Google Patents

봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한반도체 패키지 및 그의 제조 방법 Download PDF

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KR20020069288A
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tape
window
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encapsulant
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KR1020010009468A
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김신
오세용
김정진
정태경
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삼성전자 주식회사
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Abstract

본 발명은 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지 및 그의 제조 방법에 관한 것으로, 윈도우를 봉합하는 액상의 봉합재가 범람하여 솔더 볼 패드를 오염시키는 것을 방지하기 위해서, 활성면의 중심 부분을 따라서 복수개의 전극 패드가 형성된 반도체 칩과; 중심 부분을 따라서 윈도우가 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴과, 상기 기판 패드와 배선 패턴을 제외한 상기 폴리이미드 테이프의 상부면을 소정의 두께로 덮는 보호층을 포함하며, 상기 반도체 칩의 활성면은 상기 폴리이미드 테이프의 하부면에 부착되며, 상기 전극 패드는 상기 윈도우를 통하여 외부로 노출되는 테이프 배선기판과; 상기 윈도우를 통하여 상기 반도체 칩의 전극 패드와 상기 테이프 배선기판의 기판 패드를 전기적으로 연결하는 복수개의 본딩 와이어와; 상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기 윈도우와 기판 패드를 액상의 봉합재로 봉합하여 형성한 수지 봉합부; 및 상기 솔더 볼 패드에 각각 형성된 복수개의 솔더 볼;을 포함하며, 상기 수지 봉합부를 형성하는 액상의 봉합재의 흐름을 방지하기 위해서 상기 기판 패드를 포함하는 윈도우 둘레의 상기 보호층을 깎아 봉합재 범람 방지홈을 형성하되, 상기 배선 패턴이 외부에 노출되지 않도록 상기 봉합재 범람 방지홈이 형성된 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지 및 그의 제조 방법을 제공한다. 특히, 봉합재 범람 방지홈을 형성할 때, 배선 패턴 상부의 보호층의 일부를 제거하여 봉합재 범람 방지홈을 형성함으로써, 배선 패턴의 외부 노출에 따른 문제점을 해결할 수 있다. 그리고, 봉합재 범람 방지홈을 일반적인 테이프 배선기판의 제조 단계에서 형성할 수 있는 장점도 있다.

Description

봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지 및 그의 제조 방법{Semiconductor package using tape circuit board forming groove for preventing the encapsulant from overflowing and method for manufacturing thereof}
본 발명은 중심 부분에 윈도우가 형성된 테이프 배선기판을 이용한 반도체 패키지 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 윈도우를 봉합하는 액상의 봉합재가 범람하여 솔더 볼 패드를 오염시키는 것을 방지할 수 있는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지 및 그의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하는 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면을 솔더 볼(solder ball)들의 형성 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 안고 있다. 즉, 반도체 칩의 실장을 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 크기의 패키지(Chip Scale Package; CSP)이다.
CSP는 최근 몇 년 사이에 미국, 일본, 한국 등의 십수개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 CSP 중의 하나가 유연성을 갖는 폴리이미드 테이프(polyimide tape)에 배선 패턴(circuit pattern)이 형성된 테이프 배선기판(tape circuit board)을 이용한 BGA 패키지이다. 테이프 배선기판과, 테이프 배선기판에 부착되는 반도체 칩 간의 전기적 연결 방법은 빔 리드 본딩(beam lead bonding) 방법과 와이어 본딩(wire bonding) 방법이 일반적으로 사용된다.
도 1은 와이어 본딩 방법으로 본딩된 BGA 패키지(100)를 보여주는 단면도이다. 도 1을 참조하면, 중심 부분에 소정의 길이로 윈도우(22; window)가 형성된 테이프 배선기판(20)의 하부면에 반도체 칩(10)이 부착되고, 반도체 칩(10)과 테이프 배선기판의 윈도우(22)에 노출된 배선 패턴(23)이 본딩 와이어(40; bonding wire)에 의해 전기적으로 접속된다. 테이프 배선기판의 윈도우(22)에 노출된 본딩와이어(40)와, 반도체 칩(10)의 외곽은 액상의 봉합재(encapsulant)로 봉합되어 수지 봉합부(51, 53)로 형성된다. 그리고, 테이프 배선기판(20)의 상부면에 형성된 접속 구멍(28; connect hole)을 통하여 노출된 배선 패턴(23) 부분에 솔더 볼(6; solder ball)이 접속된 구조를 갖는다. 이하의 수지 봉합부(51, 53)에 대한 설명에 있어서, 윈도우(22)를 봉합하는 부분을 제 1 수지 봉합부(51)라 하고, 반도체 칩(10)의 외곽을 봉합하는 부분을 제 2 수지 봉합부(53)라 한다.
한편, 테이프 배선기판(20)은 중심부분에 윈도우(22)가 형성된 폴리이미드 테이프(21)와, 폴리이미드 테이프(21)의 상부면에 형성된 배선 패턴(23)을 포함한다. 배선 패턴(23)은 윈도우(22)에 근접하게 형성되어 반도체 칩의 전극 패드(12)와 연결되는 기판 패드(24)와, 기판 패드(24)와 연결되며 솔더 볼(60)이 형성되는 솔더 볼 패드(26; solder ball pad)를 포함한다. 기판 패드(24)와, 솔더 볼 패드(26)를 제외한 폴리이미드 테이프(21)의 상부면은 포토솔더레지스트(Photo Solder Resist; PSR)로 이루어진 보호층(25; protecting layer)으로 덮여진다. 그리고, 폴리이미드 테이프(21)의 하부면에 반도체 칩(10)이 부착될 수 있도록 완충성을 갖는 탄성중합체(27; elastomer)가 부착된다.
한편, 테이프 배선기판의 기판 패드(24)와 반도체 칩의 전극 패드(12)를 연결하는 본딩 와이어(40)가 테이프 배선기판(20)의 상부면 밖으로 돌출되기 때문에, 디스펜서(dispenser)를 이용하여 액상의 봉합재를 도포하여 윈도우(22)를 봉합하면 제 1 수지 봉합부(51)는 테이프 배선기판(20)의 상부면에 대하여 볼록하게 형성된다.
그런데, 제 1 수지 봉합부(51)를 형성하기 위해서 도포되는 액상의 봉합재가 본딩 와이어(40)를 포함한 윈도우(22) 부분만을 봉합하는 것이 바람직하지만, 윈도우(22) 주위의 테이프 배선기판(20) 상부면을 타고 흘러 윈도우(22)에서 가까운 솔더 볼 패드(26a)를 오염시킬 수 있다. 더욱이, 봉합재로 오염된 솔더 볼 패드(26a)에는 솔더 볼이 부착되지 못하거나, 부착된 솔더 볼(60a)이 솔더 볼 패드(26a)에 융착되더라도 전기적 연결에 문제가 발생될 수 있다.
따라서, 본 발명의 목적은 제 1 수지 봉합부를 형성하는 봉합재가 범람하여 솔더 볼 패드들을 오염시키는 것을 방지하는 데 있다.
도 1은 종래기술에 따른 중심 부분에 윈도우가 형성된 테이프 배선기판을 이용한 볼 그리드 어레이 패키지를 보여주는 단면도,
도 2는 본 발명의 실시예에 따른 윈도우 주위에 봉합재 범람 방지홈이 형성된 테이프 배선기판을 보여주는 부분 절개 사시도,
도 3은 도 2의 I-I선 단면도,
도 4는 도 2 및 도 3에 도시된 테이프 배선기판을 이용한 본 발명에 따른 반도체 패키지를 보여주는 단면도,
도 5 내지 도 10은 본 발명의 실시예에 따른 테이프 배선기판의 제조 방법의 제 1 실시예에 따른 각 단계를 보여주는 도면들로서,
도 5는 상부면에 배선 패턴이 형성된 폴리이미드 테이프를 준비하는 단계를 보여주는 단면도,
도 6은 폴리이미드 테이프 상부면에 보호층을 형성하는 단계를 보여주는 단면도,
도 7은 봉합재 범람 방지홈으로 형성될 보호층 부분을 제 1 노광하는 단계를 보여주는 단면도,
도 8은 솔더 볼이 형성될 보호층 부분을 제 2 노광하는 단계를 보여주는 단면도,
도 9는 보호층을 현상하여 봉합재 범람 방지홈과 접속 구멍을 형성하는 단계를 보여주는 단면도,
도 10은 도금층을 형성하는 단계를 보여주는 단면도,
도 11 내지 도14는 본 발명의 실시예에 따른 테이프 배선기판의 제조 방법의 제 2 실시예에 따른 각 단계를 보여주는 도면들로서,
도 11은 폴리이미드 테이프 상부면에 봉합재 범람 봉지홈이 형성되도록 보호층을 형성하는 단계를 보여주는 단면도,
도 12는 솔더 볼이 형성될 보호층 부분을 노광하는 단계를 보여주는 단면도,
도 13은 보호층을 현상하여 접속 구멍을 형성하는 단계를 보여주는 단면도,
도 14는 도금층을 형성하는 단계를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 110 : 반도체 칩 12, 112 : 전극 패드
20, 120 : 테이프 배선기판 21, 121 : 폴리이미드 테이프
22, 122 : 윈도우 23, 123 : 배선 패턴
24, 124 : 기판 패드 25, 125 : 보호층
26, 126 : 솔더 볼 패드 27, 127 : 탄성중합체
28, 128 : 접속 구멍 40, 140 : 본딩 와이어
51, 151 : 제 1 수지 봉합부 53, 153 : 제 2 수지 봉합부
60, 160 : 솔더 볼 129 : 도금층
130 : 봉합재 범람 방지홈 171, 175 : 마스크
200 : 반도체 패키지
상기 목적을 달성하기 위하여, 활성면의 중심 부분을 따라서 복수개의 전극 패드가 형성된 반도체 칩과; 중심 부분을 따라서 윈도우가 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴과, 상기 기판 패드와 배선 패턴을 제외한 상기 폴리이미드 테이프의 상부면을 소정의 두께로 덮는 보호층을 포함하며, 상기 반도체 칩의 활성면은 상기 폴리이미드 테이프의 하부면에 부착되며, 상기 전극 패드는 상기 윈도우를 통하여 외부로 노출되는 테이프 배선기판과; 상기 윈도우를 통하여 상기 반도체 칩의 전극 패드와 상기 테이프 배선기판의 기판 패드를 전기적으로 연결하는 복수개의 본딩 와이어와; 상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기윈도우와 기판 패드를 액상의 봉합재로 봉합하여 형성한 수지 봉합부; 및 상기 솔더 볼 패드에 각각 형성된 복수개의 솔더 볼;을 포함하며,
상기 수지 봉합부를 형성하는 액상의 봉합재의 흐름을 방지하기 위해서 상기 기판 패드를 포함하는 윈도우 둘레의 상기 보호층을 깎아 봉합재 범람 방지홈을 형성하되, 상기 배선 패턴이 외부에 노출되지 않도록 상기 봉합재 범람 방지홈이 형성된 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지의 테이프 배선기판은 폴리이미드 테이프의 하부면에 형성된 탄성중합체를 더 포함하며, 반도체 칩의 활성면은 탄성 중합체의 하부면에 부착된다.
그리고, 본 발명에 따른 보호층은 포토솔더레지스트로 이루어지며, 수지 봉합부를 형성하는 봉합재로는 열경화성 실리콘계 수지를 사용하는 것이 바람직하다.
본 발명은 또한 테이프 배선기판을 이용한 반도체 패키지의 제조 방법을 제공한다. 즉, 테이프 배선기판을 이용한 반도체 패키지의 제조 방법으로, (A) 테이프 배선기판을 제조하는 단계로서, (a) 중심 부분을 따라서 윈도우가 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴을 갖는 폴리이미드 테이프를 준비하는 단계와, (b) 상기 기판 패드와 솔더 볼 패드를 제외한 상기 폴리이미드 테이프의 상부면에 보호층을 형성하되, 상기 기판 패드 외측의 윈도우 둘레에 소정의 깊이로 단차지게 상기 보호층에 봉합재 범람 방지홈을 형성하는 단계와, (c) 상기 폴리이미드 테이프의 하부면에 탄성중합체를 부착하는 단계를 포함하는 테이프 배선기판을 제조하는 단계와; (B) 상기 탄성중합체 하부면에 반도체 칩의 활성면을 부착하되, 상기 반도체 칩의 중심 부분을 따라서 형성된 전극 패드가 상기 테이프 배선기판의 윈도우를 통하여 노출되게 상기 반도체 칩을 부착하는 단계와; (C) 상기 윈도우에 노출된 상기 반도체 칩의 전극 패드와 기판 패드를 본딩 와이어로 전기적으로 연결하는 단계와; (D) 상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기 윈도우와 기판 패드를 액상의 봉합재로 봉합하여 수지 봉합부를 형성하는 단계; 및 (E) 상기 솔더 볼 패드에 각각 솔더 볼을 형성하는 단계;를 포함하며,
상기 (A)의 (b) 단계에서 상기 봉합재 범람 방지홈은 상기 배선 패턴 상부의 보호층의 일부를 제거하여 형성되며, 상기 (D) 단계에서 상기 봉합재 범람 방지홈은 상기 윈도우와 기판 패드를 봉합하는 봉합재가 상기 봉합재 범람 방지홈 밖으로 흐르는 것을 방지하는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법을 제공한다.
본 발명의 제조 방법에 따른 바람직한 제 1 실시 양태에 있어서, (A)의 (b) 단계는, (b1) 기판 패드를 제외한 상기 폴리이미드 테이프의 상부면에 보호층을 형성하는 단계와, (b2) 봉합재 범람 방지홈으로 형성될 기판 패드 외측의 윈도우 둘레의 보호층 부분을 제 1 노광하는 단계와, (b3) 솔더 볼 패드 상부의 보호층 부분을 제 2 노광하는 단계 및 (b4) 보호층을 현상하는 단계로서, 제 1 노광된 부분의 보호층의 일부를 현상하여 봉합재 범람 방지홈을 형성하고, 솔더 볼 패드 상부의보호층을 현상하여 접속 구멍을 형성하는 단계를 포함한다.
본 발명의 제조 방법에 따른 바람직한 제 2 실시 양태에 있어서, (A)의 (b) 단계는, (b1) 기판 패드와 봉합재 범람 방지홈으로 형성될 부분을 제외한 폴리이미드 테이프의 상부면과, 기판 패드를 제외한 폴리이미드 테이프의 상부면에 보호층을 형성하는 단계와, (b2) 솔더 볼 패드 상부의 보호층 부분을 노광하는 단계 및 (b3) 솔더 볼 패드 상부의 보호층을 현상하여 접속 구멍을 형성하는 단계를 포함한다. 특히, (b1) 단계에서, 봉합재 범람 방지홈의 내벽으로부터 포토솔더레지스트가 흘러 봉합재 범람 방지홈의 바닥면을 메운다.
본 발명의 제조 방법에 따른 (D) 단계에서 수지 봉합부는 디스펜싱 방법으로 형성되며, 수지 봉합부를 형성하는 봉합재는 열경화성 실리콘계 수지를 사용하는 것이 바람직하다. 그리고, (D) 단계는 반도체 칩의 외곽을 액상의 봉합재로 봉합하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 윈도우(122) 주위에 봉합재 범람 방지홈(130)이 형성된 테이프 배선기판(120)을 보여주는 부분 절개 사시도이다. 도 3은 도 2의 I-I선 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 테이프 배선기판(120)은 중심 부분을 따라서 윈도우(122)가 형성된 폴리이미드 테이프(121)와, 폴리이미드 테이프(121)의 상부면에 형성된 배선 패턴(123)을 포함한다. 소정의 패턴으로 형성된 배선 패턴(123)은 윈도우(122)에 근접하게 형성된 기판 패드(124)와, 기판 패드(124)와 연결된 솔더 볼 패드(126)를 포함한다. 폴리이미드 테이프(121)의 상부면에 형성된 배선 패턴(123)의 산화를 방지하기 위해서, 기판 패드(124)와 솔더 볼 패드(126)를 제외한 배선 패턴(123) 부분을 덮을 수 있도록 폴리이미드 테이프(121)의 상부면이 보호층(125)으로 덮여지며, 보호층(125)은 포토솔더레지스트(PSR)로 이루어진다. 보호층(125) 밖으로 노출된 배선 패턴(123) 부분 즉, 기판 패드(124)와 솔더 볼 패드(126) 부분은 본딩성을 좋게하기 위해서 도금층(도 10의 129)으로 코팅된다. 도금층은 주로 니켈(Ni), 금(Au)와 같은 금속으로 형성된다. 그리고, 폴리이미드 테이프(121)의 하부면에 반도체 칩(110)의 활성면이 부착될 수 있도록 탄성중합체(127)가 부착된다.
예컨대 본 발명의 실시예에 따른 테이프 배선기판(120)은 약 75㎛ 두께의 폴리이미드 테이프(121)의 상부면에 약 18㎛ 두께의 구리(Cu) 또는 금(Au) 박판(foil)으로 배선 패턴(123)을 형성한다. 폴리이미드 테이프(121)의 상부면에 25㎛ 내지 45㎛ 두께로 보호층(125)이 형성된다. 그리고, 폴리이미드 테이프(121)의 하부면에 약 50㎛ 두께로 탄성중합체(127)가 부착된다.
특히, 기판 패드(124)를 포함하는 윈도우(122) 둘레의 보호층(125)의 일부를 제거하여 봉합재 범람 방지홈(130; 이하 "방지홈"이라 한다)을 형성하게 되는데, 특히 배선 패턴(123)이 외부에 노출되지 않도록 형성된다. 이유는 후술하겠다.
이와 같은 구조를 갖는 테이프 배선기판(120)을 이용한 본 발명에 따른 반도체 패키지(200)가 도 4에 도시되어 있다. 도 4를 참조하면, 테이프 배선기판(120)의 하부면 즉 탄성 중합체(127)의 하부면에 반도체 칩(110)의 활성면을 부착하되, 반도체 칩의 전극 패드(112)가 테이프 배선기판의 윈도우(122)를 통하여 외부로 노출되게 부착한다. 반도체 칩(110)으로는 전극 패드(112)가 활성면의 중심 부분을 따라서 형성된 센터 패드형(center pad type) 반도체 칩이 사용된다. 예컨대, 반도체 칩(110)의 두께는 약 450㎛이다.
윈도우(122)를 통하여 노출된 반도체 칩의 전극 패드(112)와 테이프 배선기판의 기판 패드(124)는 본딩 와이어(140)에 의해 전기적으로 연결된다. 본딩 와이어(140)로는 금(Au)을 사용하는 것이 바람직하다.
윈도우(122)에 노출된 기판 패드(124), 전극 패드(112) 및 본딩 와이어(140)를 외부 오염으로부터 보호하기 위해서, 윈도우(122) 내부 및 전극 패드(112)의 상부는 액상의 봉합재로 봉합하여 제 1 수지 봉합부(151)로 형성된다. 봉합재로는 접착력이 우수하고 열적 스트레스를 잘 흡수하는 열경화성 실리콘계 수지가 주로 사용되며, 통상적인 에폭시(epoxy) 계열의 수지를 사용할 수도 있다. 봉합 방법으로는 소정의 점도를 갖는 액상의 봉합재를 포팅(potting)한 후 경화시키는 방법이 사용된다. 그리고, 포팅 방법은 주사기에 담긴 액상의 봉합재를 분사하는 디스펜싱(dispensing) 방법을 사용한다. 물론, 반도체 칩(110)의 외곽 부분도 액상의 봉합재에 의해 덮여져 제 2 수지 봉합부(153)로 형성된다.
그리고, 테이프 배선기판(120)의 상부면에 형성된 접속 구멍(128)을 통하여 노출된 솔더 볼 패드(126)에 솔더 볼(160)이 접속된다. 즉, 접속 구멍(128)을 통하여 노출된 솔더 볼 패드(126)에 플럭스(flux)를 도포한 후 솔더 볼을 올리고 리플로우(reflow)시킴으로써 솔더 볼(160)이 솔더 볼 패드(126)에 융착된다. 솔더 볼(160) 대신에 니켈(Ni) 또는 금(Au) 범프가 형성될 수 있다.
한편, 솔더 볼(160)이 외부 회로기판에 실장될 수 있도록, 솔더 볼(160)은 제 1 수지 봉합부(151)보다는 높은 위치에 있어야 한다. 그 이유는 반도체 패키지(200)가 외부 회로기판에 실장될 때, 제 1 수지 봉합부(151)가 외부 회로기판에 접촉되어 신뢰성 불량을 일으키는 것을 방지하기 위해서이다. 그런데, 솔더 볼(160)이 외부 회로기판과 결합될 때 그 높이가 감소된다. 따라서, 제 1 수지 봉합부(151)는 솔더 볼(160)의 높이 감소를 염두에 두고, 솔더 볼(160)의 최종 높이보다 낮도록 형성되어야 한다. 예컨대, 최근 칩 사이즈 패키지(CSP)에의 적용이 확산되고 있는 450㎛ 직경의 솔더 볼(160)의 경우, 패키지 제조 후에는 그 높이가 375㎛, 외부 회로기판에 실장 후에는 300㎛가 되므로, 제 1 수지 봉합부(151)의 높이는 테이프 배선기판(120)의 상부면으로부터 200㎛이하가 되도록 하는 것이 바람직하다.
이때, 윈도우(122) 둘레에 고리 형태로 형성된 방지홈(130)은 제 1 수지 봉합부(151)를 형성하는 액상의 봉합재가 방지홈(130) 안을 지나 방지홈(130) 밖의 솔더 볼 패드(126)를 오염시키는 것을 막는다. 즉, 보호층(125)의 상부면에 대하여 아래로 단차지게 형성된 방지홈(130)에 의해 윈도우(122)를 봉합하는 액상의 봉합재가 윈도우(122)에 가까운 방지홈(130)의 단차면을 넘지 못하는 것을 확인할 수 있다.
한편, 방지홈(130)을 형성할 때, 배선 패턴(123)이 외부로 노출되도록 깊게방지홈을 형성할 수도 있다. 이 경우 전술된 바와 같이 제 1 수지 봉합부를 형성할 때 액상의 봉합재가 봉합재 범람 방지홈에 노출된 배선 패턴 부분을 덮어주기 못하기 때문에, 반도체 패키지에 대한 신뢰성 테스트 예컨대, 티에치피(THP; Thermal Humidity Bias)와 같은 고온(약 85℃) 고습(수분 약 85%)에서 진행되는 테스트에서 불량으로 처리될 수 있다. 즉, 방지홈에 노출된 배선 패턴 부분이 고온 고습에 노출될 경우, 방지홈에 노출된 배선 패턴이 부식되거나 부식물에 의해 인접한 배선 패턴이 연결되어 전기적 쇼트 등과 같은 불량이 발생될 수 있다. 따라서, 본 발명의 실시예에서와 같이, 배선 패턴(123)이 외부에 노출되지 않도록 방지홈(130)을 형성하는 것이 바람직하다.
이하에서는, 테이프 배선기판(120)의 제조 단계에서 액상의 봉합재의 흐름을 방지하는 방지홈(130)의 형성 방법에 대해서 상술하겠다.
도 5 내지 도 10은 본 발명의 실시예에 따른 테이프 배선기판을 제조하는 방법의 제 1 실시예에 따른 각 단계를 보여주는 도면들이다. 한편, 도면의 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
도 5에 도시된 바와 같이 상부면에 배선 패턴(123)이 형성된 폴리이미드 테이프(121)를 준비하는 단계로부터 출발한다. 즉, 폴리이미드 테이프(121)의 상부면에 구리(Cu) 또는 금(Au) 박판을 적층시키고, 사진석판술(photolithography)을 이용하여 기판 패드와 솔더 볼 패드를 포함하는 배선 패턴(123)을 형성한다. 한편, 폴리이미드 테이프(121)의 중심 부분에는 소정의 길이로 윈도우(122)가 형성되어 있으며, 윈도우(122)는 부착될 반도체 칩의 활성면에 형성되는 전극 패드가 외부로 노출될 수 있는 크기로 형성된다. 예컨대 본 발명의 실시예에서는 약 75㎛ 두께의 폴리이미드 테이프(121)의 상부면에 약 18㎛ 두께의 구리(Cu) 또는 금(Au) 박판으로 배선 패턴(123)을 형성한다.
다음으로 도 6에 도시된 바와 같이 보호층(125)을 형성하는 단계가 진행된다. 즉, 보호층(125)은 윈도우(122)와 기판 패드(124) 부분을 제외한 폴리이미드 테이프(121)의 상부면에 형성되며, 포토솔더레지스트(PSR)를 스크린 프린팅(screen printing) 방법으로 도포하여 형성한다. 예컨대 보호층(125)은 약 220dpa 점도를 갖는 포토솔더레지스트(PSR)를 폴리이미드 테이프(121)의 상부면에 25㎛ 내지 45㎛ 두께로 스크린 프린팅하여 형성한다.
다음으로 도 7에 도시된 바와 같이 방지홈이 형성될 보호층(125) 부분을 제 1 노광하는 단계가 진행된다. 즉, 방지홈이 형성될 부분에 대응되는 개구부(173; opening)가 형성된 제 1 마스크(171)를 이용하여 봉지홈이 형성될 부분 상부의 보호층(125)을 제 1 노광하는 단계가 진행되며, 예컨대 약 210mJ/㎠ 내지 350mJ/㎠의 빛을 약 3초정도 조사(照射)한다. 이때, 봉지홈이 형성될 부분은, 봉합재가 윈도우(122)에서 가까운 솔더 볼 패드로 흘러하는 것을 방지하기 위해서, 기판 패드(124)와 윈도우(122)에서 가장 가까운 솔더 볼 패드 사이에서 윈도우(122)를 둘러쌀 수 있는 고리 형태의 영역이며, 이 고리 형태의 영역에 대응되게 제 1 마스크(171)에는 개구부(173)가 형성되어 있다.
다음으로 도 8에 도시된 바와 같이 솔더 볼 패드로 형성될 보호층(125) 부분을 제 2 노광하는 단계가 진행된다. 즉, 솔더 볼 패드로 형성될 부분에 대응되는개구부(177)가 형성된 제 2 마스크(175)를 이용하여 솔더 볼 패드 상부의 보호층(125)을 제 2 노광하는 단계가 진행되며, 예컨대 210mJ/㎠ 내지 350mJ/㎠의 빛을 약 5초정도 조사한다. 물론 제 2 마스크의 개구부(177)의 크기는 솔더 볼 패드의 크기보다는 작게 형성하는 것이 바람직하다.
다음으로 도 9에 도시된 바와 같이 보호층(125)을 현상하는 단계가 진행된다. 즉, 폴리이미드 테이프(121) 상부면의 보호층(125)을 현상함으로써, 제 1 노광된 부분은 제거되어 방지홈(130)으로 형성되고, 제 2 노광된 부분은 제거되어 솔더 볼 패드(126)가 외부로 노출될 수 있는 접속 구멍(128)으로 형성된다. 이때, 방지홈(130)은 소정의 폭과, 배선 패턴(123)이 외부로 노출되지 않는 깊이로 형성된다. 방지홈(130)의 폭은 기판 패드(124)와 윈도우(122)에서 가장 가까운 솔더 볼 패드(126) 사이의 범위 안의 길이에 대응되는 폭을 갖도록 형성된다.
즉, 통상적으로 배선 패턴(123) 예컨대 솔더 볼 패드(126) 상부의 보호층(125)을 제거하는 제 2 노광시간 보다는 방지홈(130)으로 형성된 보호층(125)을 제거하는 제 1 노광시간을 짧게 가져감으로써, 방지홈(130)으로 형성될 배선 패턴(123) 상부의 보호층(125)의 일부만이 제거되기 때문에, 배선 패턴(123)은 방지홈(130)의 바닥면으로 노출되지 않는다.
다음으로 도 10에 도시된 바와 같이 도금층(129)을 형성하는 단계가 진행된다. 즉, 기판 패드(124)와 솔더 볼 패드(126) 부분에 본딩성을 좋게하기 위해서 니켈(Ni), 금(Au)과 같은 금속으로 도금층(129)을 형성한다.
그리고, 이후에 폴리이미드 테이프(121)의 하부면에 탄성 중합체(127)를 부착함으로써 도 2 및 도 3에 도시된 바와 같은 테이프 배선기판(120)을 제조할 수 있다.
제 1 실시예에서는 방지홈(130)을 폴리이미드 테이프(121)의 상부면에 형성되는 보호층(125)을 사진 공정을 이용한 하프 에칭(half etching)으로 형성하였지만, 도 11 내지 도 14에 도시된 바와 같은 보호층(125)의 점성을 이용한 방법으로 방지홈(130)을 형성할 수도 있다.
도 11 내지 도14는 본 발명의 실시예에 따른 테이프 배선기판의 제조 방법의 제 2 실시예에 따른 각 단계를 보여주는 도면들이다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
먼저 도 11에 도시된 바와 같이 상부면에 배선 패턴(123)이 형성된 폴리이미드 테이프(121)가 준비된 상태에서, 폴리이미드 테이프(121)의 상부면에 보호층(125)을 형성하는 단계가 진행된다. 즉, 보호층(125)을 윈도우(122)와 기판 패드(124) 부분 및 방지홈(130)이 형성될 부분을 제외한 폴리이미드 테이프(121)의 상부면에 형성하며, 포토솔더레지스트(PSR)를 스크린 프린팅 방법으로 도포하여 형성한다. 예컨대, 보호층(125)은 약 220dpa 점도를 갖는 포토솔더레지스트(PSR)를 폴리이미드 테이프(121)의 상부면에 25㎛ 내지 45㎛ 두께로 스크린 프린팅하여 형성한다.
이때, 포토솔더레지스트(PSR)를 스크린 프린팅 방법으로 도포할 때는 방지홈(130)의 바닥면으로 배선 패턴(123)이 노출된다. 하지만, 포토솔더레지스트(PSR)는 소정의 점도를 갖고 있기 때문에, 방지홈(130)을 좁게,예컨대 방지홈(130)의 폭(d)을 30㎛ 내지 50㎛로 형성하면, 방지홈(130)의 내벽으로부터 포토솔더레지스트(PSR)가 흘러 방지홈(130)의 바닥면을 메우게 되어 자연적으로 방지홈(130)의 바닥면으로 배선 패턴(123)이 노출되는 것을 막을 수 있다. 도면부호 125a는 방지홈(130)의 내벽으로부터 흘러내린 포토솔더레지스트(PSR)를 가리킨다.
다음으로 솔더 볼 패드를 외부로 노출시키기 위해서 진행되는 사진 공정과, 노출된 기판 패드와 솔더 볼 패드에 도금층을 형성하는 공정은 제 1 실시예에 따른 공정과 동일한 순서로 진행된다.
즉, 도 12에 도시된 바와 같이 솔더 볼 패드로 형성될 부분을 노광하는 단계가 진행된다. 즉, 솔더 볼 패드로 형성될 부분에 대응되는 개구부(177)가 형성된 제 2 마스크(175)를 이용하여 솔더 볼 패드 상부의 보호층(125)을 노광하는 단계가 진행되며, 예컨대 210mJ/㎠ 내지 350mJ/㎠의 빛을 약 5초정도 조사한다. 물론 제 2 마스크의 개구부(177)의 크기는 솔더 볼 패드의 크기보다는 작게 형성하는 것이 바람직하다.
다음으로 도 13에 도시된 바와 같이 보호층(125)을 현상하는 단계가 진행된다. 즉, 폴리이미드 테이프(121) 상부면의 보호층(125)을 현상함으로써, 노광된 부분은 제거되어 솔더 볼 패드(126)가 외부로 노출될 수 있는 접속 구멍(128)으로 형성된다.
다음으로 도 14에 도시된 바와 같이 도금층(129)을 형성하는 단계가 진행된다. 즉, 기판 패드(124)와 솔더 볼 패드(126) 부분은 본딩성을 좋게하기 위해서니켈(Ni), 금(Au)과 같은 금속으로 도금층(129)이 형성된다.
이후에 폴리이미드 테이프(121)의 하부면에 탄성 중합체(127)를 부착함으로써 도 2 및 도 3에 도시된 바와 같이 테이프 배선기판(120)을 제조할 수 있다.
그리고, 본 발명의 제 1 또는 제 2 실시예에 따라서 제조된 테이프 배선기판을 이용한 반도체 패키지 제조 공정은, 테이프 배선기판의 하부면에 반도체 칩을 부착하는 단계와, 윈도우에 노출된 반도체 칩의 전극 패드와 테이프 배선기판의 기판 패드를 본딩 와이어로 연결하는 단계와, 방지홈 안쪽의 와이어 본딩된 영역과 반도체 칩의 외곽을 액상의 봉합재로 봉합하는 단계 및 테이프 배선기판의 솔더 볼 패드에 솔더 볼을 접속시키는 단계로 진행된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 발명의 실시예에서는 단층의 배선 패턴이 형성된 테이프 배선기판을 예시하였지만, 다층으로 배선 패턴이 형성된 테이프 배선기판에 본 발명에 따른 봉합재 범람 방지홈을 형성할 수도 있다.
따라서, 본 발명의 구조를 따르면 테이프 배선기판의 윈도우 둘레에 봉합재 범람 방지홈을 형성함으로써, 제 1 수지 봉합부를 형성하는 봉합재가 범람하여 윈도우에서 가까운 솔더 볼 패드를 오염시키는 것을 방지할 수 있다.
봉합재 범람 방지홈을 형성할 때, 배선 패턴 상부의 보호층의 일부를 제거하여 봉합재 범람 방지홈을 형성함으로써, 배선 패턴의 외부 노출에 따른 문제점을 해결할 수 있다.
그리고, 봉합재 범람 방지홈을 일반적인 테이프 배선기판의 제조 단계에서 형성할 수 있는 장점도 있다.

Claims (15)

  1. 활성면의 중심 부분을 따라서 복수개의 전극 패드가 형성된 반도체 칩과;
    중심 부분을 따라서 윈도우가 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴과, 상기 기판 패드와 배선 패턴을 제외한 상기 폴리이미드 테이프의 상부면을 소정의 두께로 덮는 보호층을 포함하며, 상기 반도체 칩의 활성면은 상기 폴리이미드 테이프의 하부면에 부착되며, 상기 전극 패드는 상기 윈도우를 통하여 외부로 노출되는 테이프 배선기판과;
    상기 윈도우를 통하여 상기 반도체 칩의 전극 패드와 상기 테이프 배선기판의 기판 패드를 전기적으로 연결하는 복수개의 본딩 와이어와;
    상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기 윈도우와 기판 패드를 액상의 봉합재로 봉합하여 형성한 수지 봉합부; 및
    상기 솔더 볼 패드에 각각 형성된 복수개의 솔더 볼;을 포함하며,
    상기 수지 봉합부를 형성하는 액상의 봉합재의 흐름을 방지하기 위해서 상기 기판 패드를 포함하는 윈도우 둘레의 상기 보호층을 깎아 봉합재 범람 방지홈을 형성하되, 상기 배선 패턴이 외부에 노출되지 않도록 상기 봉합재 범람 방지홈이 형성된 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지.
  2. 제 1항에 있어서, 상기 테이프 배선기판은 상기 폴리이미드 테이프의 하부면에 형성된 탄성중합체를 더 포함하며, 상기 반도체 칩의 활성면은 상기 탄성 중합체의 하부면에 부착되는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지.
  3. 제 1항에 있어서, 상기 보호층은 포토솔더레지스트로 이루어진 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지.
  4. 제 1항에 있어서, 상기 수지 봉합부의 상부면은 상기 솔더 볼의 상부보다는 높이가 낮은 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지
  5. 제 1항에 있어서, 상기 수지 봉합부를 형성하는 봉합재는 열경화성 실리콘계 수지인 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지.
  6. 테이프 배선기판을 이용한 반도체 패키지의 제조 방법으로,
    (A) 테이프 배선기판을 제조하는 단계로서,
    (a) 중심 부분을 따라서 윈도우가 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 상부면에 형성된 배선 패턴으로, 상기 윈도우에 근접하게 형성된 기판 패드와, 상기 기판 패드와 연결된 솔더 볼 패드를 포함하는 배선 패턴을 갖는 폴리이미드 테이프를 준비하는 단계와,
    (b) 상기 기판 패드와 솔더 볼 패드를 제외한 상기 폴리이미드 테이프의 상부면에 보호층을 형성하되, 상기 기판 패드 외측의 윈도우 둘레에 소정의 깊이로 단차지게 상기 보호층에 봉합재 범람 방지홈을 형성하는 단계와,
    (c) 상기 폴리이미드 테이프의 하부면에 탄성중합체를 부착하는 단계를 포함하는 테이프 배선기판을 제조하는 단계와;
    (B) 상기 탄성중합체 하부면에 반도체 칩의 활성면을 부착하되, 상기 반도체 칩의 중심 부분을 따라서 형성된 전극 패드가 상기 테이프 배선기판의 윈도우를 통하여 노출되게 상기 반도체 칩을 부착하는 단계와;
    (C) 상기 윈도우에 노출된 상기 반도체 칩의 전극 패드와 기판 패드를 본딩 와이어로 전기적으로 연결하는 단계와;
    (D) 상기 전극 패드와 본딩 와이어를 외부로부터 보호하기 위해서 상기 윈도우와 기판 패드를 액상의 봉합재로 봉합하여 수지 봉합부를 형성하는 단계; 및
    (E) 상기 솔더 볼 패드에 각각 솔더 볼을 형성하는 단계;를 포함하며,
    상기 (A)의 (b) 단계에서 상기 봉합재 범람 방지홈은 상기 배선 패턴 상부의 보호층의 일부를 제거하여 형성되며, 상기 (D) 단계에서 상기 봉합재 범람 방지홈은 상기 윈도우와 기판 패드를 봉합하는 봉합재가 상기 봉합재 범람 방지홈 밖으로 흐르는 것을 방지하는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  7. 제 6항에 있어서, 상기 보호층은 포토솔더레지스트로 이루어진 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  8. 제 7항에 있어서, 상기 (A)의 (b) 단계는,
    (b1) 상기 기판 패드를 제외한 상기 폴리이미드 테이프의 상부면에 보호층을 형성하는 단계와;
    (b2) 상기 봉합재 범람 방지홈으로 형성될 상기 기판 패드 외측의 윈도우 둘레의 상기 보호층 부분을 제 1 노광하는 단계와;
    (b3) 상기 솔더 볼 패드 상부의 상기 보호층 부분을 제 2 노광하는 단계; 및
    (b4) 상기 보호층을 현상하는 단계로서, 상기 제 1 노광된 부분의 보호층의 일부를 현상하여 봉합재 범람 방지홈을 형성하고, 상기 솔더 볼 패드 상부의 보호층을 현상하여 접속 구멍을 형성하는 단계;를 포함하는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  9. 제 8항에 있어서,
    상기 (b2) 단계에서 210mJ/㎠ 내지 350mJ/㎠의 빛을 약 3초 동안 상기 봉합재 범람 방지홈으로 형성될 상기 기판 패드 외측의 윈도우 둘레의 상기 보호층 부분에 조사(照射)하여 노광하고,
    상기 (b3) 단계에서 210mJ/㎠ 내지 350mJ/㎠의 빛을 약 5초 동안 상기 솔더 볼 패드 상부의 상기 보호층 부분에 조사(照射)하여 노광하는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  10. 제 7항에 있어서, 상기 (A)의 (b) 단계는,
    (b1) 상기 기판 패드와 상기 봉합재 범람 방지홈으로 형성될 부분을 제외한 폴리이미드 테이프의 상부면과, 상기 기판 패드를 제외한 상기 폴리이미드 테이프의 상부면에 보호층을 형성하는 단계와;
    (b2) 상기 솔더 볼 패드 상부의 상기 보호층 부분을 노광하는 단계; 및
    (b3) 상기 솔더 볼 패드 상부의 보호층을 현상하여 접속 구멍을 형성하는 단계;를 포함하며,
    상기 (b1) 단계에서, 상기 봉합재 범람 방지홈의 내벽으로부터 상기 포토솔더레지스트가 흘러 상기 봉합재 범람 방지홈의 바닥면을 메우는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  11. 제 10항에 있어서, 상기 (b1) 단계에서 상기 봉합재 범람 방지홈은 25㎛ 내지 45㎛의 폭을 갖도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 6항 내지 제 11항의 어느 한 항에 있어서, 상기 (b) 단계 이후에 상기 기판 패드와 솔더 볼 패드에 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  13. 제 6항에 있어서, 상기 (D) 단계에서 상기 수지 봉합부는 디스펜싱 방법으로 형성되는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  14. 제 6항에 있어서, 상기 (D) 단계에서 상기 수지 봉합부를 형성하는 봉합재는 열경화성 실리콘계 수지인 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
  15. 제 6항에 있어서, 상기 (D) 단계는 상기 반도체 칩의 외곽을 액상의 봉합재로 봉합하는 단계를 포함하는 것을 특징으로 하는 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한 반도체 패키지의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101026116B1 (ko) * 2008-02-22 2011-04-05 주식회사 바른전자 접합용 구조물 및 이를 이용한 기판 접합 방법
KR101470639B1 (ko) * 2008-07-07 2014-12-08 엘지디스플레이 주식회사 표시장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0206930D0 (en) * 2002-03-23 2002-05-08 Univ Durham Method and apparatus for the formation of hydrophobic surfaces
JP2006228837A (ja) * 2005-02-15 2006-08-31 Sharp Corp 半導体装置及びその製造方法
JP3828917B1 (ja) * 2005-05-24 2006-10-04 日東電工株式会社 配線回路基板
KR100713909B1 (ko) * 2005-06-28 2007-05-07 주식회사 하이닉스반도체 더블유비엘 테입 및 이를 이용한 반도체 패키지
KR100711966B1 (ko) * 2005-10-07 2007-05-02 삼성전기주식회사 패키지 기판, 반도체 패키지 및 반도체 패키지 제작방법
TWI338353B (en) * 2006-11-06 2011-03-01 Advanced Semiconductor Eng Package structure and subtrate board thereof
US11786036B2 (en) 2008-06-27 2023-10-17 Ssw Advanced Technologies, Llc Spill containing refrigerator shelf assembly
US8286561B2 (en) 2008-06-27 2012-10-16 Ssw Holding Company, Inc. Spill containing refrigerator shelf assembly
US8592691B2 (en) * 2009-02-27 2013-11-26 Ibiden Co., Ltd. Printed wiring board
MX343584B (es) 2009-11-04 2016-11-10 Ssw Holding Co Inc Superficies de equipos de coccion que tienen una estructura para la contencion de derrames y metodos de fabricarlas.
DE102011085428A1 (de) 2011-10-28 2013-05-02 Schott Ag Einlegeboden
CN108336038B (zh) * 2018-03-13 2024-03-22 昆山丘钛微电子科技有限公司 封装结构、封装方法和摄像头模组

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
JPH11145322A (ja) * 1997-11-05 1999-05-28 Hitachi Cable Ltd 半導体装置
KR100191076B1 (ko) * 1995-12-28 1999-06-15 김규현 반도체패키지
JPH11176993A (ja) * 1997-12-12 1999-07-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
KR20000015580A (ko) * 1998-08-31 2000-03-15 김규현 반도체 패키지용 써킷테이프

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100191076B1 (ko) * 1995-12-28 1999-06-15 김규현 반도체패키지
KR19980020726A (ko) * 1996-09-11 1998-06-25 김광호 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법
JPH11145322A (ja) * 1997-11-05 1999-05-28 Hitachi Cable Ltd 半導体装置
JPH11176993A (ja) * 1997-12-12 1999-07-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
KR20000015580A (ko) * 1998-08-31 2000-03-15 김규현 반도체 패키지용 써킷테이프

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101026116B1 (ko) * 2008-02-22 2011-04-05 주식회사 바른전자 접합용 구조물 및 이를 이용한 기판 접합 방법
KR101470639B1 (ko) * 2008-07-07 2014-12-08 엘지디스플레이 주식회사 표시장치

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