KR20020067137A - A phase locked-loop control circuit for fast phase struck - Google Patents
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Abstract
Description
본 발명은 고속위상 고착을 위한 위상동기루프 제어회로에 관한 것으로서,특히 위상동기루프회로에서 신호의 주파수 도약시에 안정된 주파수를 생성하기 위한 위상고착시간을 단축할 수 있으며 또한 정확한 주파수 도약을 할 수 있는 고속위상 고착을 위한 위상동기루프 제어회로에 관한 것이다.The present invention relates to a phase locked loop control circuit for fast phase fastening, and in particular, a phase locked time for generating a stable frequency at the time of frequency hopping of a signal in a phase locked loop circuit can be shortened and accurate frequency hopping can be performed. The present invention relates to a phase locked loop control circuit for fast phase fastening.
일반적으로 위상동기루프회로(phase locked loop circuit)는 서브모터의 제어회로나 FM튜너 등에 이용되는 이외에 가변 주파수 발진기에 도입되어 주파수 안정도가 좋은 국부 발진기를 만드는데 응용되고 있다. 위상동기루프회로는 복잡하지만 중간주파수 증폭부, 리미터, 자동이득회로(AGC) 등과 함께 집적화되어 있으므로 조정이 불필요하고, 신호대 잡음비도 양호하여 현재 많이 사용되고 있다.In general, a phase locked loop circuit is used to control a submotor and an FM tuner, and is applied to a variable frequency oscillator to make a local oscillator with good frequency stability. Although the phase-locked loop circuit is complicated, it is integrated with an intermediate frequency amplifier, a limiter, and an automatic gain circuit (AGC), so that adjustment is unnecessary and a good signal-to-noise ratio is used.
도 1은 종래 기술에 따른 위상동기루프회로의 구성을 나타낸 블록도로서, 일정한 주파수와 위상을 가지는 두 개의 신호의 인가시에 그 위상을 비교하여 위상차를 가지는 비교신호를 출력하는 위상비교기(11)와; 상기 비교신호의 일정한 주파수 대역만을 통과시켜 증폭하는 필터(12)와; 상기 필터(12)를 통한 비교신호의 위상차를 감소시키도록 신호의 주파수를 변환시키는 전압제어발진기(VCO,13)와; 상기 전압제어발진기에서 발생되는 주파수의 신호를 일정한 정수값으로 분주하여 상기 위상비교기(11)로 인가하는 주파수분주기(14)로 구성된다.1 is a block diagram showing the configuration of a phase-locked loop circuit according to the prior art, and a phase comparator 11 for outputting a comparison signal having a phase difference by comparing the phases when two signals having a constant frequency and phase are applied. Wow; A filter 12 which amplifies by passing only a predetermined frequency band of the comparison signal; A voltage controlled oscillator (VCO) 13 for converting the frequency of the signal to reduce the phase difference of the comparison signal through the filter 12; And a frequency divider 14 for dividing the signal of the frequency generated by the voltage controlled oscillator into a constant integer value and applying it to the phase comparator 11.
상기와 같이 구성된 종래 위상동기루프회로의 동작을 설명하면 다음과 같다.The operation of the conventional phase locked loop circuit configured as described above is as follows.
외부신호의 주파수(fr)와 전압제어발진기(13)의 출력 fo은 FM파이므로 주파수가 변화한다. fo는 fr에 따라 변화되므로 fr + Δf 가 되면 위상비교기(11)에서 Δf에 대응하는 전압을 발생하여, fo가 fr + Δf가 되도록 전압제어발진기(13)를 제어한다. 이와같이 fr이 변화할 때 전압제어발진기(13)의 제어 전압이 만들어져fo 는 fr에 맞추어지게 된다. 이 때문에 이런한 전압제어발진기(13)의 제어 전압은 신호파 자체가 된다. 또한, 전압제어발진기(13)의 주파수(fo)를 정수 N으로 분주한 주파수를 fv라 하면 fn = fo / N 가 되고, 위상비교기(11)에서 fo / N =fn=fr 의 관계를 가지게 된다. 따라서 fo=N*fr 이다. fr을 기준 발진 주파수로 하고, N을 프로그램에 의하여 설정해 준다면 fo를 fr의 N배의 배수로 가변시킬 수 있다.Since the frequency fr of the external signal and the output fo of the voltage controlled oscillator 13 are FM waves, the frequency changes. Since fo changes in accordance with fr, when the voltage is + f, the phase comparator 11 generates a voltage corresponding to Δf, thereby controlling the voltage controlled oscillator 13 so that fo becomes fr + Δf. In this way, when fr changes, a control voltage of the voltage controlled oscillator 13 is made so that fo is set to fr. For this reason, the control voltage of such a voltage controlled oscillator 13 becomes a signal wave itself. In addition, a frequency obtained by dividing the frequency fo of the voltage controlled oscillator 13 by an integer N is fv, and fn = fo / N, and the phase comparator 11 has a relationship of fo / N = fn = fr. . Thus fo = N * fr. If fr is the reference oscillation frequency and N is set by the program, fo can be varied in multiples of N times fr.
그러나, 종래의 위상동기루프회로는 안정된 주파수를 생성하기 위한 위상고착 시간이 길며, 도약 주파수가 천이하는 동안 전압제어발진기의 출력값이 불안정하여 위상이 고착되지 않으므로 다른 주파수로 잘못 천이되어 위상동기루프회로가 동작하지 않는 경우가 발생할 수 있으며, 도약수가 높은 방식에서는 사용하기가 어려운 문제점이 있다.However, the conventional phase locked loop circuit has a long phase fixation time for generating a stable frequency, and the phase locked loop circuit is incorrectly shifted to another frequency because the output value of the voltage controlled oscillator is unstable because the output value of the voltage controlled oscillator is unstable during the hopping frequency. There may occur a case that does not work, it is difficult to use in a high jump method.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 외부에서 입력되는 신호의 주파수 천이시간동안 위상동기루프를 끊음과 동시에 디지털-아날로그 변환기로 전압제어발진기의 사전 동조값을 공급하고 디지털-아날로그 변환기에서 아날로그 신호화하여 전압제어발진기로 그 동조값을 직접 인가함으로써 위상고착시간을 줄일 수 있는 고속위상 고착을 위한 위상동기루프 제어회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and its object is to terminate the phase synchronization loop during the frequency transition time of an externally input signal and to simultaneously adjust the pre-tuned value of the voltage controlled oscillator with a digital-analog converter. The present invention provides a phase locked loop control circuit for fast phase fastening by reducing the phase fastening time by supplying the analog signal from a digital-to-analog converter and directly applying the tuning value to a voltage controlled oscillator.
도 1은 종래 기술에 따른 위상동기루프회로의 블록도,1 is a block diagram of a phase locked loop circuit according to the prior art;
도 2는 본 발명에 따른 위상동기루프 제어회로의 블록도,2 is a block diagram of a phase locked loop control circuit according to the present invention;
도 3은 도 2의 일부 구성요소인 필터의 회로도,3 is a circuit diagram of a filter that is part of FIG. 2;
도 4는 도 3의 일부 구성요소인 필터의 스위치를 제어하는 신호와 그에 따른 출력신호를 도시한 타이밍 다이어그램.FIG. 4 is a timing diagram illustrating a signal for controlling a switch of a filter, which is a component of FIG. 3, and an output signal according thereto;
<도면의 주요 부분에 관한 부호의 설명><Explanation of symbols on main parts of the drawings>
21 : 위상비교기 22 : 필터21: phase comparator 22: filter
23 : 전압제어발진기 24 : 주파수분주기23: voltage controlled oscillator 24: frequency divider
25 : 디지털-아날로그 변환기 26 : 제어부25 digital-to-analog converter 26 control unit
상기한 과제를 해결하기 위한 본 발명에 의한 무성단말기용 위상동기루프회로의 특징에 따르면, 일정한 주파수와 위상을 가지는 두 개의 신호의 인가시에 그 위상을 비교하여 위상차를 가지는 비교신호를 출력하는 위상비교부와, 상기 비교신호의 일정한 주파수 대역만을 통과시켜 증폭하는 필터부와, 상기 필터부를 통한 비교신호의 주파수와 위상차에 따른 제어전압을 발생시켜 일정한 주파수의 신호를 생성하는 전압제어발진부와, 상기 전압제어발진부에서 발생되는 주파수의 신호를 일정한 정수값으로 분주하여 상기 위상비교부로 인가하는 주파수분주부와, 상기 필터부에 구성되어 동작시에 상기 필터부의 신호필터링을 차단하는 스위칭부와, 상기 스위치의 동작시 필터부로 상기 전압제어발진부의 동조값을 가지는 디지털 신호를 아날로그 신호로 변환시켜 인가하는 디지털-아날로그 변환기와, 상기 스위치로 제어신호를 전송하여 스위치를 동작시키는 동시에 상기 디지털-아날로그 변환기로 상기 전압제어발진부의 동조값을 가지는 디지털 신호를 전송하는 제어부로 구성된다.According to a feature of the phase locked loop circuit for an unvoiced terminal according to the present invention for solving the above problems, a phase for outputting a comparison signal having a phase difference by comparing the phases when two signals having a constant frequency and phase are applied A comparison unit, a filter unit for passing and amplifying only a predetermined frequency band of the comparison signal, a voltage controlled oscillator unit generating a signal having a constant frequency by generating a control voltage according to the frequency and phase difference of the comparison signal through the filter unit; A frequency divider for dividing a signal of a frequency generated by a voltage controlled oscillator into a constant integer value and applying it to the phase comparator; a switching unit configured to block signal filtering of the filter unit during operation; The digital signal having the tuning value of the voltage controlled oscillator is It consists of a control unit for transmitting the digital signal having the tuning value of the voltage-controlled oscillation unit to analog converter and analog converter, while at the same time transmitted to the operation switch, the control signal to the switch, wherein the digital-to-digital conversion to that applied to.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 고속위상 고착을 위한 위상동기루프 제어회로의 블록도로서, 일정한 주파수와 위상을 가지는 두 개의 신호의 인가시에 그 위상을 비교하여 위상차를 가지는 비교신호를 출력하는 위상비교기(21)와, 상기 비교신호의 일정한 주파수 대역만을 통과시켜 증폭하는 필터(22)와, 상기 필터(22)를 통한 비교신호의 위상차를 감소시키도록 신호의 주파수의 변환시키는 전압제어발진기(23)와,상기 전압제어발진부에서 발생되는 주파수의 신호를 일정한 정수값으로 분주하여 상기 위상비교부로 인가하는 주파수분주기(24)와, 상기 필터(22)로 상기 전압제어발진기(24)의 동조값을 가지는 디지털 신호를 아날로그 신호로 변환시켜 인가하는 디지털-아날로그 변환기(25)와, 상기 디지털-아날로그 변환기(25)로 상기 전압제어발진기(24)의 동조값을 가지는 디지털 신호를 전송하는 동시에 상기 필터(22)의 동작을 제어하는 제어부(26)로 구성된다.2 is a block diagram of a phase-locked loop control circuit for fast phase fastening according to the present invention, and a phase comparator for outputting a comparison signal having a phase difference by comparing the phases when two signals having a constant frequency and phase are applied. (21), a filter (22) for passing and amplifying only a predetermined frequency band of the comparison signal, and a voltage controlled oscillator (23) for converting the frequency of the signal so as to reduce the phase difference of the comparison signal through the filter (22). And a frequency divider 24 for dividing the signal of the frequency generated by the voltage controlled oscillator into a constant integer value and applying it to the phase comparator, and the filter 22 to adjust the tuning value of the voltage controlled oscillator 24. The digital-to-analog converter 25 converts and applies a digital signal into an analog signal and applies a tuning value of the voltage controlled oscillator 24 to the digital-analog converter 25. It is constructed at the same time to transmit the digital signal to controller 26 which controls the operation of the filter 22.
도 3은 상기 도 2의 일부구성요소인 필터를 도시한 회로도로서, 상기 도 2의 위상비교기에서 일정한 위상차를 가지는 신호를 입력받는 제1 연산증폭기(U1)와, 상기 제1 연산증폭기(U1)의 반전 입력단자과 출력단자에 연결되어 원하는 주파수 대역만을 통과시키는 제3 저항(R3) 및 제1 캐피시터(C1)와, 상기 제1 연산증폭기(U1)의 비반전 입력단자에 연결되어 원하는 주파수 대역만을 통과시키는 제6 저항(R6) 및 제2 캐패시터(C2)와, 상기 제3 저항(R3)과 제1 캐패시터(C1)에 병렬로 연결되어 제어신호에 의하여 작동되어 제1 연산증폭기의 필터링 역할을 억제하는 제1 스위치(SW1)와, 상기 제6 저항(R6) 및 제2 캐패시터(C2)에 병렬로 연결되어 주파수 필터링을 억제하는 제2 스위치(SW2)와, 상기 제1 연산증폭기(U1)를 통한 신호를 증폭하고 비반전 입력단자로 전압제어발진기(24)의 동조값을 가지는 디지털-아날로그 변환신호가 입력되는 제2 연산증폭기(U2)로 구성된다.3 is a circuit diagram illustrating a filter that is a part of FIG. 2, wherein a first operational amplifier U1 receives a signal having a predetermined phase difference from the phase comparator of FIG. 2, and the first operational amplifier U1. Is connected to the inverting input terminal and the output terminal of the third resistor (R3) and the first capacitor (C1) to pass only the desired frequency band, and is connected to the non-inverting input terminal of the first operational amplifier (U1) only the desired frequency band It is connected to the sixth resistor (R6) and the second capacitor (C2) and the third resistor (R3) and the first capacitor (C1) in parallel to pass through the operation of the control signal to act as a filtering of the first operational amplifier. A first switch SW1 for suppressing, a second switch SW2 connected in parallel to the sixth resistor R6 and a second capacitor C2 to suppress frequency filtering, and the first operational amplifier U1. Amplifies the signal through the non-inverting input terminal and And a second operational amplifier U2 to which a digital-analog conversion signal having a tuning value of 24) is input.
도 4는 상기 도 3에 도시된 필터의 스위치를 제어하는 신호(SC)와 그에 따른 출력신호(SO)를 도시한 그래프로서, 상기 스위치로 전송되는 제어신호(SC)의 주파수 천이시간(T)에는 상기 도 3의 제1 및 제2 스위치(SW1,SW2)가 작동하는 동시에디지털-아날로그 변환기(25)에서 전압제어발진기(24)의 사전 동조값이 출력되고 위상동기루프회로의 동작과 스위치의 온/오프에 따른 f1 주파수와 f2 주파수를 가지는 출력신호(SO)가 발생되어 전압제어발진기로 입력된다.FIG. 4 is a graph illustrating a signal SC for controlling the switch of the filter and an output signal SO according to the filter shown in FIG. 3, wherein a frequency transition time T of the control signal SC transmitted to the switch is shown. In FIG. 3, the first and second switches SW1 and SW2 are operated at the same time, and the pre-tuned value of the voltage controlled oscillator 24 is output from the digital-to-analog converter 25. An output signal SO having an f1 frequency and an f2 frequency according to on / off is generated and input to a voltage controlled oscillator.
상기와 같이 구성된 본 발명에 따른 고속위상 고착을 위한 위상동기루프 제어회로의 동작을 도 2, 도 3 및 도 4를 참조하여 살펴보면 다음과 같다.The operation of the phase-locked loop control circuit for fast phase fastening according to the present invention configured as described above will be described with reference to FIGS. 2, 3 and 4 as follows.
먼저, 위상비교기(21)로 주파수 fr를 가지는 신호와 상기 루프회로에 의하여 분주되어 주파수 fv를 가지는 신호가 입력되면, 상기 위상비교기(21)에서 입력된 신호들을 비교하여 각 신호의 주파수 위상차에 따른 오차전압을 가지는 비교신호를 출력하게 된다. 이 비교신호는 각각의 위상차를 가지는 신호들로 상기 제1 연산증폭기(U1)의 반전과 비반전 입력단자로 입력되어 원하는 주파수 대역으로 필터링된다. 이때 상기 제어부(26)에서 제어신호(도 4 참조)를 상기 제1 및 제2 스위치로 인가하여 제1 연산증폭기(U1)의 제3 저항(R3) 및 제1 캐패시터(C1)로 연결되는 직렬회로와 제6 저항(R6) 및 제2 캐패시터(C2)로 연결되는 직렬회로를 상기 제1 및 제2 스위치(SW1,SW2)를 쇼트하여 위상비교기(21)에서 출력되는 비교신호의 오차전압이 0이 되도록 한다. 여기서 상기 제어신호(SC)의 주파수 천이시간(T) 동안에 제어부(26)에서 디지털-아날로그 변환기(25)로 전압제어발진기의 사전 동조값을 가지는 신호를 인가하여 상기 디지털-아날로그 변환기(25)에서 아날로그 신호로 변환되어 상기 제2 연산증폭기(U2)에서 증폭되어 출력된다.(도 4 참조) 상기 제2 연산증폭기(U2)에서 출력된 신호는 전압제어발진기(23)의 사전 동조값을 가지므로 바로 로크인(lock-in)되어 입력신호 주파수인 fr변화에 따른 전압이 만들어지고 이 전압은 주파수 fo를 가지는 신호파로 출력된다. 상기 전압제어발진기(23)의 주파수(fo) 신호는 정수 N으로 주파수분주기(24)를 통해 분주되어 상기 위상비교기(21)로 입력된다. 이때 분주된 주파수를 fv라 하면 fn = fo / N 가 되고, 위상비교기(21)에서 fo / N =fv=fr 의 관계를 가지게 된다. 따라서 fo=N*fr 이다. fr을 기준 발진 주파수로 하고, N을 프로그램에 의하여 설정해 준다면 fo를 fr의 N배의 배수로 가변시켜 주파수가 조정할 수 있다.First, when a signal having a frequency fr and a signal having a frequency fv are input to the phase comparator 21 by being divided by the loop circuit, the signals input from the phase comparator 21 are compared and according to the frequency phase difference of each signal. A comparison signal having an error voltage is output. The comparison signal is input to the inverting and non-inverting input terminals of the first operational amplifier U1 as signals having respective phase differences and filtered to a desired frequency band. In this case, the control unit 26 applies a control signal (see FIG. 4) to the first and second switches to connect the third resistor R3 and the first capacitor C1 of the first operational amplifier U1. The error voltage of the comparison signal output from the phase comparator 21 by shorting the first and second switches SW1 and SW2 from the series circuit connected to the circuit and the sixth resistor R6 and the second capacitor C2 Let it be zero. Here, during the frequency transition time T of the control signal SC, the control unit 26 applies a signal having a pre-tuned value of the voltage controlled oscillator to the digital-analog converter 25 so that the digital-analog converter 25 It is converted into an analog signal and amplified by the second operational amplifier U2. (See FIG. 4) The signal output from the second operational amplifier U2 has a pre-tuned value of the voltage controlled oscillator 23. It is immediately locked in, and a voltage is generated according to the change of the input signal fr, which is output as a signal wave having a frequency fo. The frequency fo signal of the voltage controlled oscillator 23 is divided into an integer N through the frequency divider 24 and input to the phase comparator 21. At this time, if the frequency divided by fv is fn = fo / N, the phase comparator 21 has a relationship of fo / N = fv = fr. Thus fo = N * fr. If fr is the reference oscillation frequency and N is set by the program, the frequency can be adjusted by varying fo by an N multiple of fr.
상기와 같은 고속위상 고착을 위한 위상동기루프 제어회로는 배터리의 사용 시간이 중요한 이동통신 단말기의 경우에 저전력모드에서 위상동기루프회로의 전원을 차단하고, 단말기의 사용시에 주파수 출력이 빨리 나와야 할 경우 이 방식을 사용하여 주파수 합성기의 초기 위상고착시간을 빠르게 할 수 있다.The phase-locked loop control circuit for fast phase fastening as described above is to cut off the power of the phase-locked loop circuit in the low power mode in the case of a mobile communication terminal in which the use time of the battery is important, and to output the frequency quickly when the terminal is used. Using this approach, we can speed up the initial phase settling time of the frequency synthesizer.
상기와 같이 구성되는 본 발명의 고속위상 고착을 위한 위상동기루프 제어회로는 외부에서 입력되는 신호의 주파수 천이시간동안 위상동기루프를 끊음과 동시에 디지털-아날로그 변환기로 전압제어발진기의 사전 동조값을 공급하고 디지털-아날로그 변환기에서 아날로그 신호화하여 전압제어발진기로 그 동조값을 직접 인가함으로써, 위상동기루프회로의 위상고착시간을 줄일 수 있으며, 주파수 도약시 한 주파수가 다른 주파수로 천이될 때 전압제어발진기의 출력값이 안정될 수 있는 효과가 있다.The phase-locked loop control circuit for fast phase fastening of the present invention configured as described above interrupts the phase-locked loop during the frequency transition time of an externally input signal and simultaneously supplies a pre-tuned value of the voltage controlled oscillator to the digital-analog converter. And by analog signal from the digital-to-analog converter and directly applying the tuning value to the voltage controlled oscillator, it is possible to reduce the phase settling time of the phase-locked loop circuit, and when the frequency jumps to another frequency, the voltage controlled oscillator There is an effect that the output value of can be stabilized.
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ID=27694469
Family Applications (1)
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| KR (1) | KR100362879B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987409B2 (en) | 2003-01-09 | 2006-01-17 | Hynix Semiconductor Inc. | Analog delay locked loop with tracking analog-digital converter |
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| JPH0795069A (en) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | Pll synthesizer with high speed lock-up control |
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| JPH10145229A (en) * | 1996-11-08 | 1998-05-29 | Matsushita Electric Ind Co Ltd | Pll synthesizer |
-
2001
- 2001-02-15 KR KR1020010007535A patent/KR100362879B1/en active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100362879B1 (en) | 2002-11-29 |
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