KR20020064397A - THIN FLIM TRANSISTER LIQUID CRYSTAL DISPLAY DEVICE INCLUDING DUAL TFTs PER ONE PIXEL AND DRIVING METHOD OF THE SAME - Google Patents
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Abstract
Description
본 발명은 박막 액정 디스플레이 장치에 관한 것으로, 좀 더 구체적으로 픽셀 당 2 개의 박막 트랜지스터를 구비하는 액정 디스플레이 장치 및 그의 구동 방법에 관한 것이다.The present invention relates to a thin film liquid crystal display device, and more particularly, to a liquid crystal display device having two thin film transistors per pixel and a driving method thereof.
도 1을 참조하면, 일반적인 박막 액정 디스플레이 모듈(10)은 타이밍 컨트롤러(14), 계조 전압 발생 회로(12), 패널 전압 발생 회로(16), 게이트 드라이버 회로들(30 ~ 34), 소스 드라이버 회로들(20 ~ 24) 및 액정 패널(18)로 구성된다.Referring to FIG. 1, a general thin film liquid crystal display module 10 includes a timing controller 14, a gray voltage generator 12, a panel voltage generator 16, gate driver circuits 30 to 34, and a source driver circuit. And the liquid crystal panel 18.
타이밍 컨트롤러(14)는 개인용 컴퓨터, 캠코더 등과 같은 비디오 신호원(미도시됨)으로부터 화상의 표시에 필요한 기본적인 타이밍 신호들, 예컨대, 데이터 클럭 신호(MCLK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), R, G, B 데이터(RGB data) 신호들, 데이터 인에이블 신호(DE) 등을 받아들인다. 그리고 타이밍 컨트롤러(14)는 게이트 드라이버 회로들(30 ~ 34) 및 소스 드라이버회로들(20 ~ 24)의 구동에 필요한 각종 제어 신호들, 예컨대, 수평 클럭 신호(HCLK), 수평 시작 신호(STH), 로드 신호(TP), 게이트 클럭 신호(Gate Clock), 수직 시작 신호(STV), 스캔 인에이블 신호(OE) 등을 출력한다.The timing controller 14 includes basic timing signals necessary for displaying an image from a video signal source (not shown) such as a personal computer, a camcorder, for example, a data clock signal MCLK, a horizontal sync signal Hsync, a vertical sync signal. (Vsync), R, G, B data (RGB data) signals, data enable signal (DE) and the like. In addition, the timing controller 14 may control various control signals necessary for driving the gate driver circuits 30 to 34 and the source driver circuits 20 to 24, for example, the horizontal clock signal HCLK and the horizontal start signal STH. , A load signal TP, a gate clock signal, a vertical start signal STV, a scan enable signal OE, and the like are output.
패널 전압 발생 회로(16)는 DC/DC 변환기(미도시됨)의 출력 전압(VDD)들을 받아들여서 20 V 내지 30 V의 게이트 온 전압(Von)과, 약 -10 V 내지 -2 V의 게이트 오프 전압(Voff) 및 5 V 내지 7 V의 공통 전극 전압(Vcom) 등을 발생한다. 계조 전압 발생 회로(12)에는 액정의 광투과도를 조절하기 위한 계조 전압들을 소스 드라이버 회로들(20 ~ 24)로 발생한다.The panel voltage generation circuit 16 accepts the output voltages VDD of a DC / DC converter (not shown) to allow a gate-on voltage Von of 20 V to 30 V and a gate of about -10 V to -2 V. The off voltage Voff and the common electrode voltage Vcom of 5 V to 7 V are generated. The gray voltage generator 12 generates gray voltages for adjusting the light transmittance of the liquid crystal to the source driver circuits 20 to 24.
게이트 드라이버 회로들(30 ~ 34)은 액정 패널(18) 상의 게이트 라인들을 순차적으로 선택하는 게이트 구동 신호들을 발생하여 액정 패널(18)의 각 화소로 화상 신호 전압들이 전달될 수 있도록 한다. 소스(데이터) 드라이버 회로들(20 ~ 24)은 타이밍 컨트롤러(14)로부터 제공되는 디지털 R, G, B 데이터 신호(RGB data)들을 아날로그 신호들로 변환하여 액정 패널(18) 상의 선택된 화소들로 제공한다.The gate driver circuits 30 to 34 generate gate driving signals that sequentially select gate lines on the liquid crystal panel 18 so that image signal voltages can be transferred to each pixel of the liquid crystal panel 18. The source (data) driver circuits 20 to 24 convert the digital R, G, and B data signals (RGB data) provided from the timing controller 14 into analog signals to select pixels on the liquid crystal panel 18. to provide.
액정 패널(18)은 도 2에 도시된 바와 같이, 반도체 기판 상에 형성되는 복수 개의 픽셀 어레이(pixel array)를 구비한다. 픽셀 어레이 내에는 복수 개의 게이트 라인들(Gj ~ Gj+3)과 복수 개의 데이터 라인들(Di ~ Di+3) 그리고 복수 개의 화소 회로들이 행과 열로 배치된다. 그리고 각 화소 회로는 스위치 기능을 하는 박막 트랜지스터(T1)와, 유전체로서 액정을 사용하고, 인가되는 전압에 대응하여 국부적으로 액정의 광 투과 특성을 변화시켜 통과하는 빛의 양을 조절하는 역할을 하는 액정 커패시터(Liquid Crystal Capacitor : CLC) 및 액정 양단에 축적되는 전하의 포집 능력을 증가시키기 위한 저장 커패시터(Storage Capacitor : CST)로 구성된다.As shown in FIG. 2, the liquid crystal panel 18 includes a plurality of pixel arrays formed on a semiconductor substrate. In the pixel array, a plurality of gate lines Gj to Gj + 3, a plurality of data lines Di to Di + 3, and a plurality of pixel circuits are arranged in rows and columns. Each pixel circuit uses a thin film transistor T1 that functions as a switch and a liquid crystal as a dielectric, and locally adjusts the amount of light passing through the light transmission characteristic of the liquid crystal in response to an applied voltage. It consists of a liquid crystal capacitor (C LC ) and a storage capacitor (C ST ) for increasing the ability of collecting charges accumulated across the liquid crystal.
따라서 액정 패널은 픽셀 당 하나의 박막 트랜지스터를 통해 화상 신호 전압이 해당 액정 커패시터로 인가되면 액정이 구동된다. 이때, 박막 트랜지스터가 턴-오프(turn-off) 되면, 해당 액정 커패시터는 플로팅(floating) 상태로 되고 그 결과 인가된 신호 전압이 유지된다. 이와 같은 동작 원리에 따라서 모든 게이트 전극들에 순차적으로 펄스를 인가하고 해당 소스 전극들로 화상 신호 전압들을 각각 인가하면 패널의 모든 화소들을 구동한다.Accordingly, the liquid crystal panel is driven when the image signal voltage is applied to the corresponding liquid crystal capacitor through one thin film transistor per pixel. At this time, when the thin film transistor is turned off, the liquid crystal capacitor is in a floating state, and as a result, the applied signal voltage is maintained. According to such an operation principle, when all pulses are sequentially applied to the gate electrodes and image signal voltages are respectively applied to the corresponding source electrodes, all the pixels of the panel are driven.
그러므로 상기 액정 디스플레이 장치는 소스 드라이브 IC(20 ~ 24)는 게이트 드라이브 IC(30 ~ 34)에 의해 활성화된 게이트 라인에 대응하는 데이터를 데이터 라인들(Di ~ Di+3)로 동시에 제공함으로써 컬러 영상이 표현된다.Therefore, in the liquid crystal display device, the source drive ICs 20 to 24 simultaneously provide data corresponding to the gate lines activated by the gate drive ICs 30 to 34 to the data lines Di to Di + 3, thereby providing a color image. Is expressed.
상술한 바와 같이, 일반적인 박막 트랜지스터를 구비하는 액정 디스플레이 모듈은 하나의 박막 트랜지스터를 이용하여 픽셀(pixel)을 구성한다. 이러한 구성의 액정 디스플레이 모듈은 생산 원가 중에 큰 비중을 차지하는 드라이버 IC의 개수를 증가시키는 단점이 있다.As described above, a liquid crystal display module having a general thin film transistor configures a pixel using one thin film transistor. The liquid crystal display module having such a configuration has a disadvantage of increasing the number of driver ICs, which occupy a large proportion of the production cost.
예를 들어, 3 칼러 800 * 600 해상도의 SVGA 급 액정 디스플레이 모듈의 경우. 300 채널의 소스(데이터) 드라이버 IC는 8 개, 150 채널의 게이트 드라이버 IC는 4 개가 필요하다. 그러나 일반적으로 액정 디스플레이 모듈을 생산하는데 소요되는 생산 원가 중에 드라이브 IC가 차지하는 비중은 매우 크므로, 액정 디스플레이 모듈에 구비되는 드라이브 IC의 개수를 줄인다면 액정 디스플레이 모듈의 생산 비용이 현저히 감소할 것이다.For example, for a 3 color 800 * 600 resolution SVGA class liquid crystal display module. Eight 300-channel source (data) driver ICs are required, and 150-channel gate driver ICs are required. However, in general, since the drive IC occupies a large portion of the production cost required to produce the liquid crystal display module, if the number of drive ICs provided in the liquid crystal display module is reduced, the production cost of the liquid crystal display module may be significantly reduced.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 픽셀 당 2 개의 박막 트랜지스터를 구비하는 액정 디스플레이 장치의 드라이버 IC를 줄이기 위한 장치 및 그 방법을 구현하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems, and to implement an apparatus and a method for reducing a driver IC of a liquid crystal display device having two thin film transistors per pixel.
도 1은 일반적인 액정 디스플레이 모듈의 구성을 도시한 블럭도;1 is a block diagram showing the configuration of a general liquid crystal display module;
도 2는 도 1에 도시된 액정 디스플레이 모듈의 동작을 설명하기 위한 일부 구성을 도시한 블럭도;FIG. 2 is a block diagram showing some components for explaining the operation of the liquid crystal display module shown in FIG. 1;
도 3은 본 발명에 따른 액정 디스플레이 모듈의 구성을 도시한 블럭도;3 is a block diagram showing a configuration of a liquid crystal display module according to the present invention;
도 4는 도 3에 도시된 액정 디스플레이 모듈의 신호 라인에 대한 연결 구성을 개략적으로 나타내는 도면;4 is a diagram schematically showing a connection configuration to a signal line of the liquid crystal display module shown in FIG. 3;
도 5는 도 3에 도시된 구동 회로의 실시예에 따른 상세한 회로도;5 is a detailed circuit diagram according to an embodiment of the driving circuit shown in FIG. 3;
도 6은 본 발명의 제 1 실시예에 따른 액정 디스플레이 모듈의 일부 구성을 도시한 회로도;6 is a circuit diagram showing a part of a configuration of a liquid crystal display module according to a first embodiment of the present invention;
도 7은 도 6에 도시된 액정 디스플레이 모듈의 동작을 설명하기 위한 파형도;FIG. 7 is a waveform diagram illustrating the operation of the liquid crystal display module shown in FIG. 6;
도 8은 본 발명의 제 2 실시예에 따른 액정 디스플레이 모듈의 일부 구성을 도시한 회로도; 그리고8 is a circuit diagram showing a part of a configuration of a liquid crystal display module according to a second embodiment of the present invention; And
도 9는 도 8에 도시된 액정 디스플레이 모듈의 동작 설명을 위한 파형도이다.9 is a waveform diagram illustrating an operation of the liquid crystal display module illustrated in FIG. 8.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
100 : 액정 디스플레이 모듈102 : 계조 전압 발생 회로100: liquid crystal display module 102: gradation voltage generating circuit
104 : 타이밍 컨트롤러106 : 패널 전압 발생 회로104: timing controller 106: panel voltage generation circuit
108 : 듀얼 TFT 액정 패널110 ~ 114 : 소스 드라이브 IC108: dual TFT liquid crystal panel 110 to 114: source drive IC
120 ~ 124 : 게이트 드라이브 IC130 : 구동 회로120 to 124: gate drive IC 130: drive circuit
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 액정 디스플레이 장치에 있어서: 다수의 픽셀들을 구비하고, 상기 픽셀 당 하나의 액정 캐패시터와 제 1 및 제 2의 박막 트랜지스터들을 구비하는 액정 패널과; 상기 액정 패널에 필요한 다수의 패널 전원 전압들을 발생하는 전압 발생 회로와; 상기 제 2의 박막 트랜지스터들을 구동하기 위한 제어 신호를 출력하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러의 제어를 받아서 상기 제 1의 박막 트랜지스터들을 구동하기 위한 복수 개의 게이트 구동 신호들을 출력하는 게이트 드라이버 집적 회로들과; 상기 다수의 액정 캐패시터의 액정 전압을 인가하기 위한 복수 개의 데이터 라인들을 갖는 소스 드라이버 집적 회로들 및; 상기 제어 신호 및 상기 패널 전원 전압들을 받아서 상기 제 2의 박막 트랜지스터를 구동하기 위한 적어도 2 개의 구동 신호들을 출력하는 구동 회로를 포함하되; 상기 액정 패널은 상기 게이트 구동 신호들과 상기 적어도 2 개의 구동 신호들에 의해서 상기 제 1 및 제 2의 박막 트랜지스터가 동시에 턴 온 될 때, 상기 액정 캐패시터들이 충전된다.According to an aspect of the present invention for achieving the above object, a liquid crystal display device comprising: a liquid crystal panel having a plurality of pixels, one liquid crystal capacitor and first and second thin film transistors per pixel; ; A voltage generator circuit for generating a plurality of panel power supply voltages required for the liquid crystal panel; A timing controller outputting a control signal for driving the second thin film transistors; Gate driver integrated circuits configured to output a plurality of gate driving signals for driving the first thin film transistors under the control of the timing controller; Source driver integrated circuits having a plurality of data lines for applying liquid crystal voltages of the plurality of liquid crystal capacitors; A driving circuit receiving the control signal and the panel power supply voltages and outputting at least two driving signals for driving the second thin film transistor; The liquid crystal panel is charged with the liquid crystal capacitors when the first and second thin film transistors are simultaneously turned on by the gate driving signals and the at least two driving signals.
이 특징의 바람직한 실시예에 있어서, 상기 액정 패널은 세로 방향으로 상기 적어도 2 개의 구동 신호들이 입력되는 라인들이 상기 제 2의 박막 트랜지스터에 순차적으로 연결되도록 구성하되, 상기 게이트 구동 신호들이 입력되는 라인들은 홀수 번째와 짝수 번째가 상호 공유되도록 연결된다.In a preferred embodiment of the present invention, the liquid crystal panel is configured such that the lines into which the at least two driving signals are input in the vertical direction are sequentially connected to the second thin film transistor, but the lines into which the gate driving signals are input. The odd and even numbers are connected to each other.
이 실시예에 있어서, 상기 액정 패널은 상기 적어도 2 개의 구동 신호들과 상기 데이터 신호들이 각각 1 게이트 라인 시간의 펄스 폭으로 출력되며, 동시에 상기 게이트 구동 신호들은 각각 N 배(N은 양의 정수)의 게이트 라인 시간의 펄스 폭으로 출력되는 것에 의해서 구동된다.In this embodiment, the liquid crystal panel outputs the at least two drive signals and the data signals each with a pulse width of one gate line time, and simultaneously the gate drive signals are each N times (N is a positive integer). It is driven by being output at the pulse width of the gate line time.
이 특징의 바람직한 실시예에 있어서, 상기 액정 패널은 가로 방향으로 상기 적어도 2 개의 구동 신호들 중에 제 1의 구동 신호가 입력되는 라인은 상기 픽셀들 중 특정 픽셀의 상기 제 2의 박막 트랜지스터에 연결되고, 제 2의 구동 신호가 입력되는 라인은 상기 특정 픽셀의 다음 픽셀의 상기 제 2의 박막 트랜지스터에 순차적으로 연결되도록 구성하되; 상기 복수 개의 데이터 신호 라인들은 가로 방향으로 홀수 번째와 짝수 번째가 상호 공유하도록 연결된다.In a preferred embodiment of the present invention, the liquid crystal panel may include a line through which a first driving signal is input among the at least two driving signals in a horizontal direction and connected to the second thin film transistor of a specific pixel among the pixels. And a line to which a second driving signal is input is sequentially connected to the second thin film transistor of a next pixel of the specific pixel; The plurality of data signal lines are connected such that odd and even numbers are shared with each other in a horizontal direction.
이 실시예에 있어서, 상기 액정 패널은 상기 적어도 2개의 구동 신호들과 상기 데이터 신호들이 각각 1/N 게이트 라인 시간의 펄스 폭으로 출력되며, 동시에 상기 게이트 구동 신호들은 각각 1 게이트 라인 시간의 펄스 폭으로 출력되는 것에 의해서 구동된다.In this embodiment, the liquid crystal panel outputs the at least two drive signals and the data signals at a pulse width of 1 / N gate line time, respectively, and simultaneously the gate drive signals are each at a pulse width of 1 gate line time. It is driven by the output.
이 특징의 바람직한 실시예에 있어서, 상기 액정 패널은 상기 적어도 2개의구동 신호들이 각각 상기 액정 패널의 양단에 구비되는 소스 드라이브 집적 회로들의 테이프 캐리어 패키지(Tape Carrier Package : TCP)의 더미 배선(dummy line)들을 이용하여 'ㄷ'자 형태의 배선으로 구비된다.In a preferred embodiment of the present invention, the liquid crystal panel includes a dummy line of a tape carrier package (TCP) of source drive integrated circuits in which the at least two driving signals are respectively provided at both ends of the liquid crystal panel. ) Are provided in a 'c' shape wiring.
이 특징의 바람직한 실시예에 있어서, 상기 구동 회로는 상기 적어도 2 개의 구동 신호들 중에 홀 수 번째의 구동 신호와 짝수 번째의 구동 신호가 서로 180 도의 위상차를 갖도록 출력한다.In a preferred embodiment of this aspect, the driving circuit outputs the odd-numbered driving signal and the even-numbered driving signal among the at least two driving signals so that they have a phase difference of 180 degrees.
이 특징의 바람직한 실시예에 있어서, 상기 구동 회로는 복수 개의 캐패시터와 저항들로 구성되는 레벨 쉬프터와 P 채널 트랜지스터 및 N 채널 트랜지스터를 구비하되, 상기 적어도 2 개의 구동 신호들은 상기 제어 신호와 상기 패널 전원 전압들을 받아서 상기 패널 전원 전압 사이의 신호 레벨로 출력된다.In a preferred embodiment of this aspect, the driving circuit comprises a level shifter composed of a plurality of capacitors and resistors, a P channel transistor, and an N channel transistor, wherein the at least two drive signals comprise the control signal and the panel power supply. The voltages are received and output at a signal level between the panel power supply voltages.
(작용)(Action)
따라서 본 발명에 의하면, 구동 회로는 타이밍 컨트롤러로부터 제어 신호를 받아서 제 2의 박막 트랜지스터를 구동하기 위한 제 1 및 제 2의 구동 신호들을 출력한다. 제 1의 박막 트랜지스터는 게이트 구동 회로에 의해서 구동된다. 그러므로 액정 패널은 제 1 및 제 2의 박막 트랜지스터가 동시에 구동될 때, 액정 캐패시터가 충전된다.Therefore, according to the present invention, the driving circuit receives the control signal from the timing controller and outputs first and second driving signals for driving the second thin film transistor. The first thin film transistor is driven by the gate driving circuit. Therefore, the liquid crystal panel is charged with the liquid crystal capacitor when the first and second thin film transistors are driven simultaneously.
(실시예)(Example)
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.DETAILED DESCRIPTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 액정 디스플레이 모듈의 구성을 도시한 블럭도이다.3 is a block diagram showing the configuration of a liquid crystal display module according to the present invention.
도면을 참조하면, 상기 액정 디스플레이 모듈(100)은 신규한 타이밍 컨트롤러(104)와 구동 회로(130) 및 액정 패널(108)을 포함한다. 그리고 상기 액정 디스플레이 모듈(100)은 복수 개의 게이트 드라이브 회로들(120 ~ 124)과 복수 개의 소스 드라이버 회로들(110 ~ 114)과 패널 전압 발생 회로(106) 및 계조 전압 발생 회로(102)를 포함한다.Referring to the drawings, the liquid crystal display module 100 includes a novel timing controller 104, a driving circuit 130, and a liquid crystal panel 108. The liquid crystal display module 100 includes a plurality of gate drive circuits 120 to 124, a plurality of source driver circuits 110 to 114, a panel voltage generator circuit 106, and a gray voltage generator circuit 102. do.
상기 액정 패널(108)은 도 6 내지 도 8에 도시된 바와 같이, 하나의 픽셀 당 2 개 즉, 제 1 및 제 2의 박막 트랜지스터들(T1, T2)과 액정 캐패시터(CLc)들을 구비한다.As illustrated in FIGS. 6 to 8, the liquid crystal panel 108 includes two, that is, first and second thin film transistors T1 and T2 and one liquid crystal capacitor CLc per pixel.
상기 타이밍 컨트롤러(104)는 상기 제 2의 박막 트랜지스터들(T2)을 구동하기 위한 타이밍 신호(CTRL)를 상기 구동 회로(130)로 출력한다. 그리고 비디오 신호원(미도시됨)으로부터 화상의 표시에 필요한 기본적인 타이밍 신호들 즉, 데이터 클럭 신호(MCLK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), R, G, B 데이터(RGB data) 신호들, 데이터 인에이블 신호(DE) 등을 받아서 게이트 드라이버 회로들(120 ~ 124) 및 소스 드라이버 회로들(110 ~ 114)의 구동에 필요한 각종 제어 신호들, 예컨대, 수평 클럭 신호(HCLK), 수평 시작 신호(STH), 로드 신호(TP), 게이트 클럭 신호(Gate Clock), 수직 시작 신호(STV), 스캔 인에이블 신호(OE) 등을 출력한다.The timing controller 104 outputs a timing signal CTRL for driving the second thin film transistors T2 to the driving circuit 130. Basic timing signals necessary for displaying an image from a video signal source (not shown), that is, a data clock signal MCLK, a horizontal synchronization signal Hsync, a vertical synchronization signal Vsync, R, G, and B data (RGB) various control signals required for driving the gate driver circuits 120 to 124 and the source driver circuits 110 to 114 by receiving the data, the data enable signal DE, and the like, for example, the horizontal clock signal HCLK. ), A horizontal start signal STH, a load signal TP, a gate clock signal (Gate Clock), a vertical start signal STV, a scan enable signal OE, and the like.
타이밍 컨트롤러(104)에 의해 출력되는 게이트 클럭 신호(Gate Clock)는 게이트 드라이버 회로들(120 ~ 124)로 공급되는 클럭 신호로서, 그 주기는 1 수평 라인에 대응하는 수평 클럭 신호(HCLK)의 시간 또는 펄스 개수와 같다. 그리고 수직 시작 신호(STV)는 패널 전압 발생 회로(106)로부터 공급되는 게이트 온 전압(Von)이 게이트 드라이버 회로들(120 ~ 124)을 통해 액정 패널(108)로 전달되도록 하기 위한 신호이고, 스캔 인에이블 신호(OE)는 게이트 드라이버 회로들(120 ~124)을 출력 인에이블 상태로 만들기 위한 신호이다.The gate clock signal (Gate Clock) output by the timing controller 104 is a clock signal supplied to the gate driver circuits 120 to 124, the period of which is the time of the horizontal clock signal HCLK corresponding to one horizontal line. Or the number of pulses. The vertical start signal STV is a signal for allowing the gate-on voltage Von supplied from the panel voltage generator circuit 106 to be transferred to the liquid crystal panel 108 through the gate driver circuits 120 to 124, and scan. The enable signal OE is a signal for bringing the gate driver circuits 120 to 124 into an output enable state.
또한 수평 클럭 신호(HCLK)는 데이터 클럭 신호(MCLK)에 동기된 신호로서 R, G, B 데이터 신호(RGB data)들이 소스 드라이브 회로들(50)의 사양에 적합하게 동기되도록 하기 위한 것이다. 수평 시작 신호(STH)는 비디오 신호원(미도시됨)으로부터 입력된 R, G, B 데이터 신호(RGB data)들을 소스 드라이버 회로들(110 ~ 114)이 정확하게 래치(latch)하도록 하기 위한 기준 신호이다. 그리고 로드 신호(TP : Load)는 소스 드라이버 회로들(110 ~ 114)에 래치된 R, G, B 데이터 신호(RGB data)들이 액정 패널(108)로 제공되도록 하는 신호이다.In addition, the horizontal clock signal HCLK is a signal synchronized with the data clock signal MCLK so that the R, G, and B data signals RGB data may be properly synchronized with the specifications of the source drive circuits 50. The horizontal start signal STH is a reference signal for precisely latching the R, G, and B data signals RGB data input from the video signal source (not shown) to the source driver circuits 110 to 114. to be. The load signal TP is a signal for allowing the R, G, and B data signals RGB data latched in the source driver circuits 110 to 114 to be provided to the liquid crystal panel 108.
상기 패널 전압 발생 회로(106)는 DC/DC 변환기(미도시됨)의 출력 전압(VDD)들을 받아들여서 20V 내지 30V의 게이트 온 전압(Von)과, 약 -10V 내지 -2V의 게이트 오프 전압(Voff) 및 5V 내지 7V의 공통 전극 전압(Vcom) 등을 발생한다. 계조 전압 발생 회로(102)에는 액정의 광투과도를 조절하기 위한 계조 전압들을 소스 드라이버 회로들(110 ~ 114)로 발생한다. 그리고 상기 게이트 온 전압(Von)과 상기 게이트 오프 전압(Voff)을 상기 구동 회로(130)로 출력한다.The panel voltage generation circuit 106 accepts output voltages VDD of a DC / DC converter (not shown), and has a gate on voltage Von of 20 V to 30 V, and a gate off voltage of about −10 V to −2 V. Voff) and a common electrode voltage Vcom of 5V to 7V. The gray voltage generator 102 generates gray voltages for controlling the light transmittance of the liquid crystal to the source driver circuits 110 to 114. The gate on voltage Von and the gate off voltage Voff are output to the driving circuit 130.
상기 게이트 드라이버 회로들(120 ~ 124)은 상기 액정 패널(108) 상의 게이트 라인들을 순차적으로 선택하는 게이트 구동 신호들을 발생하여 상기 액정 패널(108)의 각 화소로 화상 신호 전압들이 전달될 수 있도록 한다. 여기서 게이트 라인에 대해서는 도 6 내지 도 8을 이용하여 구체적으로 설명한다.The gate driver circuits 120 to 124 generate gate driving signals that sequentially select gate lines on the liquid crystal panel 108 so that image signal voltages may be transferred to each pixel of the liquid crystal panel 108. . Here, the gate line will be described in detail with reference to FIGS. 6 to 8.
상기 소스 드라이버 회로들(110 ~ 114)은 상기 타이밍 컨트롤러(104)로부터 제공되는 디지털 R, G, B 데이터 신호(RGB data)들을 아날로그 신호들로 변환하여 상기 액정 패널(108) 상의 선택된 화소들로 제공한다.The source driver circuits 110 to 114 convert the digital R, G, and B data signals (RGB data) provided from the timing controller 104 into analog signals and convert them into selected pixels on the liquid crystal panel 108. to provide.
그리고 상기 구동 회로(130)는 상기 타이밍 신호(CTRL)를 받아서 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)를 출력한다. 구체적으로 도 5를 참조하면, 상기 구동 회로(130)는 상기 타이밍 신호(CTRL)을 받아서 상기 제 1의 구동 신호(CTRL1)를 출력하는 제 1 블럭과, 상기 타이밍 신호(CTRL)가 인버터(INV)를 거쳐 180 도 위상 변이된 상기 제 2의 구동 신호(CTRL2)를 출력하기 위한 제 2 블럭으로 구성된다. 상기 제 1 블럭은 1 개의 PNP 트랜지스터(TP1)와 1 개의 NPN 트랜지스터(TN1)와 2 개의 캐패시터(C1, C2) 및 3 개의 저항(R1 ~ R3)으로 구성된다. 상기 제 2 블럭은 인버터와 1 개의 PNP 트랜지스터(TP2)와 1 개의 NPN 트랜지스터(TN2)와 2 개의 캐패시터(C3, C4) 및 3 개의 저항(R4 ~ R6)으로 구성된다. 여기서 상기 캐패시터와 저항들은 각각의 블럭에서 레벨 쉬프트 회로로 동작한다. 또한 상기 구동 회로(130)는 상기 패널 전압 발생 회로(106)로부터 게이터 온 전압(Von)과 게이트 오프 전압(Voff)을 인가받아 두 전압 사이를 스위칭하는 상기 제 1 및 제 2의 구동 신호들(CTRL1, CTRL2)을 출력한다.The driving circuit 130 receives the timing signal CTRL and outputs first and second driving signals CTRL1 and CTRL2. In detail, referring to FIG. 5, the driving circuit 130 receives the timing signal CTRL and outputs the first driving signal CTRL1, and the timing signal CTRL is an inverter INV. And a second block for outputting the second driving signal CTRL2 180 degrees out of phase. The first block includes one PNP transistor TP1, one NPN transistor TN1, two capacitors C1 and C2, and three resistors R1 to R3. The second block includes an inverter, one PNP transistor TP2, one NPN transistor TN2, two capacitors C3 and C4, and three resistors R4 to R6. Here, the capacitor and resistors operate as level shift circuits in each block. In addition, the driving circuit 130 receives the gator on voltage Von and the gate off voltage Voff from the panel voltage generation circuit 106 to switch between the first and second driving signals (S). Output CTRL1, CTRL2).
따라서 상기 액정 패널(108)은 픽셀 당 2 개의 박막 트랜지스터를 구비하고 있으며, 상기 제 1의 박막 트랜지스터(T1)는 게이트 구동 신호에 의해서 구동되고, 상기 제 2의 박막 트랜지스터(T2)는 상기 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)에 의해서 구동된다. 즉, 상기 제 1 및 제 2의 박막 트랜지스터(T1, T2)가 동시에턴 온(turn on)될 때, 데이터 라인을 통해 화상 신호 전압이 해당 액정 커패시터로 인가되면 액정이 충전된다.Therefore, the liquid crystal panel 108 includes two thin film transistors per pixel, the first thin film transistor T1 is driven by a gate driving signal, and the second thin film transistor T2 is connected to the first thin film transistor T2. And second drive signals CTRL1 and CTRL2. That is, when the first and second thin film transistors T1 and T2 are turned on at the same time, when the image signal voltage is applied to the corresponding liquid crystal capacitor through the data line, the liquid crystal is charged.
이 때, 박막 트랜지스터가 턴 오프(turn off) 되면, 해당 액정 커패시터는 플로팅(floating) 상태로 되고 그 결과 인가된 신호 전압이 유지된다. 이와 같은 동작 원리에 따라서 모든 게이트 전극들에 순차적으로 펄스를 인가하고 해당 소스 전극들로 화상 신호 전압들을 각각 인가하면 패널의 모든 화소들을 구동한다. 그 결과, 게이트 드라이브 회로 또는 소스 드라이브 회로들의 개수를 1/2로 줄일 수 있다.At this time, when the thin film transistor is turned off, the liquid crystal capacitor is in a floating state, and as a result, the applied signal voltage is maintained. According to such an operation principle, when all pulses are sequentially applied to the gate electrodes and image signal voltages are respectively applied to the corresponding source electrodes, all the pixels of the panel are driven. As a result, the number of gate drive circuits or source drive circuits can be reduced to one half.
다시 도 4를 참조하면, 상기 액정 디스플레이 모듈(100)은 상기 제 2의 박막 트랜지스터(T2)와 연결되는 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)를 양측에 있는 소스 드라이브 회로들(S1, S4)의 테이프 캐리어 패키지(Tape Carrier Package : TCP)의 더비 배선(Dummy Line)을 이용하여 상기 액정 패널(108)과 연결되도록 구비한다. 그리고 전체적인 배선 구조는 액정 패널의 양단이 연결되는 'ㄷ'자 형태로 구비하여 상기 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)가 어느 한 곳에서 끊어지더라도 다른 경로를 이용하여 구동 신호가 상기 액정 패널(108)에 연결되도록 함으로써, 공정상의 라인 오픈으로 인한 수율 저하를 방지할 수 있다.Referring back to FIG. 4, the liquid crystal display module 100 receives the first and second driving signals CTRL1 and CTRL2 connected to the second thin film transistor T2 on both sides of the source drive circuits S1. And a Dummy line of a tape carrier package (TCP) of S4) to be connected to the liquid crystal panel 108. In addition, the entire wiring structure is formed in a 'c' shape in which both ends of the liquid crystal panel are connected, so that the driving signal is generated by using another path even if the first and second driving signals CTRL1 and CTRL2 are cut off at one place. By being connected to the liquid crystal panel 108, it is possible to prevent a decrease in yield due to process line open.
이어서 도 6은 본 발명의 제 1 실시예에 따른 액정 디스플레이 패널의 인접하는 2 개의 픽셀에 해당되는 화소 회로를 도시한 것이고, 도 7은 도 6에 도시된 액정 패널의 구동 동작을 설명하기 위한 파형도이다. 이 경우는 게이트 드라이브 회로의 개수를 줄이기 위한 실시예를 나타낸 것이다.6 illustrates a pixel circuit corresponding to two adjacent pixels of the liquid crystal display panel according to the first exemplary embodiment of the present invention, and FIG. 7 illustrates waveforms for explaining a driving operation of the liquid crystal panel illustrated in FIG. 6. It is also. In this case, an embodiment for reducing the number of gate drive circuits is shown.
도 6을 참조하면, 상기 액정 패널(108)은 하나의 픽셀 당 2 개의 박막 트랜지스터들(T1, T2)과 액정 캐패시터(CLc2n-1,CLc2n)를 구비한다. 그리고 게이트 라인은 홀수 번째 라인(GL2n-1)과 짝수 번째 라인(GL2n)이 게이트 드라이브 회로의 출력단(GLi)에 공유하여 연결된다. 따라서 게이트 드라이브 회로의 출력단의 개수는 1/2 로 줄어든다.Referring to FIG. 6, the liquid crystal panel 108 includes two thin film transistors T1 and T2 and a liquid crystal capacitor CLc 2n-1 and CLc 2n per pixel. In addition, the odd-numbered line GL 2n-1 and the even - numbered line GL 2n are connected to the output terminal GL i of the gate drive circuit in common. Therefore, the number of output stages of the gate drive circuit is reduced to 1/2.
상기 제 1 박막 트랜지스터(T1)는 상기 게이트 라인(GL2n-1,GL2n)들에 연결되고, 상기 제 2 박막 트랜지스터(T2)는 상기 제 1(CTRL1) 또는 제 2의 구동 신호(CTRL2) 라인에 연결된다.The first thin film transistor T1 is connected to the gate lines GL 2n-1 and GL 2n , and the second thin film transistor T2 is the first CTRL1 or the second driving signal CTRL2. Connected to the line.
우선 게이트 드라이브 회로의 출력(GLi)은 2 게이트 라인 시간(2H)의 펄스 폭으로 출력되고, 상기 제 1 박막 트랜지스터(T1)의 게이트 라인(GL2n-1,GL2n)에 연결되어 이를 통해서 상기 제 1 박막 트랜지스터(T1)를 턴 온시킨다. 이 때, 상기 제 2 박막 트랜지스터(T2)의 게이트 라인에 연결되는 제 1(CTRL1) 또는 제 2의 구동 신호(CTRL2) 라인은 도 7에 도시된 바와 같이, 1 게이트 라인 시간(1H)의 펄스 폭을 가지면서 1 게이트 라인 시간의 위상차를 갖도록 인가된다.First, the output GL i of the gate drive circuit is output at a pulse width of 2 gate line times 2H, and is connected to and connected to the gate lines GL 2n-1 and GL 2n of the first thin film transistor T1. The first thin film transistor T1 is turned on. At this time, the first CTRL1 or the second driving signal CTRL2 line connected to the gate line of the second thin film transistor T2 has a pulse of one gate line time 1H, as shown in FIG. 7. It is applied to have a width and a phase difference of one gate line time.
따라서 상기 제 1 및 제 2 박막 트랜지스터(T1, T2)가 동시에 턴 온 전압이 입력되는 경우에만 데이터 라인(DLj)에 걸려있는 전압이 액정 캐패시터(CLc2n-1,CLc2n)로 전달된다. 그 결과, 기존의 1 게이트 라인 시간 동안에 액정 캐패시터를 충전하는 방법과 동일한 결과를 얻을 수 있다.Therefore, the voltage across the data line DL j is transferred to the liquid crystal capacitors CLc 2n-1 and CLc 2n only when the first and second thin film transistors T1 and T2 are simultaneously turned on. As a result, the same result as that of the method of charging the liquid crystal capacitor during the conventional one gate line time can be obtained.
그러므로 게이트 드라이브 회로의 개수를 1/2 로 줄이면서 박막 액정 디스플레이 모듈의 구동 특성을 유지할 수 있다. 이러한 결과는 구동 신호가 2 개의 경우에만 한정되는 것이 아니라, 복수 개 즉, N 개의 구동 신호 라인을 구비하면, 게이트 드라이브 회로의 개수는 이에 대응해서 1/N 개로 줄어들 수 있다. 이 때에는 제 1 막박 트랜지스터(T1)의 게이트 라인과 연결되는 턴 온 펄스 폭은 N * 1H가 되고, N 개의 구동 신호들은 각각 1 게이트 라인 시간의 펄스 폭으로 출력되며, 이들은 서로 1 게이트 라인 시간의 위상차를 갖는 N * 1H의 주기를 갖는 신호가 된다. 예를 들어, 4 개의 구동 신호 라인을 구비하는 박막 액정 디스플레이 모듈의 경우, 기존의 150 채널의 게이트 드라이브 회로를 4 개 사용하는 액정 디스플레이 모듈은 상기 제 1 실시예의 경우를 적용하면, 150 채널 게이트 드라이브 회로 1 개를 구비하여 박막 액정 디스프레이 모듈을 구동할 수 있다.Therefore, the driving characteristics of the thin film liquid crystal display module can be maintained while reducing the number of gate drive circuits by 1/2. This result is not limited to only two drive signals, but when a plurality of drive signals are provided, that is, the number of gate drive circuits can be reduced to 1 / N correspondingly. At this time, the turn-on pulse width connected to the gate line of the first thin film transistor T1 becomes N * 1H, and the N driving signals are output with pulse widths of one gate line time, respectively, and they are each of A signal having a period of N * 1H having a phase difference is obtained. For example, in the case of the thin film liquid crystal display module having four driving signal lines, the liquid crystal display module using four conventional 150 channel gate drive circuits is applied to the case of the first embodiment. One circuit may be provided to drive the thin film liquid crystal display module.
계속해서 도 8 및 도 9를 이용하여 본 발명에 따른 제 2 실시예를 설명한다. 도 8은 상기 제 2 실시예에 따른 액정 패널의 일부 구성을 도시한 것이고, 도 9는 도 8에 도시된 액정 패널의 구동 동작을 설명하기 위한 파형도이다. 이 경우의 실시예는 소스 드라이브 회로의 개수를 1/2 로 줄이는데 목적이 있다.Subsequently, a second embodiment according to the present invention will be described with reference to FIGS. 8 and 9. FIG. 8 illustrates a partial configuration of the liquid crystal panel according to the second embodiment, and FIG. 9 is a waveform diagram for describing a driving operation of the liquid crystal panel shown in FIG. 8. The embodiment in this case aims at reducing the number of source drive circuits by half.
도 8을 참조하면, 상기 액정 패널(108)은 하나의 픽셀 당 2 개의 박막 트랜지스터들(T1, T2)과 액정 캐패시터(CLc2m-1,CLc2m)를 구비한다. 그리고 게이트 라인(GLi,GLi+1)들은 각각 세로 방향으로 상기 제 1 박막 트랜지스터(T1)들에 연결된다. 상기 제 1의 구동 신호(CTRL1)는 가로 방향으로 홀수 번째의 상기 제 2 박막트랜지스터(T2)에 연결되고, 제 2의 구동 신호(CTRL2)는 가로 방향으로 짝수 번째의 상기 제 2 박막 트랜지스터(T2)에 연결된다.Referring to FIG. 8, the liquid crystal panel 108 includes two thin film transistors T1 and T2 and a liquid crystal capacitor CLc 2m-1 and CLc 2m per pixel. Gate lines GL i and GL i + 1 are connected to the first thin film transistors T1 in the vertical direction, respectively. The first driving signal CTRL1 is connected to the odd-numbered second thin film transistor T2 in the horizontal direction, and the second driving signal CTRL2 is the even-numbered second thin film transistor T2 in the horizontal direction. )
따라서 상기 액정 패널(108)은 동일한 데이터 라인(DLj)을 공유하는 홀수 번째와 짝수 번째의 픽셀에 대한 각각의 상기 제 1의 박막 트랜지스터(T1)는 같은 게이트 라인에 연결되고, 상기 제 2의 박막 트랜지스터(T2)는 서로 다른 구동 신호와 연결된다. 즉, 홀수 번 째 픽셀의 제 2의 박막 트랜지스터(T2)는 제 1의 구동 신호(CTRL1) 라인에 연결되고, 짝수 번 째 픽셀의 제 2의 박막 트랜지스터(T2)는 제 2의 구동 신호(CTRL2) 라인에 연결된다.Accordingly, each of the first thin film transistors T1 for odd-numbered and even-numbered pixels sharing the same data line DL j is connected to the same gate line. The thin film transistor T2 is connected to different driving signals. That is, the second thin film transistor T2 of the odd-numbered pixel is connected to the first driving signal CTRL1 line, and the second thin film transistor T2 of the even-numbered pixel is the second driving signal CTRL2. ) Is connected to the line.
도 9를 참조하여 상기 액정 패널(108)의 동작을 살펴 보면, 데이터 라인(DLj)에는 홀수 번 째 픽셀의 액정 전압과, 짝수 번 째 픽셀의 액정 전압이 소스 드라이브 회로로부터 각각 1/2 게이트 라인 시간(1/2H) 동안 인가된다. 이와 함께 게이트 드라이브 회로에 의해서 제 i 번째 게이트 라인에 1 H 시간 펄스 폭의 턴 온 전압이 제 1의 박막 트랜지스터(T1)에 인가되고, 제 1 및 제 2의 구동 신호(CTRL1, CTRL2)는 1/2 H 펄스 폭을 갖는 1 H 주기의 신호가 제 2의 박막 트랜지스터(T2)의 게이트 단자에 인가된다. 따라서 제 1 및 제 2의 박막 트랜지스터(T1, T2)가 동시에 턴 온 되어 액정 캐패시터(CLc2m-1,CLc2m)에 액정 전압이 충전된다.Referring to FIG. 9, an operation of the liquid crystal panel 108 is performed. In the data line DL j , the liquid crystal voltages of the odd-numbered pixels and the liquid crystal voltages of the even-numbered pixels are respectively 1/2 gated from the source drive circuit. Applied for line time (1 / 2H). In addition, a turn-on voltage having a 1 H time pulse width is applied to the first thin film transistor T1 by the gate drive circuit, and the first and second driving signals CTRL1 and CTRL2 are 1. A 1 H period signal having a / 2 H pulse width is applied to the gate terminal of the second thin film transistor T2. Accordingly, the first and second thin film transistors T1 and T2 are simultaneously turned on to charge the liquid crystal voltages to the liquid crystal capacitors CLc 2m-1 and CLc 2m .
상술한 바와 같이, 하나의 데이터 라인을 홀수 번 째와 짝수 번 째의 픽셀이 공유하게 되므로 데이터 라인의 개수가 1/2 로 줄어든다. 그러므로 액정 패널 전체적으로는 소요되는 소스 드라이브 회로의 개수도 1/2 로 줄어들게 된다. 예를 들어, SVGA 해상도를 구동하는 소스 드라이브 회로가 기존의 300 채널 8 개를 사용하는 경우, 본 실시예에 의하면 4 개로 줄일 수 있다.As described above, since the odd-numbered and even-numbered pixels share one data line, the number of data lines is reduced to 1/2. Therefore, the number of source drive circuits required for the entire liquid crystal panel is also reduced to 1/2. For example, if the source drive circuit driving the SVGA resolution uses eight existing 300 channels, the present embodiment can reduce the number to four.
상술한 바와 같이, 본 발명은 픽셀 당 2 개의 박막 트랜지스터를 구비하는 액정 디스플레이 장치에서, 2 개의 박막 트랜지스터를 구동하기 위한 구동 회로를 구비함으로써 드라이브 집적 회로들의 개수를 줄일 수 있다.As described above, the present invention can reduce the number of drive integrated circuits by including a driving circuit for driving two thin film transistors in a liquid crystal display device having two thin film transistors per pixel.
따라서 액정 디스플레이 장치의 액정 디스플레이 장치의 제조 원가 중 큰 비중을 차지하는 드라이브 집적 회로의 개수를 줄일 수 있음으로써, 액정 디스플레이 장치의 제조 원가를 줄일 수 있다.Therefore, by reducing the number of drive integrated circuits that occupy a large proportion of the manufacturing cost of the liquid crystal display device of the liquid crystal display device, it is possible to reduce the manufacturing cost of the liquid crystal display device.
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