KR20020059851A - 웨이퍼 레벨에서 형성된 집적 회로 패키지 - Google Patents

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KR20020059851A
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람켄엠
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페레고스 조지, 마이크 로스
아트멜 코포레이숀
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Abstract

본 발명은 웨이퍼 레벨에서 형성되는 집적 회로 패키지(70)에 관한 것이다. 이 집적 회로 패키지(70)는 엔드 유스 인쇄 회로 기판 상에서 최소한의 공간을 차지한다. 금속 회로(34) 및 유전체 베이스(32)로 만들어진 사전 제작된 인터포저 기판(30)은 복수 개의 금속화된 개구부를 포함하며, 이 개구부는 실리콘 웨이퍼(21)의 상부 표면 상의 금속화된 와이어 본드 패드(23)와 정렬된다. 솔더(40), 즉 전도성 접착제가 상기 금속화된 개구부를 통해 증착되어 상기 인터포저 층(30) 상의 회로와 웨이퍼(21) 상의 회로 사이에 전기적 연결부를 형성한다. 그 다음에, 솔더 볼은 인터포저 기판(30)의 금속 패드 개구부 상에 배치되고, 리플로우되어 웨이퍼 레벨의 BGA 구조를 형성한다. 그 다음에, 이 웨이퍼 레벨의 BGA 구조는 개별 BGA 칩 패키지로 절단된다.

Description

웨이퍼 레벨에서 형성된 집적 회로 패키지 {INTEGRATED CIRCUIT PACKAGE FORMED AT A WAFER LEVEL}
회로 기판 상의 집적 회로 패키지의 풋 프린트(footprint)은 그 패키지가 차지하는 기판의 면적이다. 통상적으로, 풋 프린트를 최소화하고 패키지들을 서로 가깝게 배치하는 것이 요구된다. 최근에, 볼 그리드 어레이(BGA) 패키지가 상당히 인기있는 패키지 타입 중 하나로 출현하였는 데, 이는 상기 볼 그리드 어레이 패키지가 고집적도, 최소 풋 프린트 및 보다 짧은 전기적 경로를 제공하여 종래의 반도체 패키지 타입 보다 우수한 성능을 갖기 때문이다.
도 9는 대표적인 BGA 패키지를 도시한다. 이 BGA 패키지(110)에서, 집적 회로 칩(122)은 기판 재료로서 제작된 베이스(112)의 상부 표면 상에서 접착제에 의해 장착된다. 금속 본딩 와이어(bonding wire) 또는 와이어본드 리드(wirebond lead)(120)는 집적 회로 칩(122)의 상부 표면에 형성된 복수 개의 금속 칩 패드(126)를 베이스(112)의 상부 표면에 형성된 와이어 본딩 패드(128)와 전기적으로 연결한다. 상기 베이스(112)는 도금 관통 홀 비아(plated through holevia)(118)와 금속 트레이스(114)를 구비함으로써 이 회로를 상기 상부 표면으로부터 상기 베이스(112)의 하부 표면까지 연결한다. 복수 개의 솔더 볼(solder ball)(116)은 베이스(112)의 하부 표면에 배치되어 베이스의 금속 트레이스(114)에 전기적으로 연결된다. 솔더 볼(116)은 하부 표면 전체에서 균일한 풀(full) 매트릭스 어레이, 즉 스태거드 풀(staggered full) 어레이로 배열되거나, 하부 표면 주위에서 복수의 로우 형태로 배열될 수 있다. 그 다음에, 솔더 볼은 칩 패키지를 최총 사용 제품 내의 인쇄 회로 기판에 고정시키는 데 사용된다.
종래의 BGA 패키지는 고집적도 및 고입/출력의 측면에서 이전 패키지 타입에 비해 크게 개선되었으나, 패키지를 수용하는 인쇄 회로 기판에서 요구되는 공간을 더욱 감소시키기 위해 IC 패키지를 더욱 작게 제작할 것이 줄곧 요구되고 있다. 와이어본드 리드는 소정의 길이를 가지며 본딩 도구에 충분한 공간을 제공하기 위하여 인접 본딩 사이트 사이에 최소한의 간격이 필요하므로, 기판 베이스는 칩 보다 커야하며 그 이상 컴팩트한 패키지를 제작할 수 없다. 이상적으로는, 기판 베이스가 칩의 크기 보다 클 필요가 없는 패키지를 제작하는 것이 요구된다.
전술한 종래의 기술에서는, 각각의 개별 다이(die)에 대한 패키지를 제작하는 것이 일반적이다. 일부 사람들은 웨이퍼 레벨에서 즉, 개별 칩이 웨이퍼 상에서 형성된 후 이 웨이퍼가 개별 칩으로 다이싱되기 전에 IC 패키지를 형성할 수 있다면 유리할 것이라는 것은 인식하였다. 이러한 방법을 이용하면 칩 패키지의 대량 생산이 용이해지고, 웨이퍼 상에 매트릭스 포맷으로 배열된 수 개의 칩 패키지 모두를 한번에 제작 및 검사할 수 있다. 또한, 상기 방법으로 인해 IC 칩의 패키징및 검사 공정에서 시간 및 비용을 절감할 수 있다.
웨이퍼 레벨에서 수행되는 종래 기술의 패키징 방법의 예로는 워필드(Warfield) 씨의 미국 특허 제5,604,160호(소자 웨이퍼 상에서 반도체 소자를 패키징하기 위하여 캡 웨이퍼를 사용하는 것에 대해 개시하고 있음), 살라티노(Salatino) 씨 등의 미국 특허 제5,798,557호(반도체 소자 기판 웨이퍼에 부착된 보호 커버 웨이퍼를 구비하는 웨이퍼 레벨에서 밀봉식으로 패키징된 집적 회로에 대해 개시하고 있음), 및 우드(Wood) 씨 등의 미국 특허 제5,851,845호(복수 개의 다이스를 포함하는 웨이퍼를 제공하는 단계, 폴리싱 또는 에칭에 의해 웨이퍼의 후면을 얇게 하는 단계, 이 얇아진 웨이퍼를 기판에 부착시키는 단계 및 이 웨이퍼를 다이싱하는 단계에 의해 반도체 패키지를 형성하는 방법에 대해 개시하고 있음)이 있다.
본 발명의 목적은 IC 패키지가 IC 칩의 면적 보다 크지 않은 공간을 차지하도록 최소 크기를 갖는 볼 그리드 어레이 IC 패키지를 제공하는 것이다.
또한, 본 발명의 목적은 웨이퍼 레벨에서 IC 패키지를 제공하여 대량 생산의 효율성을 높이고, IC 패키지에 대한 병렬 검사의 수행을 가능하게 하는 것이다.
본 발명은 일반적으로 집적 회로 패키지에 관한 것이며, 특히 웨이퍼 레벨에서 형성된 볼 그리드 어레이(ball grid arrary;BGA) 집적 패키지에 관한 것이다.
도 1은 상부 표면에 형성된 복수 개의 칩을 구비하는 실리콘 웨이퍼의 투시도.
도 2는 도 1에 도시된 실리콘 웨이퍼의 2-2 부분에 대한 단면도.
도 3 내지 도 6은 본 발명에 따른 IC 패키지를 형성하는 데 사용되는 각종 공정 단계를 도시하는 도 1의 실리콘 웨이퍼의 단면도.
도 7은 본 발명에 따른 IC 패키지의 최종 웨이퍼 어셈블리를 도시하는 도 1의 실리콘 웨이퍼의 단면도.
도 8은 본 발명에 따른 최종 IC 패키지의 단면도.
도 9는 종래 기술에서 알려진 볼 그리드 어레이 패키지의 단면도.
전술한 목적들은 단일 웨이퍼에서 플립 칩 설계를 이용하여 웨이퍼 레벨에서 형성되는 집적 회로 패키지에서 실현된다. 이 집적 회로 패키지는 먼저 실리콘 웨이퍼 상에 제작된 복수 개의 마이크로 전기 회로와 노출된 복수 개의 표준 알루미늄 본딩 패드를 구비하는 실리콘 웨이퍼를 제공하는 함으로써 형성된다. 이 알루미늄 본딩 패드는 납땝 가능하도록 재금속화된다. 그 다음에, 상기 본딩 패드를 노출된 상태로 유지시키면서 접착층이 웨이퍼 표면에 증착된다. 금속화된 개구부가 있는 사전 제작된 인터포저 기판이 웨이퍼에 정렬된 다음, 이 어셈블리는 경화된다. 그 다음에, 솔더, 즉 전도성 접착제가 기판의 개구부를 통해 증착되고 상기 어셈블리가 리플로우 또는 경화되어 기판 상의 회로와 실리콘 웨이퍼 상의 본딩 패드 사이에 전기적 연결부를 형성한다. 그 다음에, 솔더 볼이 금속 패드 또는 기판에 배치되고, 이어서 리플로우되어 BGA 구조를 형성한다. 그 다음에, 이 웨이퍼는 다이싱되어 개별 BGA 패키지가 형성된다. 이 BGA 패키지는 회로 기판에 장착되기 위해 플립(flip)된다.
본 발명에 따른 집적 회로 패키지는 와이어본딩 리드를 사용할 필요가 없기 때문에, 통상적으로 추가 공간이 필요한 종래의 BGA 패키지에 비해 크기가 작다. 웨이퍼 전체가 한 번에 패키징될 수 있다는 점은 각각의 다이를 개별적으로 패키징하는 것보다 효과적이며, 웨이퍼 형태에서 패키징된 다이를 병렬 검사할 수 있게 한다.
도 1을 참조하면, 실리콘 웨이퍼(21)는 그 위에 제작된 복수 개의 마이크로 회로를 포함한다. 이 마이크로 회로는 개별 칩 또는 다이스(24,25)의 매트릭스로 배열된다. 복수 개의 알루미늄 본딩 패드(23)가 상기 각 칩 주위에 배열된다. 종래 기술의 패키징 공정에서, 웨이퍼(21)는 통상적으로 이 시점에서 개별 칩으로 다이싱되고, 그 다음에 이 개별 칩이 각각 패키징된다. 본 발명에서, 상기 칩은 웨이퍼 상에서 형성되지만, 웨이퍼 상에서 패키징 공정이 완료된 후에 다이싱된다. 따라서, 칩의 패키징이 웨이퍼 레벨에서 수행된다.
도 2를 참조하면, 웨이퍼(21)의 2-2 부분이 웨이퍼(21)의 상부 표면에 배치된 알루미늄 본딩 패드(23)와 함께 도시되어 있다. 패키징 공정의 제1 단계는 본딩 패드가 납땝 가능(solderable)하도록 알루미늄 본딩 패드(23)를 재금속화하는 것이다. IC의 와이어본드에 통상적으로 사용되는 알루미늄은 쉽게 산화되는 경향이 있어 본딩에 문제점을 야기한다는 점에서 솔더 연결부에 사용되는 이상적인 금속은 아니다. 본 발명에 따른 IC 패키지를 형성함에 있어서, 알루미늄 본딩 패드는 솔더에 의해 수화(水和;wetable)되거나, 전도성 접착제의 도포에 대한 낮은 옴 접촉 저항을 가져야 한다. 따라서, 본딩 패드는 재금속화되어야 한다. 본딩 패드의 재금속화를 적은 비용으로 편리하게 실행하는 공정 중 하나는 무전해 니켈 금 도금(electroless nickel-gold plating)을 이용하는 것이다. 도 3을 참조하면, 먼저 아연 층이 알루미늄 본딩 패드(23) 위에 증착되고, 그 다음에 무전해 니켈 도금 층이 상기 아연 층 위에 증착되며, 이어서 무전해 금 도금 층이 무전해 니켈 도금의 상부에 증착되어 니켈 금 도금(19)을 형성하며, 이로써 본딩 패드(23)가 솔더링(soldering)에 대해 전도성을 띠게 된다. 대안으로, 박막 금속화 공정이 본딩 패드를 재금속화하기 위해 실행될 수 있다.
그 다음에, 도 4를 참조하면, 접착제 층(27)이 웨이퍼(21)의 상부 표면에 증착되어 본딩 패드(23)는 덮어지지 않은 상태로 남게 된다. 이 접착제는 실리콘 엘라스토머(elastomer)로 제작된다. 이 접착제 층(27)은 실리콘 엘라스토머 재료가 스텐실(stencil) 또는 그물형(mesh) 스크린의 개구부를 통과하는 스크린 프린팅 공정에 의해 도포될 수 있다. 이 스크린은 스크린 프린터 상에 장착되고 웨이퍼에 대해 정확하게 위치된다. 일정량의 실리콘 엘라스토머 재료는 스크린의 일단(一端)을 따라 분배되고, 유량 조절식(air operated) 스퀴지(squeegee)가 상기 스크린을 가로질러 움직이면서 상기 스크린을 아래로 눌러 일정한 압력으로 실리콘 엘라스토머 재료를 전단한다. 실리콘 엘라스토머 재료는 특정 전단 압력 이상에서 더 높은 유동성을 얻을 수 있는 데, 이로써 상기 재료가 상기 스크린을 통과하여 그 스크린의 와이어 메쉬(mesh)에 의해 남겨진 갭을 메우게 된다. 본딩 패드(23)의 상부 영역은 차단되어 어떠한 재료도 그 본딩 패드의 상부에 도포되지 않는다. 상기 스크린이 제거되고 실리콘 엘라스토머 재료의 균일한 층이 웨이퍼 상부에 형성된다. 대안으로, 접착제 층이 상기 접착제 층(27)을 웨이퍼(21)의 상부 표면 또는 인터포저(interposer) 기판 층의 후면에 접착시키는 데 사용될 수 있다. 실리콘 엘라스토머는 밀봉제(encapsulant)의 역할을 하여 웨이퍼를 주위 환경으로부터 보호한다. 또한, 실리콘 엘라스토머는 웨이퍼와 IC 패키지 장착에 사용되는 패키지 솔더 볼 사이의 온도 팽창 계수의 불일치 또는 웨이퍼와 IC 패키지가 장착될 엔드 유스(end use) 인쇄 회로 기판 사이의 불일치와 같은 외부 스트레스로부터 웨이퍼(21)에 대한 버퍼로서의 역할을 한다.
도 5를 참조하면, 그 다음에 인터포저 기판 층(30)이 엘라스토머 층(27)의 상부에 부착되어 웨이퍼 어셈블리(39)를 형성한다. 인터포저 기판(30)은 금속 회로(34)와 유전체 베이스(32)로 구성되는 사전에 형성된 기판이다. 통상적으로, 금속 회로(34)는 기판 전체에 걸쳐 형성된 구리 트레이스(copper trace)로 구성된다. 인터포저 기판(30)은 구리 금속 회로 상의 솔더 수화 영역(wetable area)의 규정을 용이하게 하는 솔더 레지스트 코팅을 포함할 수도 있다. 금속 회로(34)는 단일 층 또는 다중 층의 인터포저 기판(30) 상에 형성될 수 있다. 구리 금속 회로는 유기 재료에 의해 니켈 금 도금 또는 코팅될 수 있다. 유전체 베이스 재료(32)는 통상적으로 폴리아미드 베이스 기판으로 제작된다. 대안으로, BT 수지 및 기타 에폭시-글라스 기판 역시 유전체 베이스 재료(32)로서 사용될 수 있다. 통상적으로, 금속 회로(34)는 상호 연결 회로의 역할을 하는데, 이는 구리 트레이스가 기판을 통해 라우팅(route)되어 상기 회로를 다수의 본딩 패드(23)로부터 상기 웨이퍼 어셈블리(39)에 부가되는 입/출력(I/O) 상호 연결부(도 7을 참조하여 후술함)로 상호연결할 수 있기 때문이다.
인터포저 기판(30)의 중요한 특징은 구리 회로 상에 있는 복수 개의 개구부(36)이다. 이 인터포저 기판(30)은 웨이퍼(21)와 거의 동일한 크기를 가질 수 있으며 웨이퍼(21)에 정렬되어 상기 개구부(36)는 상기 본딩 패드(23)와 정렬된다. 솔더 또는 전도성 접착제에 충분한 접속을 제공하기 위해서는 개구부 내에 충분한 양의 구리가 존재해야 한다. 개구부(36) 주위의 원형 구리 링 또는 개구부(36)에 걸쳐있는 구리 스트립이 이러한 요구를 만족시키는 데 사용될 수 있다. 그 다음에, 상기 인터포저 기판(30)은 본딩 접착제에 의해 엘라스토머 층(27)에 부착되고, 이어서 웨이퍼 어셈블리(39)는 경화된다. 이로써, 상기 인터포저가 정렬되고 웨이퍼에 접착된다.
도 6을 참조하면, 솔더 페이스트(paste) 층(40)이 인터포저 기판(30)의 개구부(36)를 통해 증착된다. 이것은 스크린 또는 스탠실 프린팅 공정에 의해 엘라스토머 층(27)의 증착에서 전술한 바와 동일한 방식으로 수행될 수 있다. 인터포저 기판 베이스(32) 층은 스크린 오프(screen off)되고 솔더 페이스트(40)가 유량 조절식 스퀴지에 의해 개구부로 증착되어 솔더 페이스트(40)는 한 번에 웨이퍼 상에 증착된다. 그 다음에, 웨이퍼(21)에 솔더가 리플로우(reflow)되어 웨이퍼(21) 상의 본딩 패드(23)와 인터포저 기판 층(30) 내의 구리 금속 회로(34) 사이에 복수 개의 전기적 연결부를 형성한다. 또한, 상기 솔더 페이스트는 자동 분배 장비(dispensing equipment)를 사용하거나 솔더 예비 성형품을 배치함으로써 인터포저 기판의 개구부에 증착될 수 있다. 대안으로, 전도성 접착제가 솔더 페이스트대신에 사용되어 본딩 패드(23)와 금속 회로(34)를 연결할 수 있다. 이 접착제는 개구부(36)에 증착된 다음, 경화되어 전기적 연결부를 형성한다. 선택적으로, 솔더 접속부를 보호하기 위해 에폭시 재료가 사용될 수 있다. 에폭시 재료의 도포 역시 전술한 스크린 또는 스탠실 프린팅 공정에 의해 수행될 수 있으며, 그 다음에 보호 코팅이 경화된다.
그 다음 단계는 웨이퍼 상에 패키지 솔더 볼을 배치하는 것이다. 이 패키지 솔더 볼은 패키지의 I/O 연결부의 역할을 하며, 완성된 IC 패키지를 엔드 유스(end use) 인쇄 회로 기판에 고정시키는 데 사용될 수 있다. 도 7을 참조하면, 솔더 볼(50)은 사전 형성된 솔더 볼의 기계적 이동을 통해 상기 금속화된 개구부(36) 상에 배치된다. 대안으로, 솔더 볼(50)은 스크린 또는 스탠실 프린팅 솔더 페이스트에 의해 형성될 수 있다. 그 다음에, 이 솔더가 리플로우되어 패키지 솔더 볼을 형성한다. 솔더 볼(50)은 표면 전체에 균일한 풀 매트릭스 형태로 도포되는 것과 같이 어떠한 타입의 패턴으로도 도포될 수 있다.
이 시점에서, 웨이퍼 어셈블리(39)는 매트릭스 포맷으로 배열된 최종 다이스를 포함하므로, 전기적 테스트가 웨이퍼 어셈블리(39)에서 수행될 수 있다. 이로써, 웨이퍼 레벨의 병렬 테스팅이 가능하게되고, 테스트 시간 및 비용을 절감할 수 있게 된다. 그 다음에, 웨이퍼 어셈블리(39)는 다이싱 또는 단일화되어 개별 칩 크기의 BGA 패키지(70, 72)를 형성한다. 단일화의 통상적인 기술에서는 다이아몬드가 내장된 웨이퍼 톱(wafer saw) 또는 수지성 톱 블래이드(blade)를 사용한다. 도 8을 참조하면, 최종 BGA 패키지(70)가 종래의 BGA 패키지에서와 동일한 방식으로 엔드유스 인쇄 회로 기판 상에 장착된다. 본 발명에 따른 BGA 패키지(70)는 개별 실리콘 다이와 동일한 풋 프린트를 가지는 데, 이는 와이어본드 리드 또는 더 큰 기판 베이스를 수용하기 위한 여분의 공간이 필요하지 않기 때문이다. 이러한 방식에서, 본 발명에 따른 집적 회로는 보다 작아진 패키지 면적의 이점과 웨이퍼 레벨에서 패키징의 용이성을 제공한다.

Claims (14)

  1. 웨이퍼 레벨에서 형성된 집적 회로 패키지에 있어서,
    소정의 면적을 가지며, 제1 표면 상에 배열된 복수 개의 본딩 패드를 구비하는 실리콘 다이와,
    상기 복수 개의 본딩 패드는 노출된 상태로 유지하고, 상기 다이의 제1 표면 중 상당 부분을 덮고 있는 접착층과,
    상기 접착층 상에 배치되며 복수 개의 금속화된 개구부를 포함하는 인터포저 기판으로서, 상기 금속화된 개구부는 복수 개의 금속화된 비아를 형성하고, 상기 비아는 상기 다이의 복수 개의 본딩 패드와 정렬되며, 상기 인터포저 기판은 상기 복수 개의 금속화된 비아를 상호 연결하는 복수 개의 금속 회로 트레이스를 더 포함하며, 상기 회로 트레이스는 기판 내에서 리세스(recess)되는 것인 인터포저 기판과,
    상기 인터포저 기판에 있는 복수 개의 금속화된 비아와 상기 다이 상에 있는 복수 개의 본딩 패드를 전기적으로 연결하는 수단과,
    상기 리세스된 금속 트레이스에 연결부를 형성하기 위하여 상기 인터포저 기판에 있는 복수 개의 금속화된 개구부 상에 형성된 복수 개의 I/O 상호 연결부
    를 포함하는 집적 회로 패키지.
  2. 제1항에 있어서, 상기 복수 개의 I/O 상호 접속부는 상기 인터포저 기판 상에 형성된 솔더 볼인 것인 집적 회로 패키지.
  3. 제1항에 있어서, 상기 복수 개의 금속화된 개구부와 상기 복수 개의 본딩 패드를 전기적으로 연결하는 수단은 솔더인 것인 집적 회로 패키지.
  4. 제1항에 있어서, 상기 복수 개의 금속화된 개구부와 상기 복수 개의 본딩 패드를 전기적으로 연결하는 수단은 전도성 접착제인 것인 집적 회로 패키지.
  5. 제1항에 있어서, 상기 인터포저 기판은 상기 다이의 면적과 동일한 면적을 가지는 것인 집적 회로 패키지.
  6. 웨이퍼 레벨에서 집적 회로 칩 패키지를 형성하는 방법에 있어서,
    실리콘 웨이퍼의 제1 표면 상에 배치된 복수 개의 본딩 패드를 구비하는 실리콘 웨이퍼를 제공하는 단계와,
    상기 복수 개의 본딩 패드를 재금속화하는 단계와,
    상기 복수 개의 본딩 패드는 노출된 상태로 유지시키면서 접착제 층을 상기 웨이퍼의 상기 제1 표면 상에 증착시키는 단계와,
    웨이퍼 어셈블리를 형성하기 위하여 유전체 및 복수 개의 금속화된 트레이스를 포함하는 인터포저 기판을 상기 접착제 층에 고정시키는 단계로서, 상기 인터포저 기판은 상기 복수 개의 본딩 패드에 정렬된 복수 개의 금속화된 비아를 형성하는 복수 개의 금속화된 개구부를 포함하는 것인 인터포저 기판의 고정 단계와,
    상기 복수 개의 금속화된 비아와 상기 복수 개의 본딩 패드 사이에 전기적 연결부를 형성하는 단계와,
    복수 개의 I/O 상호 연결부를 상기 인터포저 기판의 표면에 있는 복수 개의 금속화된 개구부 상에 부착시키는 단계와,
    상기 웨이퍼 어셈블리를 복수 개의 개별 집적 회로 칩 패키지로 다이싱하는 단계
    를 포함하는 웨이퍼 레벨에서의 집적 회로 칩 패키지 형성 방법.
  7. 제6항에 있어서, 상기 인터포저 기판을 상기 접착제 층에 고정시키는 단계는 상기 웨이퍼 어셈블리를 경화시키는 단계를 더 포함하는 것인 집적 회로 칩 패키지 형성 방법.
  8. 제6항에 있어서, 상기 복수 개의 I/O 상호 연결부는 복수 개의 솔더 볼인 것인 집적 회로 칩 패키지 형성 방법.
  9. 제8항에 있어서,
    상기 복수 개의 I/O 상호 연결부를 상기 복수 개의 금속화된 개구부 상에 부착시키는 단계는
    상기 복수 개의 솔더 볼을 상기 복수 개의 금속화된 개구부 상에 배치하는단계와,
    상기 복수 개의 솔더 볼을 리플로우(flow)시켜 복수 개의 상호 접속부를 형성하는 단계
    를 포함하는 것인 집적 회로 칩 패키지 형성 방법.
  10. 제6항에 있어서,
    상기 복수 개의 본딩 패드를 재금속화하는 단계는
    아연 층을 상기 각 본딩 패드 상에 증착시키는 단계와,
    무전해 니켈 도금 층을 상기 각 본딩 패드 상의 아연 층 상부에 증착시키는 단계와,
    무전해 금 도금 층을 상기 각 본딩 패드 상의 무전해 니켈 도금 층 위에 증착시키는 단계
    를 포함하는 것인 집적 회로 칩 패키지 형성 방법.
  11. 제6항에 있어서, 상기 접착제 층을 상기 웨이퍼의 제1 표면에 증착시키는 단계는 스크린 프린팅 공정에 의해 수행되는 것인 집적 회로 칩 패키지 형성 방법.
  12. 제6항에 있어서, 상기 접착제 층은 실리콘 엘라스토머로서 제작되는 것인 집적 회로 칩 패키지 형성 방법.
  13. 제6항에 있어서,
    상기 복수 개의 금속화된 개구부와 상기 복수 개의 본딩 패드 사이에 전기적 연결부를 형성하는 단계는
    솔더 층을 상기 금속화된 개구부 상에 증착시키는 단계와,
    상기 솔더 층을 리플로우시켜 전기적 연결부를 형성하는 단계
    를 포함하는 것인 집적 회로 칩 패키지 형성 방법.
  14. 제6항에 있어서,
    상기 복수 개의 금속화된 개구부와 상기 복수 개의 본딩 패드 사이에 전기적 연결부를 형성하는 단계는
    전도성 접착제 층을 상기 금속화된 개구부 상에 증착시키는 단계와,
    상기 전도성 접착제를 경화하여 전기적 연결부를 형성하는 단계
    를 포함하는 것인 집적 회로 칩 패키지 형성 방법.
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