KR20020059017A - Method for generating test pattern capable of simultaneous testing of cluster and edge - Google Patents
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Abstract
Description
본 발명은 바운더리스캔 테스트(Boundary Scan Test)시 클러스터 테스트와에지 테스트를 동시에 수행하는 테스트 패턴의 생성방법에 관한 것으로, 특히 바운더리 스캔 테스트시 클러스터 부분과 에지부분에서 알려진 값을 내보낼 수 있도록 하여 클러스터 부분의 테스트와 에지 부분의 테스트를 가능케 하는 테스트 패턴을 생성하기 위한 바운더리스캔 테스트시 클러스터 테스트와 에지 테스트를 동시에 수행하는 테스트 패턴의 생성방법에 관한 것이다.The present invention relates to a method of generating a test pattern for simultaneously performing a cluster test and an edge test during a boundary scan test. Particularly, the cluster part may be configured to export a known value in a cluster part and an edge part during a boundary scan test. The present invention relates to a method of generating a test pattern that simultaneously performs a cluster test and an edge test during a boundaryless scan test to generate a test pattern that enables a test of the edge part and a test of the edge part.
최근 PCB(Printed Circuit Board)와 칩 사이즈가 점점 더 축소되고 칩핀의 수는 증가되는 경향이며, 핀 피치 간격이 조밀해지고 있다. 그리고 칩 패키지의 형태가 BGA(Ball Grid Array), MCM(Multi Chip Module) 등으로 만들어져 시험을 위한 프로빙(Probing) 자체가 어려워지고 있다.Recently, printed circuit boards (PCBs) and chip sizes have become smaller and smaller, and the number of chip pins has increased, and the pin pitch spacing has become dense. In addition, the chip package is made of a ball grid array (BGA), a multi chip module (MCM), and so on, making probing itself difficult for testing.
일반적으로 바운더리 스캔 테스트에 관한 일반적인 기술표준은 IEEE1149.1-1990(IEEE std 1149.1a-1993 포함)의 '테스트 엑세스 포트와 바운더리 스캔 구조'에 명시되어 있다.In general, general technical standards for boundary scan testing are specified in the Test Access Ports and Boundary Scan Structures of IEEE1149.1-1990 (including IEEE std 1149.1a-1993).
이에 따르면, 바운더리 스캔 테스트는 칩 사이즈 및 패키지를 PCB에 조립한 PBA(Printed Board Assembly)의 조립상태 시험을 위한 대안으로 제시된다.According to this, boundary scan test is proposed as an alternative for testing the assembly state of a printed board assembly (PBA) in which a chip size and a package are assembled on a PCB.
바운더리 스캔 테스트는 칩 수준에서의 테스트부터 시작하여 보드 수준, 시스템 수준까지 적용이 가능하다.Boundary scan tests range from chip level testing to board level and system level.
도1에는 일반적인 바운더리 스캔 테스트를 위한 칩 구조가 도시되어 있다. 도1에서 코어 로직과 BSR1~BSR10 까지의 점선은 칩 내부 연결을 지시하고, BSR1에서 BSR10 까지의 점선은 바운더리 스캔 연결을 지시하며, BSR1~BSR10과 TDI 및 TDO간의 점선은 칩 외부핀과 칩 내부와의 연결을 지시한다.1 illustrates a chip structure for a general boundary scan test. In FIG. 1, the dotted line between the core logic and BSR1 to BSR10 indicates the chip internal connection, and the dotted line from BSR1 to BSR10 indicates the boundary scan connection, and the dotted line between BSR1 to BSR10 and TDI and TDO indicates the chip external pin and the chip internal. Instructs the connection with.
도1에 따르면, 테스트가 가능하게 되기 위해서는 바운더리 스캔 셀이라 불리우는 레지스터가 칩의 입출력 핀에 구현되어야 한다. 그래서 바운더리 스캔 테스트가 가능하도록 바운더리 스캔 셀(BSR)이라 불리우는 레지스터를 통해 테스트 데이터 즉, 테스트 패턴이 입출력 되는 것이다.According to Fig. 1, in order to be able to test, a register called a boundary scan cell must be implemented on an input / output pin of a chip. Therefore, test data, that is, a test pattern, is input and output through a register called a boundary scan cell (BSR) to enable boundary scan test.
그리고 코어로직은 BSR이 구현되어 있지 않은 칩 로직이다. 이 칩 부분에 BSR이 구현되어 있는 것을 나타낸다. 코어로직에서 각각의 BSR1~BSR10은 연결되어 있으며, BSR1~BSR10은 1에서부터 10까지 순서대로 상호 연결되어 있다.CoreLogic is chip logic with no BSR implementation. It shows that BSR is implemented in this chip part. In Core Logic, each BSR1 ~ BSR10 is connected, and BSR1 ~ BSR10 are interconnected in order from 1 to 10.
도2에는 바운더리 스캔 체인 미적용시의 PCB 디자인 블록도가 도시되어 있다.Figure 2 shows a PCB design block diagram when no boundary scan chain is applied.
도2에 따르면, PCB의 디자인은 칩 부분과 클러스터 부분과 에지 부분으로 구분될 수 있다. 에지부분은 백플레인 보드를 통해 연결되는 부분으로 에지1(21A), 에지2(21B), 에지3(21C)과 같은 다수의 에지를 포함하는 것으로, 각 에지는 프린트 패턴으로 대응되는 칩1(22A), 칩2(22B), 칩3(22C)과 연결되어 있다.According to FIG. 2, the design of the PCB may be divided into a chip portion, a cluster portion, and an edge portion. The edge part is a part connected through the backplane board and includes a plurality of edges such as edge 1 (21A), edge 2 (21B), and edge 3 (21C), and each edge corresponds to chip 1 (22A) in a printed pattern. ), Chip 2 (22B) and chip 3 (22C).
또한, 칩1(22A)과 칩3(22C)은 글루 로직(23A) 및 프로그래머블 로직(23B)과 연결된다. 그리고 칩2(24), 칩4(25A), 칩5(25B) 및 메모리 영역(26) 등이 있다.Also, chip 1 22A and chip 3 22C are connected to glue logic 23A and programmable logic 23B. And chip 2 (24), chip 4 (25A), chip 5 (25B), memory region 26, and the like.
도3에는 바운더리 스캔 체인 적용시의 PCB 디자인 블록이 도시되어 있다.Figure 3 shows a PCB design block when applying a boundary scan chain.
도3에 따르면, 바운더리 스캔 테스트를 위한 바운더리 스캔 체인을 연결하는 경우에는 각 칩(22A, 22B, 22C, 24, 25A, 25B)과 프로그래머블 로직간에는 체인 연결이 이루어지고, 이처럼 연결된 체인은 TAP 제어기(27)를 통해 외부의 테스터로 연결될 수 있다.According to FIG. 3, when connecting a boundary scan chain for boundary scan test, a chain connection is made between each chip 22A, 22B, 22C, 24, 25A, and 25B and programmable logic, and the connected chain is connected to a TAP controller ( 27) can be connected to an external tester.
이처럼 바운더리 스캔 테스트의 수행을 위한 체인 연결이 이루어지면, 바운더리 스캔 테스트가 수행될 수 있다.As such, when a chain connection is made for the boundary scan test, the boundary scan test may be performed.
도4에는 바운더리 스캔 테스트시 신호처리 흐름도가 도시되어 있다.4 is a flowchart illustrating signal processing in a boundary scan test.
도4에 도시된 바와 같이, 바운더리 스캔 테스트를 수행하기 위한 CAD(Computer Aided Design)시 생성되는 파일인 PCB net-list와 BSR을 적용하여 소자를 제작한 제조업체가 생성하는 BSDL(Boundary Scan Description Language) 파일과 같은 소프트웨어 자료, PCB net-list와 BSDL을 이용하여 테스트 패턴을 생성하는 소프트웨어 알고리즘, 생성된 테스트 패턴을 시험대상 보드에 인가하는 BST 전용의 하드웨어, 테스트 패턴이 인가된 시험대상 보드로부터 피드백된 결과를 분석하고 진단하는 소프트웨어가 구비된다.As shown in FIG. 4, a boundary scan description language (BSDL) generated by a manufacturer who manufactures a device by applying a PCB net-list and a BSR, which is a file generated during CAD (Computer Aided Design) for performing a boundary scan test, is generated. Software data such as files, software algorithms for generating test patterns using PCB net-list and BSDL, BST-only hardware for applying the generated test patterns to the test board, and feedback from the test board to which the test pattern is applied. Software is provided to analyze and diagnose the results.
현재, 상용업체에서 바운더리 스캔 테스트 전용장비(이하, BST)가 개발되어 있다. 상기 BST 장비는 조립된 보드의 오픈, 쇼트, 브릿지 등을 검출해 낸다. 이를 검출하기 위해서는 BST는 CAD시 작성되는 CAD 업체가 작성하는 PCB net-list 파일과 바운더리 스캔 셀(이하, BSC)이 체인으로 연결되어 있는 바운더리 스캔 레지스터(이하, BSR)가 적용되어 있는 소자 제작업체가 작성하는 소자의 BSDL 파일을 각각 필요한 형태의 파일로 변환하여 오류를 검출하기 위한 일정한 형태의 패턴, 즉 테스트를 위한 패턴을 생성하는데 사용된다.Currently, commercial scanning equipment (bst) is currently being developed for boundary scan tests. The BST equipment detects the open, short, bridge, etc. of the assembled board. To detect this, BST is a device manufacturer that applies a PCB net-list file created by a CAD company created during CAD and a boundary scan register (BSR), which is a chain of boundary scan cells (BSC). The BSDL file of the device to be created is converted into a file of a required form, and then used to generate a pattern of a certain form for detecting an error, that is, a pattern for a test.
테스트 패턴 생성은 전용장비인 BST 하드웨어에서 이루어지며, 이 부분은 외부장치에 해당한다. 이 외부장치의 소프트웨어가 설치되어 있는 컴퓨터로부터 오류 검출결과를 알수 있다. 즉, PCB net-list 중 BSDL이 있는 소자의 net-list만을 참조하여 임의의 값 '0' 또는 '1'을 1개의 네트에 가하여 예상한 값과 비교함으로써 그 결과를 알 수 있다.Test pattern generation is done in dedicated BST hardware, and this part corresponds to external device. The error detection result can be seen from the computer where the software of this external device is installed. That is, the result can be known by referring to only the net-list of the device having the BSDL among the PCB net-list and adding an arbitrary value of '0' or '1' to one net and comparing it with the expected value.
그러나 이상 설명한 종래기술의 경우, 바운더리 스캔 테스트시 생성된 테스트 패턴은 이미 생성된 PCB net-list와 BSDL 파일만을 이용하기 때문에 시험대상 보드의 BSR이 적용되지 않는 글루(Glue) 로직 부분과 같은 클러스터 부분 및 에지 부분의 오류를 검출하는데 기술적 한계가 있다.However, in the prior art described above, since the test pattern generated during the boundary scan test uses only the PCB net-list and BSDL file already generated, the cluster part such as the glue logic part where the BSR of the test board is not applied. And technical limitations in detecting errors in the edge portion.
왜냐하면, 바운더리 스캔 테스트는 기본적으로 바운더리 스캔 레지스터가 적용이 된 소자만을 기준으로 하기 때문이다. 그래서 BSR이 적용된 소자와 적용되지 않은 소자와의 연결부분 오류의 검출은 어렵게 되는 문제점이 있다.This is because the boundary scan test is basically based only on the device to which the boundary scan register is applied. Therefore, there is a problem in that it is difficult to detect a connection part error between the BSR-applied device and the non-applied device.
본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 바운더리 스캔 테스트시 클러스터 부분과 에지부분에서 알려진 값을 내보낼 수 있도록 하여 클러스터 부분의 테스트와 에지 부분의 테스트를 가능케 하는 테스트 패턴을 생성하기 위한 바운더리스캔 테스트시 클러스터 테스트와 에지 테스트를 동시에 수행하는 테스트 패턴의 생성방법을 제공하는 데 있다.The present invention was created to solve the above-mentioned conventional problems, and an object of the present invention is to enable a test of the cluster portion and the edge portion test by exporting a known value in the cluster portion and the edge portion during the boundary scan test. The present invention provides a method of generating a test pattern that simultaneously performs a cluster test and an edge test in a boundaryless scan test for generating a test pattern.
상기 목적을 달성하기 위한 본 발명의 바운더리스캔 테스트시 클러스터 테스트와 에지 테스트를 동시에 수행하는 테스트 패턴의 생성방법은, 바운더리 스캔 테스트 장치를 PCB에 연결하여 바운더리 스캔 테스트를 수행하는 경우에 바운더리 스캔 레지스터를 포함하는 바운더리 스캔 테스트 칩이 상기 클러스터와 에지에서 출력하는 특정 값을 프리로드 하는 단계와; 생성된 테스브트 벡터를 바운더리 스캔셀을 통하여 테스트 데이터 입력단을 통해 인가함으로써 상기 바운더리 스캔 테스트 장치에서 지령된 명령에 따라 상기 테스트 벡터가 수행되도록 하는 단계와; 상기 테스트 벡터가 상기 클러스터와 에지에서 수행되어 발생된 결과가 테스트 데이터 출력단을 통해 출력되면, 상기 바운더리 스캔 테스트 장치는 테스트 데이터 출력단을 통하여 출력된 데이터와 테스트 데이터를 분석함으로써 상기 PCB의 클러스터와 에지부분에 대한 바운더리 스캔 테스트를 종료하는 단계를 포함하는 것을 그 특징으로 한다.The method of generating a test pattern for simultaneously performing a cluster test and an edge test in the boundaryless scan test of the present invention to achieve the above object, when the boundary scan test is connected to a PCB to perform a boundary scan register Preloading a specific value output from the cluster and the edge by a boundary scan test chip comprising an image; Applying the generated test vector through a test data input through a boundary scan cell to perform the test vector according to a command commanded by the boundary scan test apparatus; When the test vector is performed on the cluster and the edge, and the result generated is output through the test data output terminal, the boundary scan test apparatus analyzes the data and the test data output through the test data output terminal to analyze the cluster and edge portions of the PCB. And ending the boundary scan test for the device.
도1은 일반적인 바운더리 스캔 테스트를 위한 칩 블록도이고,1 is a block diagram of a chip for a general boundary scan test,
도2는 도1에서 바운더리 스캔 체인 미적용시의 PCB 디자인 블록도이고,FIG. 2 is a PCB design block diagram when no boundary scan chain is applied in FIG.
도3은 도1에서 바운더리 스캔 체인 적용시의 PCB 디자인 블록도이며,FIG. 3 is a PCB design block diagram when applying a boundary scan chain in FIG. 1;
도4는 도1에서 바운더리 스캔 테스트시 신호처리 흐름도이며,4 is a signal processing flowchart in a boundary scan test of FIG.
도5는 본 발명에 따른 바운더리 스캔 테스트시 신호처리 흐름도이고,5 is a signal processing flowchart in a boundary scan test according to the present invention;
도6은 본 발명이 적용되는 클러스터와 에지간 바운더리 스캔 체인의 디자인 블록도이며,6 is a design block diagram of a boundary scan chain between an edge and a cluster to which the present invention is applied;
도7은 본 발명의 실시예에 의한 바운더리스캔 테스트시 클러스터 테스트와 에지 테스트를 동시에 수행하는 테스트 패턴의 생성방법의 순서도이다.7 is a flowchart illustrating a test pattern generation method for simultaneously performing a cluster test and an edge test during a boundaryless scan test according to an embodiment of the present invention.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도5는 본 발명에 따른 바운더리 스캔 테스트시 신호처리 흐름도이고, 도6은 본 발명이 적용되는 클러스터와 에지간 바운더리 스캔 체인의 디자인 블록도이며, 도7은 본 발명의 실시예에 의한 바운더리스캔 테스트시 클러스터 테스트와 에지 테스트를 동시에 수행하는 테스트 패턴의 생성방법의 순서도이다.5 is a flowchart illustrating signal processing in a boundary scan test according to the present invention, and FIG. 6 is a block diagram illustrating a boundary scan chain between an edge and a cluster to which the present invention is applied. FIG. 7 is a boundary scan test according to an embodiment of the present invention. This is a flowchart of a test pattern generation method that simultaneously performs a cluster test and an edge test.
도5에 따르면, CAD 디자인시 생성되는 파일인 PCB net-list와 BSR을 적용하여 소자를 제작한 제조업체가 생성하는 BSDL(Boundary Scan Description Language) 파일과 같은 디지털 소프트웨어 자료, PCB net-list와 BSDL을 이용하여 생성한 디지털 테스트 패턴파일 및 그 구동 소프트웨어 파일(firmware), 생성된 테스트 패턴을 시험대상 보드에 인가하는 하드웨어(보드내 회로구성)와, 테스트 패턴이 인가된 시험대상 보드로부터 피드백된 결과를 분석 및 진단하는 소프트웨어(firmware)로이루어진다.According to FIG. 5, PCB net-lists and BSDLs are used, such as PCB net-lists and BSDL (Boundary Scan Description Language) files generated by manufacturers who manufacture devices by applying PCB net-lists and BSRs generated during CAD design. The digital test pattern file and the driving software file (firmware) created using the hardware, the hardware (circuit circuit configuration) to apply the generated test pattern to the test board, and the result fed back from the test board to which the test pattern is applied It consists of software to analyze and diagnose.
이러한 바운더리 스캔 테스트 블록을 보면, BST 하드웨어의 기능이 확장되어 있는 것을 알수 있다. 종래에는 BST 전용장비를 사용하던 것을 보드내 회로구성으로 BST 하드웨어를 구현한다.Looking at these boundary scan test blocks, we can see that the functionality of the BST hardware is extended. Conventionally, the BST hardware is implemented in the circuit configuration of the BST dedicated equipment.
그래서 바운더리 스캔 테스트를 수행하기 위하여 테스트 클럭(TCK)과 TAP 제어기(Test Access Process Controller)에 해당하는 테스트 모드신호(TMS)로 테스트 데이터 입력(TDI)을 제어한다. 이 TAP 제어기는 16개의 상태 다이어그램으로 이루어져 있으며, TDI로 테스트 패턴이 인가된다. 인가된 데이터는 인프라스트럭쳐 테스트(Infrastructure Test), 인스트럭션 테스트(Instruction Test), 인터커넥션 테스트(Interconnection Test), 클러스터 테스트(Cluster Test), 및 기타 테스트(Extest) 등 여러 가지의 명령으로 수행된다. 테스트가 수행되어 발생되는 테스트 결과는 TDO로 전달된다.Therefore, the test data input TDI is controlled by the test mode signal TMS corresponding to the test clock TCK and the TAP controller to perform the boundary scan test. The TAP controller consists of 16 state diagrams and a test pattern is applied to the TDI. Authorized data is performed by a variety of commands, such as infrastructure tests, instruction tests, interconnection tests, cluster tests, and other tests. The test results generated by the test are passed to the TDO.
상기 TDO 데이터를 캡쳐(Capture)하여 분석함으로써 테스트 대상 칩의 조립상 오류, 교차, 단선, 단락 등을 판정할 수 있게 되는 것이다.By capturing and analyzing the TDO data, it is possible to determine assembly errors, intersections, disconnections, and short circuits of the chip under test.
이러한 바운더리 스캔 셀을 제어하기 위하여 테스트 클럭(TCK), 테스트 모드 신호(TMS), 테스트 데이터 입력(TDI), 테스트 데이터 출력(TDO), 및 테스트 리셋(TRST)과 같은 신호들이 요구된다. 이때 테스트 리셋(TRST) 신호는 옵션사항이다.In order to control such boundary scan cells, signals such as a test clock TCK, a test mode signal TMS, a test data input TDI, a test data output TDO, and a test reset TRST are required. The test reset (TRST) signal is optional.
더불어 도6에는 바운더리 스캔 체인의 연결과 바운더리 스캔 셀이 없어 바운더리 스캔이 미적용된 클러스터 부분이 도시되어 있다. 이때 클러스터1(33A)과 클러스터3(33B)은 종래의 글루 로직과 프로그래머블 로직을 대체한다. 그리고 상기 바운더리 스캔 셀이 없는 클러스터 부분은 실제 바운더리 스캔 테스트가 어렵다.6 illustrates a portion of the cluster in which no boundary scan is applied because no boundary scan chain is connected and no boundary scan cell is connected. At this time, cluster 1 (33A) and cluster 3 (33B) replace the conventional glue logic and programmable logic. And the cluster part without the boundary scan cell is difficult to test the actual boundary scan.
그렇지만, 도7에 도시된 바와 같은 순서로 클러스터와 에지 부분(31A, 31B, 31C)에 대한 바운더리 스캔 테스트를 수행할 수 있다.However, it is possible to perform boundary scan tests on the clusters and the edge portions 31A, 31B, and 31C in the order as shown in FIG.
도7에 따르면, 바운더리 스캔 테스트 장치를 PCB의 TAP 제어기(37)에 연결하고 PCB의 클러스터 부분(33A, 33B)과 에지부분(31A, 31B, 31C)에서 각각 특정한 값이 출력되도록 특정 소자의 리셋을 계속 유지하는지 여부를 판단한다(ST21).According to Fig. 7, the boundary scan test device is connected to the TAP controller 37 of the PCB and reset of a specific device such that specific values are output from the cluster portions 33A and 33B and the edge portions 31A, 31B and 31C of the PCB, respectively. It is determined whether to continue to hold (ST21).
그래서 클러스터 부분(33A, 33B)과 에지부분(31A, 31B, 31C)이 바운더리 스캔 체인으로 연결되어 있지 않으면, 바운더리 스캔 레지스터(BSR)를 포함하는 바운더리 스캔 테스트 칩(BST 칩)이 클러스터와 에지에서 출력하는 특정 값을 프리로드 한다(ST22).Thus, if the cluster portions 33A, 33B and edge portions 31A, 31B, 31C are not connected in a boundary scan chain, a boundary scan test chip (BST chip) containing a boundary scan register (BSR) is formed at the cluster and at the edge. Preload a specific value to be output (ST22).
이때 바운더리 스캔 테스트를 하기 위해서는 테스트 하고자 하는 칩의 상태가 결정적인 상태가 되어야 한다. 그래서 칩의 상태가 결정적인 것으로 확인되면, 바운더리 스캔 테스트중 클러스터 테스트와 에지 테스트가 가능하게 된다.At this time, in order to perform boundary scan test, the state of the chip to be tested should be the decisive state. Thus, if the chip's condition is determined to be critical, cluster testing and edge testing are possible during boundary scan tests.
따라서 비록 클러스터 부분(33A, 33B)과 에지부분(31A, 31B, 31C)이 바운더리 스캔 체인으로 연결되어 있지는 않지만, 바운더리 스캔 테스트를 수행하여 테스트 벡터의 생성시 클러스터 부분(33A, 33B)과 에지 부분(31A, 31B, 31C)이 연결되어 있는 BST 칩(바운더리 스캔 레지스터가 있는 칩, 즉 바운더리 스캔 테스트가 가능한 디바이스)이 클러스터와 에지에서 내보내는 특정값(하이 또는 로우, 즉 바운더리 스캔 테스트시 클러스터 부분(33A, 33B)이 결정적인 상태일 때 내보내는 값)을 프리로드(Preload) 하게 되는 것이다.Therefore, although the cluster portions 33A and 33B and the edge portions 31A, 31B and 31C are not connected in a boundary scan chain, the cluster portions 33A and 33B and the edge portions when generating a test vector by performing a boundary scan test. BST chips (chips with boundary scan registers, i.e. devices capable of boundary scan tests) with (31A, 31B, 31C) connected to them are emitted from clusters and edges (high or low, i.e. cluster parts during boundary scan tests) 33A and 33B) are preloaded when the critical state is released.
그러므로 BST 칩은 단계 ST22에서 프리로드된 특정값을 분석하여 칩의 결정적인 상태에서 알려진 값에 해당하는 경우에는 클러스터 부분(33A, 33B)(33A, 33B)과 에지부분(31A, 31B, 31C)이 바운더리 스캔 체인으로 연결되어 있지는 않아도 바운더리 스캔 테스트를 수행할 수 있게 된다(ST28).Therefore, the BST chip analyzes the specific value preloaded in step ST22, and the cluster portions 33A, 33B (33A, 33B) and the edge portions 31A, 31B, 31C are in the case where the predetermined value corresponds to the known value in the critical state of the chip. The boundary scan test can be performed even if the boundary scan chain is not connected (ST28).
상기 결정적인 상태의 알려진 값은 PBA의 리셋 홀딩시 클러스터 부분(33A, 33B)과 에지 부분(31A, 31B, 31C)가 출력값으로 내보내는 상태값이다. 알려진 값을 가지지 위해서는 클러스터 부분(33A, 33B)과 에지 부분(31A, 31B, 31C)의 출력은 특정 소자의 리셋이 홀드 상태일 때, 특정값을 내보내도록 설계가 되어 있어야 한다. 설계자가 이러한 요구사항을 고려하여 설계하게 되면, 클러스터 부분(33A, 33B)의 바운더리 스캔 테스트는 전용장비에서가 아닌 보드의 회로상에 구현된 PBA내에서 구현될 수 있다.The known value of the deterministic state is the state value that the cluster portions 33A, 33B and the edge portions 31A, 31B, 31C export as output values during the reset holding of the PBA. To have a known value, the outputs of cluster portions 33A, 33B and edge portions 31A, 31B, 31C must be designed to emit a specific value when a reset of a particular device is in a hold state. When designers design with this requirement in mind, boundary scan tests of cluster portions 33A and 33B can be implemented in PBAs implemented on board circuitry rather than in dedicated equipment.
그리고 단계 ST21에서 클러스터 부분(33A, 33B)과 에지부분(31A, 31B, 31C)에서 특정 소자의 레셋을 홀딩하여 바운더리 스캔 체인으로 연결되어 있거나 단계 ST22가 수행되면, 바운더리 스캔 셀이 테스트 벡터를 생성하여 테스트 데이터 입력단(TDI)해 인가한다(ST23, ST24).Then, in step ST21, when the cluster portions 33A and 33B and the edge portions 31A, 31B and 31C are held in a boundary scan chain by holding a reset of a specific device, or when step ST22 is performed, the boundary scan cell generates a test vector. To the test data input terminal TDI (ST23, ST24).
이어서, PCB의 클러스터와 에지 부분(31A, 31B, 31C)은 바운더리 스캔 테스트 장치에서 지령된 명령에 따라 상기 테스트 벡터를 수행한다(ST25).Subsequently, the clusters of the PCB and the edge portions 31A, 31B, and 31C perform the test vector according to the command commanded from the boundary scan test apparatus (ST25).
이처럼 테스트 벡터가 클러스터와 에지 부분(31A, 31B, 31C)에서 수행되면, 그 결과가 테스트 데이터 출력단(TDO)을 통해 출력된다(ST26).When the test vector is performed in the cluster and the edge portions 31A, 31B, and 31C as described above, the result is output through the test data output terminal TDO (ST26).
그러면 바운더리 스캔 테스트 장치는 단계 ST26에서 TDO를 통해 출력되는 테스트 데이터 출력을 분석하여 PCB의 클러스터와 에지 부분(31A, 31B, 31C)에 대한 오픈, 쇼트, 브리지 등의 바운더리 스캔 결과를 발생시키고 바운더리 스캔 테스트를 종료한다(ST27).The boundary scan test device then analyzes the test data output output via the TDO in step ST26 to generate boundary scan results such as open, short, bridge, etc. for the cluster and edge portions 31A, 31B, and 31C of the PCB, and the boundary scan The test ends (ST27).
보다 구체적으로 테스트 벡터의 일예를 설명하기로 한다. 아래에 테스트 벡터가 예시되어 있다.More specifically, an example of a test vector will be described. The test vector is illustrated below.
1)01111) 0111
2)11112) 1111
3)11113) 1111
4)11114) 1111
5)11115) 1111
6)11116) 1111
7)1001 tap controller reset7) 1001 tap controller reset
8)11018) 1101
9)11019) 1101
10) 100110) 1001
11) 100111) 1001
12) 1011 chip1 SAMPLE LOAD12) 1011 chip1 SAMPLE LOAD
13) 1000 chip1 SAMPLE LOAD13) 1000 chip1 SAMPLE LOAD
14) 1000 chip2 AMPLE LOAD14) 1000 chip2 AMPLE LOAD
15) 1011 chip2 AMPLE LOAD15) 1011 chip2 AMPLE LOAD
16) 1000 chip2 SAMPLE LOAD16) 1000 chip2 SAMPLE LOAD
17) 1000 chip3 SAMPLE LOAD17) 1000 chip3 SAMPLE LOAD
18) 1011 chip3 SAMPLE LOAD18) 1011 chip3 SAMPLE LOAD
19) 1000 chip3 SAMPLE LOAD19) 1000 chip3 SAMPLE LOAD
20) 1000 chip4 SAMPLE LOAD20) 1000 chip4 SAMPLE LOAD
21) 1011 chip4 SAMPLE LOAD21) 1011 chip4 sample load
22) 1000 chip4 SAMPLE LOAD22) 1000 chip4 sample load
23) 1000 chip4 SAMPLE LOAD23) 1000 chip4 sample load
24) 1000 chip1 SAMPLE LOAD24) 1000 chip1 SAMPLE LOAD
25) 1000 chip4 SAMPLE LOAD25) 1000 chip4 sample load
26) 1000 chip4 SAMPLE LOAD26) 1000 chip4 SAMPLE LOAD
27) 1000 chip4 SAMPLE LOAD27) 1000 chip4 sample load
28) 1100 chip4 SAMPLE LOAD28) 1100 chip4 sample load
29) 1100 chip4 SAMPLE LOAD29) 1100 chip 4 SAMPLE LOAD
30) 1001 chip1 <-> edge130) 1001 chip1 <-> edge1
31) 1001 chip1 <-> edge131) 1001 chip1 <-> edge1
32) 1001 chip1 <-> edge132) 1001 chip1 <-> edge1
33) 1000 chip2 <-> edge233) 1000 chip2 <-> edge2
34) 1010 chip2 <-> edge234) 1010 chip2 <-> edge2
35) 1000 chip2 <-> edge235) 1000 chip2 <-> edge2
36) 1000 chip2 <-> edge236) 1000 chip2 <-> edge2
37) 1001 chip3 <-> edge337) 1001 chip3 <-> edge3
38) 1001 chip3 <-> edge338) 1001 chip3 <-> edge3
39) 1011 chip3 <-> edge339) 1011 chip3 <-> edge3
40) 1001 chip3 <-> edge340) 1001 chip3 <-> edge3
41) 1001 chip3 <-> edge341) 1001 chip3 <-> edge3
42) 1010 chip1 <-> cluster142) 1010 chip1 <-> cluster1
43) 1000 chip1 <-> cluster143) 1000 chip1 <-> cluster1
44) 1000 chip1 <-> cluster144) 1000 chip1 <-> cluster1
45) 1000 chip1 <-> cluster145) 1000 chip1 <-> cluster1
46) 1000 chip1 <-> cluster146) 1000 chip1 <-> cluster1
47) 1000 chip1 <-> cluster147) 1000 chip1 <-> cluster1
48) 1010 chip3 <-> cluster348) 1010 chip3 <-> cluster3
49) 1000 chip3 <-> cluster349) 1000 chip3 <-> cluster3
50) 1010 chip3 <-> cluster350) 1010 chip3 <-> cluster3
51) 1010 chip3 <-> cluster351) 1010 chip3 <-> cluster3
52) 1000 chip3 <-> cluster352) 1000 chip3 <-> cluster3
53) 1000 chip3 <-> cluster353) 1000 chip3 <-> cluster3
이러한 예시에서 첫 4비트인 '0111'은 순서대로 TDI, TMS, TDO, 예상 TDO 이다. 이는 보드내 BST 하드웨어의 고유기능에 따른 특성을 이용하여 이루어지는 시험용 패턴으로써, 본 발명의 BST 하드웨어에만 사용가능한 패턴이며 비트 스트림의 순서이다. 상기 비트 스트림은 오류 회복 및 오류 해상도를 높이기 위하여 수정/변경 될수 있다.In this example, the first 4 bits, '0111', are TDI, TMS, TDO, and expected TDO in order. This is a test pattern made using characteristics inherent to the on-board BST hardware, and is a pattern usable only in the BST hardware of the present invention and is a sequence of bit streams. The bit stream can be modified / modified to improve error recovery and error resolution.
1)~11)은 TAP 제어기 리셋과 샘플링을 하기 위한 동작이다. 이때 TAP 제어기의 16단 다이어그램에서 TMS가 5번 연속하여 같은 상태일 때에는 리셋 상태가 된다는 것을 이용한다.1) ~ 11) are operations for resetting and sampling the TAP controller. At this time, in the 16-step diagram of the TAP controller, the reset state is used when the TMS is in the same state five times in succession.
12)~29)는 도4에서 칩1~칩4에 BSR이 적용된 칩이다. 바운더리 스캔 테스트 중 지령인 sample/preload 단계이며, 조립된 보드의 정상동작에는 영향을 미치지 않고 시스템 핀들로부터 온칩 시스템 로직까지 데이터 흐름이 받아 들여질 수 있도록 한다.12) to 29) are chips to which BSR is applied to chips 1 to 4 in FIG. The sample / preload step, which is a command during boundary scan test, allows data flow from system pins to on-chip system logic without affecting the normal operation of the assembled board.
30)~41) 및 42~53)은 클러스터와 에지 부분(31A, 31B, 31C)에 대한 결정적인 값, 즉 알려진 값을 인가하는 부분이다. 알려진 값을 가지기 위해서는 클러스터 부분(33A, 33B)과 에지 부분(31A, 31B, 31C)의 출력은 특정 소자의 리셋이 홀드 상태일 때, 특정값을 내보내도록 설계가 되어 있어야만 하며, BST 수행시 테스트 패턴은 이를 참고하여 예상 TDO에 표시하도록 한다.30) to 41) and 42 to 53 are portions for applying a determinant value, that is, a known value, for the clusters and the edge portions 31A, 31B, and 31C. In order to have a known value, the outputs of the cluster portions 33A, 33B and edge portions 31A, 31B, 31C must be designed to emit a specific value when the reset of a specific device is in a hold state, and the test is performed when performing a BST. The pattern refers to this and displays it in the expected TDO.
30)~41), 42)~53)의 예상 TDO와 결정적인 상태로서 TDI로 인가되는 값이 TDO로 나오면, 예상 TDO와 비교하여 분석하게 되는 것이다.30) ~ 41), 42) ~ 53) If the value applied to the TDI as the decisive state and the TDI comes out as the TDO, it is analyzed by comparing with the expected TDO.
이상과 같은 패턴 유형은 변형이 가능하지만, 기본적으로 BST의 수행시 필요한 TMS, TDI, TDO의 비트 스트림과 본 발명의 가장 중요한 비트 스트림 부분인 예상 TDO는 구비되어야 한다.The above pattern types may be modified, but basically, a bit stream of TMS, TDI, and TDO required for performing BST and an expected TDO, which is the most important bit stream part of the present invention, should be provided.
본 발명의 바운더리스캔 테스트시 클러스터 테스트와 에지 테스트를 동시에 수행하는 테스트 패턴의 생성방법에 따르면, 바운더리 스캔 셀의 체인 연결이 되어 있지 않은 클러스터 부분과 에지 부분이 연계되어 동시에 테스트가 가능하도록 함으로써 바운더리 스캔 테스트의 오류 회복율을 높이고 테스트 성능을 증대시킬 수 있는 효과가 있다.According to the method of generating a test pattern for simultaneously performing a cluster test and an edge test in the boundaryless scan test of the present invention, boundary scan is performed by allowing the cluster portion and the edge portion not connected to the boundary scan cell to be connected and tested simultaneously. This can increase the error recovery rate of the test and increase test performance.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위를 한정하는 것이 아니다.Although the preferred embodiment of the present invention has been described above, the present invention may use various changes, modifications, and equivalents. It is clear that the present invention can be applied in the same manner by appropriately modifying the above embodiments. Therefore, the above description does not limit the scope of the following claims.
Claims (2)
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| CN103675650A (en) * | 2013-12-25 | 2014-03-26 | 北京航天测控技术有限公司 | Embedded boundary-scan data compression and synthesis method and device |
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