KR20020056896A - Time-delayed-integration imaging with active pixel sensors - Google Patents
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Abstract
본 발명의 촬상 기술 및 장치(100)는 액티브 화소 센서(110)를 기초로 시간 지연 적분을 수행한다. 액티브 화소 센서(110)와 함께 칩상의 적분기(120)는 상관된 이중 샘플링을 수행하고 신호가 캐패시터 절환형 뱅크를 토대로 합해진다.The imaging technique and apparatus 100 of the present invention performs time delay integration based on the active pixel sensor 110. The integrator 120 on chip with the active pixel sensor 110 performs correlated double sampling and the signals are summed based on the capacitor switched bank.
Description
이미지 센서는 각종 물체의 이미지를 생성하기 위해 여러 분야에서 광범위하게 사용되고 있다. 촬상 회로는 광자에 응답해서 출력 신호를 생성하도록 설계된 포토센서의 2차원적 어레이를 가끔 포함한다. 각각의 포토센서를 사용하여 이미지의 하나의 화소의 일부 또는 전부를 형성할 수 있다. 개별적인 포토센서는 각종 촬상 동작용 출력 신호를 판독하고 처리하기 위해 스캔될 수 있다.Image sensors are widely used in various fields to generate images of various objects. Imaging circuits often include a two-dimensional array of photosensors designed to generate an output signal in response to photons. Each photosensor may be used to form some or all of one pixel of an image. Individual photosensors can be scanned to read and process output signals for various imaging operations.
한 종류의 고체 이미지 센서는 반도체 기판상에 형성된 액티브 화소센서(APS;active pixel sensor)의 어레이를 포함하고 있다. APS는 각 화소 내에 감지 회로를 갖는 광 감지 장치이다. 각 액티브 화소는 반도체 기판 내에 형성되어 광 신호를 전자 신호로 변환할 수 있는 감지 소자를 포함하고 있다. 광자가 각 액티브 화소 내의 포토액티브(photoactive) 영역의 표면을 스트라이크할 때, 자유 전하 캐리어가 발생되어 수집된다. 일단 수집되면, 전하 캐리어는 각 화소 내에서 전기 신호로 변환된다. 따라서, 전하 결합 소자(CCD) 또는 금속 산화물 반도체(MOS) 다이오드 어레이와는 달리, APS 장치는 판독을 위해 하나의 화소에서 다른 화소로 전하를 이송하지 않는다. APS는 전자 신호를 출력 노드로 전도시키는 공통 전도체로 신호를 이송하기 전에 광전하를 전자 신호로 변환할 수 있다.One type of solid state image sensor includes an array of active pixel sensors (APS) formed on a semiconductor substrate. APS is an optical sensing device having a sensing circuit in each pixel. Each active pixel includes a sensing element formed in a semiconductor substrate to convert an optical signal into an electronic signal. When photons strike the surface of the photoactive region within each active pixel, free charge carriers are generated and collected. Once collected, the charge carriers are converted into electrical signals within each pixel. Thus, unlike charge coupled device (CCD) or metal oxide semiconductor (MOS) diode arrays, APS devices do not transfer charge from one pixel to another for reading. The APS can convert the photocharge into an electronic signal before transferring the signal to a common conductor that conducts the electronic signal to the output node.
APS 장치는 상보형 금속 산화물 반도체(CMOS) 공정과 호환가능한 방식으로 제조될 수 있다. CMOS 공정과의 호환성을 이용해서 다수의 신호 처리 기능 및 동작 제어가 APS 칩상에 비교적 낮은 비용으로 집적될 수 있다. 또한 CMOS 회로는 단순한 전원의 사용을 가능하게 하고 결과적으로 전력 소비를 감소시킨다. 더욱이, APS 장치의 액티브 화소는 비파괴 판독, 단순화된 디지털 인터페이스, 및 랜덤 액세스를 가능하게 한다.APS devices can be fabricated in a manner compatible with complementary metal oxide semiconductor (CMOS) processes. With compatibility with CMOS processes, multiple signal processing functions and operation controls can be integrated at relatively low cost on an APS chip. CMOS circuits also enable the use of simple power supplies and consequently reduce power consumption. Moreover, the active pixels of the APS device enable nondestructive reading, simplified digital interfaces, and random access.
본 출원은 "LOW POWER ACCURACY TIME-DELAYED-INTERGRATION IMAGER IMPLEMENTATION USING CMOS IMAGING APPROACH"의 명칭으로 1999년 10월 5일에 출원된 미국 가출원을 우선권으로 청구하고 있다.This application claims priority to a US provisional application filed on October 5, 1999 under the name "LOW POWER ACCURACY TIME-DELAYED-INTERGRATION IMAGER IMPLEMENTATION USING CMOS IMAGING APPROACH."
본 발명은 NASA와의 계약하에 연구를 수행하여 완성했으며, 계약자가 권리를 보유하기 위해 선택한 공법(Public Law) 96-517(35 U.S.C. 202)의 규정을 적용받는다.The invention has been completed by conducting research under a contract with NASA and is subject to the provisions of Public Law 96-517 (35 U.S.C. 202) selected by the contractor to retain rights.
본 발명은 촬상 장치 및 촬상 기술에 관한 것이며, 보다 상세하게는 반도체 센서를 토대로 한 촬상 장치 및 촬상 기술에 관한 것이다.TECHNICAL FIELD The present invention relates to an imaging apparatus and an imaging technique, and more particularly, to an imaging apparatus and an imaging technique based on a semiconductor sensor.
도 1a는 시간 지연 적분의 예시도.1A is an illustration of time delay integration.
도 1b는 시간 지연 적분 회로를 갖는 액티브 화소 감지 장치의 일실시예를 나타내는 도면.1B illustrates an embodiment of an active pixel sensing device having a time delay integration circuit.
도 1c는 도 1b의 장치에서 3개의 연속 프레임동안 감지 어레이로부터 적분기 어레이로의 맵핑을 예시하는 테이블.FIG. 1C is a table illustrating the mapping from the sense array to the integrator array for three consecutive frames in the apparatus of FIG. 1B. FIG.
도 2a는 도 1에 도시된 적분기 어레이용 빌딩 블럭으로서 차동 절환형 캐패시터 적분기의 일실시예를 나타내는 도면.FIG. 2A illustrates one embodiment of a differentially switched capacitor integrator as the building block for the integrator array shown in FIG.
도 2b는 도 2a에 도시된 적분기의 동작 타이밍도.2B is an operation timing diagram of the integrator shown in FIG. 2A.
도 3a, 3b, 4a, 4b, 5a 및 5b는 전차동(fully differential) 증폭기를 토대로 한 캐패시터 절환형 적분기의 실시예 및 그 스위치를 동작시키기 위한 각 타이밍도를 예시한 도면.3A, 3B, 4A, 4B, 5A, and 5B illustrate an embodiment of a capacitor switched integrator based on a fully differential amplifier and respective timing diagrams for operating the switches thereof.
도 6은 전차동 증폭기의 일실시예을 나타내는 도면.6 illustrates an embodiment of an all-motor amplifier.
도 7a 및 7b는 단종단 증폭기를 토대로 하는 캐패시터 절환형 적분기를 나타내는 도면.7A and 7B show capacitor switched integrators based on a single-ended amplifier.
도 7c는 도 7a 및 7b에 도시된 장치의 스위치를 동작시키기 위한 타이밍도.7C is a timing diagram for operating the switch of the device shown in FIGS. 7A and 7B.
각 도면의 같은 도면 번호는 같은 소자를 표시한다.Like reference numerals in the drawings denote like elements.
본 발명은 광감지 어레이 및 적분기 어레이를 갖는 촬상 장치를 포함하고 있다. 광감지 어레이는 행 및 열로 배열된 감지 화소를 포함하고 있다. 각 화소는 물체로부터의 입사 광자에 응답해서 전하를 생성하는 광감지 소자와, 상기 전하를 그 전하를 나타내는 전기 화소 신호로 변환하는 화소내 회로를 포함하고 있다. 적분기어레이는 광감지 어레이와 같은 수의 행 및 열로 배열된 적분기를 구비하고 있다. 각 열의 적분기들은 광감지 어레이에서 단지 하나의 지정된 열의 감지 화소로부터 전기 화소 신호를 수신하도록 결합되고, 각 감지 화소가 광감지 어레이에서 행의 수에 대해 샘플링되고 판독된 후 물체를 나타내는 시간 지연 적분 신호를 생성할 수 있다.The present invention includes an imaging device having a light sensing array and an integrator array. The photosensitive array includes sensing pixels arranged in rows and columns. Each pixel includes an optical sensing element that generates charge in response to incident photons from an object, and an in-pixel circuit that converts the charge into an electric pixel signal representing the charge. The integrator array has an integrator arranged in the same number of rows and columns as the photosensitive array. The integrators in each column are combined to receive electrical pixel signals from only one specified column of sensing pixels in the photosensitive array, and time delay integrated signals representing the object after each sensing pixel is sampled and read for the number of rows in the photosensitive array. Can be generated.
본 명세서에서 시간 지연 적분은 CMOS APS 어레이 내의 일련의 액티브 감지 화소에 의해 순차적으로 발생된 전기 출력 신호를 축적하여 합신호를 생성하기 위해 사용된다. 상기 합신호를 구성하는 전기 신호는 스캐닝 동작으로 인한 고정된 지연 시간량 만큼 서로에 대해 지연되는 다른 시간에 각 화소에 의해 얻어지기 때문에, 상기 합신호는 "시간 지연 적분" 신호라 부른다.Time delay integration is used herein to accumulate electrical output signals sequentially generated by a series of active sense pixels in a CMOS APS array to produce a sum signal. Since the electrical signal constituting the sum signal is obtained by each pixel at different times delayed with respect to each other by a fixed amount of delay time due to the scanning operation, the sum signal is called a "time delay integration" signal.
상기 시간 지연 적분을 적용하는 하나의 예는 촬상 장치에 대해 이동하는 물체를 촬상하는 것이다. 규칙적인 "스냅샷" 촬상 동작에서 감지 화소는 주어진 노출 시간동안 물체로부터 광자를 수집하도록 제어된다. 다른 화소로부터의 출력 신호는 서로 독립적이고 출력 이미지에서 다른 화소를 나타낸다. 물체 및 촬상 장치가 서로에 대해 고정될 때, 물체가 충분히 밝지 않다면 광자를 더 많이 수집함으로써 신호 대 잡음비를 증가시키도록 노출 시간이 길어질 수 있다. 대안적으로, 고정된 촬상 상황에서 하나의 장면에 대해 다수의 스냅샷으로 촬영될 수 있다. 그 다음에, 다수의 스냅샷 또는 프레임을 단순히 함께 합성하여 최종 이미지를 개선된 신호 대 잡음비로 생성한다.One example of applying the time delay integration is imaging an object moving relative to the imaging device. In regular "snapshot" imaging operations, the sensing pixel is controlled to collect photons from the object for a given exposure time. Output signals from different pixels are independent of each other and represent different pixels in the output image. When the object and the imaging device are fixed relative to each other, the exposure time can be long to increase the signal to noise ratio by collecting more photons if the object is not bright enough. Alternatively, multiple snapshots may be taken for one scene in a fixed imaging situation. Then, multiple snapshots or frames are simply synthesized together to produce the final image with an improved signal to noise ratio.
그러나, 물체가 촬상 장치에 대해 이동할 때는 연장된 노출 촬상을 실행할 수 없는데, 그 이유는 노출 시간이 너무 길고 물체의 한 위치로부터의 광자가 상대적인 이동 방향을 따라 2개 이상의 인접한 화소에 의해 수집될 때, 포착된 이미지가 흐려질 수 있기 때문이다. 다수의 프레임을 단순히 합성하는 것은 다른 프레임들이 다른 시간에 촬영되고 물체의 이미지가 그 시간 동안 감지 어레이상의 하나의 위치로부터 다른 위치로 이동하기 때문에 흐려짐 문제를 야기한다.However, when the object moves with respect to the imaging device, extended exposure imaging cannot be performed because the exposure time is too long and when photons from one location of the object are collected by two or more adjacent pixels along the relative direction of movement. For example, the captured image may be blurred. Simply synthesizing multiple frames causes blurring problems because different frames are taken at different times and the image of the object moves from one position on the sensing array to another during that time.
본 발명의 시간 지연 적분은 같은 이미지에 대응하는 다른 프레임 내의 다른 감지 화소로부터의 화소 신호들을 합성하도록 상기 다수의 프레임의 상기 적분을 부분 변형시켜서 알맞게 적분된 이미지를 생성한다. 다른 시각에서, 다수의 프레임들이 또한 촬영된다. 그러나, 이동을 설명(account)하기 위해 다른 프레임들이 상대적 이동 방향에 따라 서로에 대해 시프트된 후, 그 시프트된 프레임이 함께 합성된다. 따라서, 상대적 이동으로 인한 촬상 흐림이 감소되어 최종의 적분된 이미지에서 바람직한 신호 대 잡음비가 달성된다.The time delay integration of the present invention partially transforms the integration of the plurality of frames to synthesize pixel signals from other sensed pixels in other frames corresponding to the same image to produce a suitably integrated image. At other times, multiple frames are also taken. However, after the other frames are shifted with respect to each other according to the relative direction of movement to account for the movement, the shifted frames are combined together. Thus, imaging blur due to relative movement is reduced to achieve the desired signal to noise ratio in the final integrated image.
도 1a는 항공기에 장착된 촬상 어레이 장치를 사용하여 지상 장면의 이미지들를 촬영하는 상기 시간 지연 적분 기술을 예시한다. 촬상 장치에 의해 촬영된 7개의 연속 프레임이 도시되어 있다. 항공기의 이동으로 인해, 지상 장면은 이동 방향을 따라 촬상 어레이상의 다른 위치에서 투사한다. 그러나, 프레임이 임의의 2개의 연속 프레임 사이에서 하나의 화소만큼 공간적으로 시프트되면, 같은 지상 장면을 가진 다른 프레임 내의 감지 화소들이 정렬되고, 그에 따라 적당한 적분 이미지를 흐림없이 형성하도록 합성될 수 있다.1A illustrates the time delay integration technique of capturing images of a ground scene using an imaging array device mounted on an aircraft. Seven consecutive frames photographed by the imaging device are shown. Due to the movement of the aircraft, the ground scene projects at different locations on the imaging array along the direction of travel. However, if the frame is spatially shifted by one pixel between any two consecutive frames, the sensed pixels in other frames with the same terrestrial scene can be aligned and thus synthesized to form a suitable integrated image without blur.
도 1b는 일실시예에 따라 온칩 시간 지연 적분 회로를 갖는 하나의 예시적인 APS 촬상 장치(100)를 도시한다. APS 촬상 장치(100)는 m개의 열 및 n개의 행으로 배열된 APS 감지 화소를 갖는 APS 어레이(110)와 아날로그 적분기 어레이(120)를포함하고 있고, 상기 2개의 어레이는 공통 기판상에 제조된다. 동작할 때, 촬상 장치(100)는 열 방향이, 촬상 장치(100)에 대해, 촬영될 물체의 이동 방향에 거의 평행하도록 하는 방법으로 배향될 수 있다. 적분기 어레이(120)는 상기 시간 지연 적분을 구현하도록 설계되고 상기 APS 어레이(110)와 인터페이스된다.1B illustrates one exemplary APS imaging device 100 having an on-chip time delay integration circuit, according to one embodiment. The APS imaging apparatus 100 includes an APS array 110 and an analog integrator array 120 having APS sensing pixels arranged in m columns and n rows, wherein the two arrays are fabricated on a common substrate. . In operation, the imaging device 100 may be oriented in such a way that the column direction is substantially parallel to the imaging direction of the object to be imaged, relative to the imaging device 100. Integrator array 120 is designed to implement the time delay integration and interfaces with the APS array 110.
APS 어레이(110)는 임의의 적당한 APS 설계로 형성될 수 있다. 각 APS 감지 화소는 포토게이트 또는 포토다이오드 등의 광활성 소자를 포함하여 광자를 수집하고 그 수집된 광자에 응답하여 전하를 생성한다. 그 후에, 전하는 전하를 화소 전기 신호로 내부 변환하는 화소내(in-pixel) 회로로 이송된다. 일 실시예에서 화소내 회로에는 광활성 소자 및 확산 영역 사이에 위치된 이송 게이트 및 격리된 확산 영역이 포함될 수 있다. 확산 영역은 전하를 수용하고 대응하는 전기 신호를 추가의 처리를 위해 화소 증폭기에 보낸다.APS array 110 may be formed in any suitable APS design. Each APS sensing pixel includes photoactive elements such as photogates or photodiodes to collect photons and generate charge in response to the collected photons. The charge is then transferred to an in-pixel circuit that internally converts charge into a pixel electrical signal. In one embodiment, the intra-pixel circuitry may include a transfer gate and an isolated diffusion region located between the photoactive element and the diffusion region. The diffusion region accepts charge and sends the corresponding electrical signal to the pixel amplifier for further processing.
APS 어레이(110)는 반도체 기판상에 집적된 CMOS-호환형 액티브 화소 센서로 형성될 수 있다. 적분기는 또한 CMOS 기술을 사용해서 같은 기판상에 APS 어레이(110)와 함께 집적되어 시간 지연 적분을 수행할 수 있다. 그러므로, 이러한 CMOS 촬상 장치는 시간 지연 적분 메카니즘을 CMOS APS 기술의 각종 장점 및 온칩 처리 기능성과 결합할 수 있다. 각 APS 화소가 광자 유도 전하를 전기 신호로 내부 변환하기 때문에 하나의 화소로부터 다른 화소로의 전하 이송이 방지된다.The APS array 110 may be formed of a CMOS-compatible active pixel sensor integrated on a semiconductor substrate. The integrator can also be integrated with the APS array 110 on the same substrate using CMOS technology to perform time delay integration. Therefore, such a CMOS imaging device can combine a time delay integration mechanism with various advantages and on-chip processing functionality of CMOS APS technology. Since each APS pixel internally converts photon induced charge into an electrical signal, charge transfer from one pixel to another is prevented.
포토게이트를 토대로 한 APS의 하나의 구체적인 예가 Fossum 등에 의한 미국 특허 제5,471,515호에 개시되어 있으며, 이 특허는 참조에 의해 여기에 통합된다. 이와 같은 APS 어레이의 하나의 특성은 상관된 이중 샘플링 메카니즘이다. Fossum의 특허는 센서 기판상에서 APS 센서 외부에 제조된 판독 회로를 개시하고 있다. 그 판독 회로에서 신호 샘플 및 홀드 회로는 각 적분 주기의 끝에서 부동(floating) 확산 영역의 전위를 샘플링하여 화소로부터 전체 신호를 얻기 위해 사용된다. 다른 리셋 샘플 및 홀드 회로는 확산 영역을 리셋한 후 부동 확산 영역의 전위를 다시 샘플링하여 리셋 전위값을 얻기 위해 사용된다. 전체 신호 및 리셋 신호 사이의 차를 나타내는 출력을 생성하기 위해 상기 2개의 샘플 및 홀드 회로에는 차동 회로가 연결되어 있다. 이러한 이중 샘플링이 KTC 잡음 등의 판독 잡음을 현저하게 감소시킨다. 상기 이중 샘플링은 적분기 어레이(120)를 사용해서 다른 방법으로 본 발명의 장치(100)에서 실행된다.One specific example of an APS based on photogates is disclosed in US Pat. No. 5,471,515 to Fossum et al., Which is incorporated herein by reference. One characteristic of such an APS array is the correlated double sampling mechanism. Fossum's patent discloses a readout circuit fabricated outside the APS sensor on a sensor substrate. In the readout circuit, the signal sample and hold circuit is used to sample the potential of the floating diffusion region at the end of each integration period to obtain the entire signal from the pixel. Another reset sample and hold circuit is used to reset the diffusion region and then resample the potential of the floating diffusion region to obtain a reset potential value. Differential circuits are connected to the two sample and hold circuits to produce an output representing the difference between the full signal and the reset signal. This double sampling significantly reduces read noise, such as KTC noise. The double sampling is performed in the apparatus 100 of the present invention in another way using the integrator array 120.
적분기 어레이(120)는 m개의 열 및 n개의 행으로 또한 배열되어 있는 m×n개의 아날로그 적분기를 포함하고 있다. 적분기 어레이(120)는 적분기들 중 하나의 열이 APS 감지 화소의 단지 하나의 열로부터 신호를 수신하게끔 결합되도록 열-평행 형태로 APS 어레이(110)에 연결되어 있다. 각 적분기는 상기 열-평행 형태가 같은 열의 n개의 APS 감지 화소 및 n개의 적분기로부터의 n-스테이지 시간 지연 적분을 실시하기 위해 사용될 수 있도록 설계될 수 있다. 따라서, 다른 시간에 같은 열의 n개의 다른 APS 감지 화소로부터 발생된 n개의 출력 신호들은 함께 적분되어 물체상의 한 위치의 이미지를 나타내는 출력 이미지의 하나의 화소 신호를 발생한다. 크로스-트랙 범위는 각 행 내의 m개의 APS 감지 화소에 의해 제공된다. 열-평행 설계는 다른 열에서의 신호 처리가 같은 시간에 병렬로 처리될 수 있게 한다.Integrator array 120 includes m × n analog integrators that are also arranged in m columns and n rows. Integrator array 120 is coupled to APS array 110 in a column-parallel fashion such that one column of integrators is coupled to receive a signal from only one column of APS sensing pixels. Each integrator may be designed such that the column-parallel shape can be used to perform n APS sensing pixels and n-stage time delay integrations from n integrators in the same column. Thus, the n output signals generated from n different APS sensing pixels in the same column at different times are integrated together to generate one pixel signal of the output image representing an image of one location on the object. The cross-track range is provided by m APS sense pixels in each row. The column-parallel design allows signal processing in different columns to be processed in parallel at the same time.
아날로그-디지털 변환은 APS 촬상 장치(100)에서 또한 실행될 수 있다. 각각의 아날로그-디지털 변환기(ADC)가 적분기 어레이(120)의 하나의 열로부터의 시간 지연 신호를 변환하게끔 지정되도록 m개의 ADC로 이루어진 ADC 어레이(130)가 열-평행 형태로 동일 기판상에서 제조될 수 있다. 대안적으로, 단일 ADC가 전체 적분기 어레이(120)로부터의 신호를 변환하기 위해 사용될 수 있고, 또는 mn 개의 ADC로 이루어진 ADC 어레이가 mn 개의 적분기로부터의 출력 신호 모두를 병렬로 디지털화하도록 사용될 수 있다.Analog-to-digital conversion can also be performed in the APS imaging apparatus 100. An ADC array 130 of m ADCs can be fabricated on the same substrate in thermal-parallel fashion such that each analog-to-digital converter (ADC) is designated to convert a time delay signal from one column of integrator array 120. Can be. Alternatively, a single ADC can be used to convert the signals from the entire integrator array 120, or an ADC array of mn ADCs can be used to digitize all of the output signals from the mn integrators in parallel.
이하에서는 적분기 어레이(120)의 회로 및 동작을 상세하게 설명한다. 상기 열-평행 형태에서, 주어진 행의 APS 감지 화소의 신호 레벨은 감지 화소에 대응하는 열 내의 적분기 중 어느 하나에 추가될 수 있다. 열 내의 다른 적분기들은 다른 APS 감지 화소에 의해 수집되고 n개의 프레임 시간동안 축적되는 물체상의 연속 위치의 화소값들을 저장한다. 프레임 시간은 APS 어레이(110) 전체를 판독하는 데 필요한 시간으로서 정의된다. 이 구성에서 프레임 시간은 각 화소당 적분 시간 및 최종 출력에서 물체의 이미지의 하나의 라인 판독에 드는 시간이다.Hereinafter, the circuit and operation of the integrator array 120 will be described in detail. In the column-parallel form, the signal level of the APS sensing pixels of a given row may be added to any one of the integrators in the column corresponding to the sensing pixels. Different integrators in the column store pixel values of consecutive positions on the object that are collected by other APS sensing pixels and accumulate for n frame times. Frame time is defined as the time required to read the entire APS array 110. In this configuration, the frame time is the integration time per pixel and the time spent reading one line of the image of the object at the final output.
n-스테이지 시간 지연 적분을 실행할 때, APS 어레이(110)는 도 1a에 도시된 바와 같이 다수의 연속 프레임을 다른 시간에 생성하도록 제어된다. 그러나, 각 프레임의 화소 신호는, 도 1a에 도시한 바와 같이, 한번에 한 행씩 열 방향을 따라 시프트함으로써 적분기 어레이(120)에 복사된다.When performing n-stage time delay integration, the APS array 110 is controlled to generate multiple consecutive frames at different times, as shown in FIG. 1A. However, the pixel signal of each frame is copied to the integrator array 120 by shifting in the column direction one row at a time, as shown in FIG. 1A.
도 1c는 3개의 연속 프레임동안 같은 열 내의 적분기에 대해 열 내의 APS 감지 화소들 사이의 맵핑을 예시하는 테이블이다. 어느 주어진 프레임에서, 같은 열의 APS 감지 화소 및 적분기는 1:1 맵핑 관계를 갖는다. 임의의 주어진 적분기에서맵핑은 2개의 연속 프레임들 사이에서 변한다. 특히, 적분기 어레이(120) 및 APS 어레이(110)사이의 결합은 임의의 주어진 열에서 연속되는 APS 감지 화소가 지정된 적분기에 연속 프레임 형태로 각기 연결되도록 제어된다. 그 후에, 상기 지정된 적분기는 최종 출력 이미지의 하나의 화소에 대한 하나의 시간 지연 적분 신호를 생성한다. 이런 구성에 의해 물체상의 임의의 정해진 포인트가 선택된 적분기에 맵핑될 수 있고, 따라서 상대적 이동으로 인한 촬상 흐림을 감소시킨다.1C is a table illustrating the mapping between APS sensing pixels in a column for integrators in the same column for three consecutive frames. In any given frame, APS sensing pixels and integrators in the same column have a 1: 1 mapping relationship. In any given integrator the mapping varies between two consecutive frames. In particular, the coupling between integrator array 120 and APS array 110 is controlled such that successive APS sensing pixels in any given column are each connected in a continuous frame form to a designated integrator. The designated integrator then generates one time delay integrated signal for one pixel of the final output image. This configuration allows any given point on the object to be mapped to the selected integrator, thus reducing imaging blur due to relative movement.
그러므로, 상기 맵핑에 의하면, 어느 주어진 프레임 시간동안에, 임의의 주어진 행(k) 내의 화소로부터의 신호가 같은 열의 임의의 주어진 행(j) 내의 적분기의 내용에 추가된다. 물체의 하나의 라인 이미지를 생성하기 위해서는 n번의 적분을 해야하므로, 화소값들이 모든 프레임에 대해 라인 이미지를 제공하기 위해 프레임 레이트보다 n배 더 빠른 샘플링 레이트로 샘플링되어야한다. 그러므로, 주어진 프레임 시간동안, 한 행의 적분기들은 n개의 이전의 프레임 모두로부터의 신호를 축적하고 판독될 준비가 되어 있다.Therefore, according to the mapping, during any given frame time, the signal from the pixel in any given row k is added to the contents of the integrator in any given row j of the same column. In order to generate a single line image of an object, n integrations are required, so pixel values must be sampled at a sampling rate n times faster than the frame rate to provide a line image for every frame. Thus, for a given frame time, one row of integrators are ready to accumulate and read signals from all n previous frames.
적분기 어레이(120)는 또한 각 프레임동안 APS 어레이(110)를 2번 판독하여 오프셋 영향을 보정하도록 제어된다. APS 어레이 내의 모든 감지 화소가 리셋된 후, 적분기 어레이(120)는 각 화소 리셋값을 샘플링한다. 그 다음에, 광 유도 신호가 광감지 소자로부터 덤프되어 전기 화소 신호로 변환된 후, 적분기 어레이(120)는 각 APS 화소를 제2 시간동안 샘플링하여 각 신호를 획득한다. 그 후, 어레이(120) 내의 각 적분기가 동작하여 2개의 값을 감산하여 차동값을 유지한다. 이로써 하나의 프레임에 대한 하나의 적분을 완료한다. 상기 이중 샘플링 및 미분을 각 프레임에 대해 반복한다. 캐패시터 절환형 설계를 토대로 한 예시적인 실행예를 하기에서 설명한다.The integrator array 120 is also controlled to read the APS array 110 twice during each frame to correct offset effects. After all the sensed pixels in the APS array are reset, the integrator array 120 samples each pixel reset value. Then, after the light guide signal is dumped from the photosensitive device and converted into an electric pixel signal, the integrator array 120 samples each APS pixel for a second time to obtain each signal. Thereafter, each integrator in the array 120 operates to subtract two values to maintain a differential value. This completes one integration for one frame. The double sampling and derivative are repeated for each frame. An example implementation based on a capacitor switched design is described below.
시간 지연 적분 촬상 장치(100)는 적분기 어레이(120)상에서 고속 처리를 요구할 수 있다. 예를 들어, 라인 스캐닝 속도가 L이라고 가정하면, 적분 및 판독은 n-스테이지 시간 지연 적분에 대해 n×L의 속도로 처리되어야 한다. 덧붙여서, 각 적분기는 하나의 적분을 완료하기 위해 통상 2개의 클럭 사이클을 필요로 하는데, 즉 리셋을 위한 하나의 클럭 사이클과 축적을 위한 다른 하나의 클럭 사이클을 필요로 한다. 각 화소는 샘플링 동작을 완료하기 위해 다수의 클럭 사이클을 또한 필요로 할 수 있다. 포토게이트를 토대로 한 APS 어레이의 하나의 실행예에서, 화소 동작은 적어도 4개의 클럭 사이클, 즉 화소 리셋(RST), 리셋 샘플링(SHR), 포토게이트 덤프(PG), 및 신호 샘플링(SHS)을 포함한다. 따라서, 하나의 라인에 대한 시간 지연 적분을 완료하기 위해서는 총 6n개의 클럭 사이클이 필요하다. 라인 레이트 L=50k 라인/초이고 n이 32이라고 가정하면, 클럭 속도는 10 MHz 정도이다. 판독시의 잡음 성능은 상기와 같은 높은 클럭 속도에서 절충될 수 있다. 또한, 열-평행 설계에서는 어레이(120) 내의 각 적분기의 물리적인 크기를 APS 감지 화소의 크기(예를 들어, 약 10 마이크론의 피치)로 제한할 수 있다. 이러한 물리적인 제한으로 인해 저잡음이면서 고속인 적분기를 구현하기가 어려워진다.The time delay integration imaging apparatus 100 may request high speed processing on the integrator array 120. For example, assuming the line scanning speed is L, integration and readout should be processed at a rate of n × L for n-stage time delay integration. In addition, each integrator typically requires two clock cycles to complete one integration, one clock cycle for reset and another clock cycle for accumulation. Each pixel may also require multiple clock cycles to complete the sampling operation. In one implementation of an APS array based on photogates, pixel operation includes at least four clock cycles: pixel reset (RST), reset sampling (SHR), photogate dump (PG), and signal sampling (SHS). Include. Thus, a total of 6n clock cycles are needed to complete the time delay integration for one line. Assuming line rate L = 50k lines / sec and n is 32, the clock speed is on the order of 10 MHz. Noise performance in reading can be compromised at such high clock rates. In addition, the thermal-parallel design may limit the physical size of each integrator within the array 120 to the size of the APS sensing pixel (eg, a pitch of about 10 microns). These physical limitations make it difficult to achieve low noise and high speed integrators.
본 발명의 장치(100)의 한 가지 특징은 열 내의 하나의 화소에 대한 신호 처리가 인접 화소에 대한 신호 처리와 일시적으로 종복되도록 특정 적분기 어레이(120)를 구현하는 데 있다. 열 내의 다른 행의 일시적인 파이프라인 동작은,열-평행 처리와 결합해서, 촬상 장치(100)의 전체 동작 속도를 유지하면서도 고속 클럭에 대한 상기 요건을 감소시킬 수 있다.One feature of the apparatus 100 of the present invention is to implement a specific integrator array 120 such that signal processing for one pixel in a column temporarily terminates with signal processing for adjacent pixels. Temporary pipeline operation of other rows in a column, in combination with column-parallel processing, can reduce the requirement for a high speed clock while maintaining the overall operating speed of the imaging device 100.
장치(100)의 다른 특징은 신호 처리에서 오프셋 및 기생 효과 등의 잡음을 감소시킨다는 것이다. APS 어레이(110)의 상관된 이중 샘플링 메카니즘에 의해 APS 어레이(110)로부터의 잡음이 상당히 감소한다. 그러나, 시간 지연 적분 동작 및 적분기 어레이(120)의 존재로 인해, 적분기에 원래 존재하는 오프셋 및 기생 효과와 같은 추가적인 잡음 문제가 또한 발생한다.Another feature of device 100 is that it reduces noise, such as offset and parasitic effects, in signal processing. The correlated double sampling mechanism of the APS array 110 significantly reduces the noise from the APS array 110. However, due to time delay integration operation and the presence of the integrator array 120, additional noise issues such as offsets and parasitic effects originally present in the integrator also occur.
상기 및 다른 문제는 적분기 어레이(120)의 설계에서 해결된다. 특히, 특수한 캐패시터 절환형 적분기가 구현되어 추가의 잡음을 감소시킨다. 이하에서는 적분기 어레이(120)를 예시적으로 몇 개 설계한 것을 설명한다.This and other problems are solved in the design of integrator array 120. In particular, a special capacitor switched integrator is implemented to reduce additional noise. Hereinafter, some design of the integrator array 120 will be described.
도 2a는 적분기 어레이(120) 내의 적분기의 각 열을 빌딩 블럭으로 도시한 차동 절환형 캐패시터 적분기 열(200)의 일 실시예를 도시한다. 도 2b는 포토게이트 설계에서 APS 감지 화소의 열에 연결되는 적분기(200)를 동작시킬 때의 타이밍도를 도시한다. 적분기 열(200)은 하나의 열 내에 모두 n개의 적분기를 포함하고 있다. 단지 하나의 차동 연산 증폭기(210)만이 그 열의 n개의 적분기 모두에 대해 사용되고 있다. 차동 연산 증폭기(210)는 2개의 다른 입력 신호를 수신하도록 연결되어 화소를 샘플링할 때마다 기준 레벨이 또한 샘플링되고 차동 샘플링 및 적분을 보장하게 하는데, 상기 2개의 다른 입력 신호는 각 화소로부터의 제1 입력과 기준 레벨로부터의 제2 입력을 말한다. 하나의 프레임 시간동안, 각 화소는 2번 샘플링되어 리셋 레벨 및 신호 레벨을 차동 연산 증폭기(opamp)(210)의 제1 입력에 2개의다른 시간에 보내게 된다. opamp(210)의 각 입력, 즉, 비반전 입력(211a) 및 반전 입력(211b)은 2개의 대안적인 샘플링 캐패시터(C+s1, C+s2, 및 C-s1, C-s2)에 연결되어 파이프라인 처리를 가능하게 한다. 총 n쌍의 적분 캐패시터(C-1 및 C+1, C-2 및 C+2, ....., C-n 및 C+n)는 2개의 차동 출력들(212a, 212b)에 연결되어 그 열의 n개의 적분기 어레이를 형성한다. 샘플링 캐패시터를 APS 어레이(110), 기준 신호 및 공통 전위(Vcm)에 결합하기 위해 스위치들(1, 2)이 사용된다. 스위치들(R1 및 S1, R2 및 S2,...,Rn 및 Sn)은 n쌍의 적분 캐패시터를 적절히 결합하기 위해 구현된다.FIG. 2A illustrates one embodiment of a differentially switched capacitor integrator column 200 showing each column of integrators in integrator array 120 as a building block. FIG. 2B shows a timing diagram when operating integrator 200 coupled to a column of APS sense pixels in a photogate design. Integrator column 200 contains all n integrators in one column. Only one differential operational amplifier 210 is used for all n integrators in that row. The differential operational amplifier 210 is coupled to receive two different input signals such that whenever a pixel is sampled, the reference level is also sampled and ensures differential sampling and integration, the two different input signals being derived from each pixel. A second input from one input and a reference level. During one frame time, each pixel is sampled twice to send the reset level and signal level to the first input of the differential op amp 210 at two different times. Each input of opamp 210, i.e., non-inverting input 211a and inverting input 211b, is connected to two alternative sampling capacitors C + s1, C + s2, and C-s1, C-s2. Enable pipeline processing. A total of n pairs of integral capacitors (C-1 and C + 1, C-2 and C + 2, ....., Cn and C + n) are connected to two differential outputs 212a and 212b. Form an array of n integrators in rows. Switches 1 and 2 are used to couple the sampling capacitor to the APS array 110, the reference signal and the common potential (Vcm). The switches R1 and S1, R2 and S2, ..., Rn and Sn are implemented to properly couple n pairs of integrating capacitors.
동작시, 하나의 샘플링 캐패시터 세트(예를 들면, C+s1 및 C-s1)가 스위치되어 행 k 내의 화소로부터 리셋 레벨을 샘플링할 때, 이전의 행(k-1)의 대응 화소로부터의 덤프 레벨은 스위치 트랜지스터 적분기에서 합산된다. 그러므로, 다른 경우에는 필요로 하였던 고속 클럭을 갖지 않고서도, 하나의 화소에서의 샘플링 및 인접 화소에서의 합산을 동시에 실행함으로써 원하는 고속 처리가 이루어진다.In operation, when one sampling capacitor set (e.g., C + s1 and C-s1) is switched to sample the reset level from the pixels in row k, dump from the corresponding pixel in the previous row k-1. The levels are summed in the switch transistor integrator. Therefore, desired high-speed processing is achieved by simultaneously performing sampling in one pixel and summing in adjacent pixels without having the high-speed clock required in other cases.
캐패시터 절환형 적분기는 전차동 토포로지(topology)에서 구현되어 클럭 연결, 그라운드 잡음 및 전하 피드스루(feedthrough)를 포함하는 공통 모드 잡음을 제거한다. 그러나, 2개의 교호하는 샘플링 캐패시터 세트를 사용하는 것은 opamp 입력에 대해 입력 신호의 샘플링을 불가능하게 한다. 이것은 각 샘플링 캐패시터의 하부판 전위가 샘플 단계 및 적분 단계동안 더 이상 같은 전위로 유지되지 못하기 때문에 자동 오프셋 보정을 하지 못하게 한다. 대신에, 하부판 전위는 Vcm에서Vcm+Voff로 변하고, 여기서 Voff는 입력 유도 오프셋이다. 전형적인 시간 지연 적분 촬상 환경에서 각 화소들로부터의 신호 레벨은 일반적으로 낮고 전형적인 opamp 오프셋보다도 작게 될 수 있다. 그러므로, 속도 및 전력의 희생없이 오프셋없는 적분을 이루는 것이 바람직하다.Capacitor-switched integrators are implemented in full-automatic topology to eliminate common-mode noise, including clock connections, ground noise, and charge feedthrough. However, using two alternating sampling capacitor sets disables the sampling of the input signal for the opamp input. This prevents automatic offset correction because the bottom plate potential of each sampling capacitor is no longer held at the same potential during the sample phase and the integration phase. Instead, the bottom plate potential changes from V cm to V cm + V off where V off is the input induced offset. In a typical time delay integrated imaging environment the signal level from each pixel is generally low and can be less than a typical opamp offset. Therefore, it is desirable to achieve an integral without offset without sacrificing speed and power.
촬상 장치(200)는 화소 적분을 고속으로 유지하면서 원하는 오프셋 제거를 달성하도록 부분적으로 설계된다. 화소로부터의 신호는 광전자를 촬상 장치상에 덤프한 후 감지 노드 전위(덤프 전위)로부터 리셋 전위를 감산함으로써 발생된다. 이것은 주어진 화소에 대해 리셋 전위를 샘플링 적분하고, 이어서 덤프 전위를 샘플 및 적분함으로써 달성된다. 도 2b의 타이밍도는 모든 화소들을 동시에 리셋해서 고속 동작을 달성하는 것을 도시한 것이다. 이 때, 후속되는 행의 리셋 전위는 전차동 형태로 각각의 열 캐패시터(C1+& C1-, C2+& C2-, ...)상에서 연속 적분된다. 이것은 R1, R2, ..., 및 Rn을 연속해서 펄스화함으로써 수행된다.The imaging device 200 is partially designed to achieve the desired offset elimination while maintaining pixel integration at high speed. The signal from the pixel is generated by dumping the optoelectronic on the imaging device and then subtracting the reset potential from the sense node potential (dump potential). This is accomplished by sampling and integrating the reset potential for a given pixel, followed by sampling and integrating the dump potential. The timing diagram of FIG. 2B shows the high speed operation by resetting all the pixels simultaneously. At this time, the reset voltage of the subsequent row are each open to the tank capacitor such form is integrated on a continuous (C1 + & C1 -, ... -, C2 + & C2). This is done by successively pulsed R1, R2, ..., and Rn.
모든 리셋값을 캐패시터에 일단 저장하면, 모든 화소로부터의 광전하는 각 감지 노드상에서 동시에 덤프된다. 그 다음에, 감지 노드 전위(덤프 전위)가 같은 캐패시터 세트상에서 연속 적분된다. 리셋 전위의 샘플 및 적분동안 축적된 오프셋 전하는 피드백 캐패시터를 S1, S2,..., 및 Sn의 스위칭으로 표시된 것처럼 역으로 배치된 캐패시터의 플레이트와 연결함으로써 덤프 전위의 샘플 및 적분동안 제거된다. 그러므로, 이 설계는 오프셋없는 적분을 가능하게 한다.Once all reset values are stored in the capacitor, photoelectric charge from all pixels is dumped simultaneously on each sense node. Then, the sense node potential (dump potential) is continuously integrated on the same capacitor set. The offset charge accumulated during the sample and integration of the reset potential is eliminated during the sample and integration of the dump potential by connecting the feedback capacitor with the plates of the capacitor placed in reverse, as indicated by the switching of S1, S2, ..., and Sn. Therefore, this design allows for integration without offset.
도 3a는 차동 절환형 캐패시터 적분기 열(300)의 다른 실시예를 도시한다.이 설계는 기생 캐패시턴스 영향을 감소시켜서 도 2a에 도시된 촬상 장치(200)를 개선시킨다. 통상적인 VLSI 캐패시터가 실행될 때는 하부판의 기생 캐패시턴스가 어떤 환경에서 상당히 많을 수 있는데, 예를 들어 총 캐패시턴스의 약 25%가 될 수 있다. 그러므로, 2개 위상 사이에서 캐패시터 플레이트의 반전에 의해 기생 캐패시턴스의 차동 충전이 신호 레벨로 결정된 다른 전위로 된다. 연속 적분이 연속 화소에 의해 실행되기 때문에, 기생 캐패시턴스상에 전압 종속 전하가 존재하는 것은 적분의 비선형성 및 화소 대 화소 흐림을 야기할 수 있다. 그러므로, 기생 캐패시턴스의 영향을 감소하는 것이 바람직하다.FIG. 3A illustrates another embodiment of the differentially switched capacitor integrator row 300. This design improves the imaging device 200 shown in FIG. 2A by reducing the parasitic capacitance effect. When a typical VLSI capacitor is implemented, the parasitic capacitance of the bottom plate may be quite high in some circumstances, for example about 25% of the total capacitance. Therefore, the inversion of the capacitor plate between the two phases results in a differential charge of the parasitic capacitance to another potential determined by the signal level. Since continuous integration is performed by successive pixels, the presence of voltage dependent charge on parasitic capacitances can lead to nonlinearity of integration and pixel to pixel blur. Therefore, it is desirable to reduce the influence of parasitic capacitance.
도 3a의 설계는 인식할 만한 오프셋을 발생함이 없이 또는 동작 속도를 현저하게 감소함이 없이 상기 목적을 달성하기 위해 사용할 수 있다. 이 기술은 샘플링 캐패시터 및 적분 캐패시터의 극성을 반전시키는 것을 포함하고 있다. 결과적으로, opamp 입력에 연결된 기생 캐패시턴스는 피드백 캐패시터 또는 샘플링 캐패시터로 인한 것이지만 이들 모두에 의한 것은 아니다. 그러므로, 기생 캐패시턴스의 충전이 한 위상걸른 매 위상에서 보상된다. 이것은 연관된 기생 효과를 본질적으로 제거할 수 있다. 화소 대 화소 흐림을 방지하기 위해, Vcm에 연결된 추가의 스위치를 사용한다. 그것에 의해 기생 캐패시턴스가 이전 위상에서의 출력 전위와 관계없이 Vcm으로 충전되어, 기생 캐패시터로부터의 신호 종속 전하 주입을 제거한다.The design of FIG. 3A can be used to achieve this goal without generating a recognizable offset or without significantly reducing operating speed. This technique involves inverting the polarity of the sampling capacitor and the integration capacitor. As a result, the parasitic capacitance connected to the opamp input is due to, but not all of, the feedback capacitor or the sampling capacitor. Therefore, the charging of parasitic capacitance is compensated in every phase one phase. This can essentially eliminate the associated parasitic effects. To prevent pixel-to-pixel blurring, use an additional switch connected to V cm . Thereby the parasitic capacitance is charged to V cm irrespective of the output potential at the previous phase, thus eliminating signal dependent charge injection from the parasitic capacitor.
도 3b는 장치(300)에서 스위치를 동작하는 타이밍도를 도시한다.3B shows a timing diagram of operating a switch in device 300.
장치(300)의 동작은 도 4a 및 4b에 도시된 간단한 회로에서 이해될 수 있다.각 적분 사이클은 2개의 위상을 포함하고, 그 중 제1 위상(R-위상)은 리셋 레벨(Vm)을 샘플링 및 적분하기 위한 위상이며 제2 위상(D-위상)은 덤프 레벨(Vdn)용의 것이다. n번째 사이클의 R 위상에서 스위치 차단 전후의 전하 보존은 다음 식과 같은 리셋 신호 산출량의 샘플링을 따르게 된다.The operation of the apparatus 300 can be understood in the simple circuit shown in Figures 4A and 4B. Each integration cycle comprises two phases, of which the first phase (R-phase) is the reset level (V m ). Is a phase for sampling and integrating the second phase and the second phase (D-phase) is for the dump level V dn . The charge preservation before and after switching off in the R phase of the nth cycle follows the sampling of the reset signal yield as
여기서 Vcm은 공통 모드 전압이고,는 n번째 위상에서 샘플링 캐패시터가 단락된 후의 샘플링 캐패시터의 전위이고,는 비반전(반전) 입력에 대한 입력 관련 오프셋이고,는 n번째 사이클인 R-위상용 비반전(반전) 출력이고, α는 기생 캐패시턴스와 실제 캐패시턴스간의 비이다.Where V cm is the common mode voltage, Is the potential of the sampling capacitor after the sampling capacitor is shorted in the nth phase, Is the input relative offset for the non-inverting (inverting) input, Is the n-th cycle, the R-phase noninverting (inverting) output, and α is the ratio between the parasitic capacitance and the actual capacitance.
다음 위상에서, 샘플링 캐패시터와 피드백 캐패시터는 둘다 반대 극성으로 되어, 기생 캐패시턴스가 그 위치를 교환하게 된다. 그 위치 교환에 의해 opamp 입력에서의 총 기생 캐패시턴스가 동일하게 유지되는 것을 확실하게 한다. D-위상에서 전하 보존은 다음 식에 의해 이루어진다.In the next phase, both the sampling capacitor and the feedback capacitor are of opposite polarities, so that the parasitic capacitances exchange their positions. That positional exchange ensures that the total parasitic capacitance at the opamp input remains the same. Charge preservation in the D-phase is achieved by the following equation.
그러므로, D-위상의 종료후 피드백 캐패시터에 저장된 전하는 이전의 모든 n-사이클 -여기에서 각 사이클은 연속 화소로부터의 신호값을 나타냄- 의 적분된 값 및 opamp 오프셋이고 기생 캐패시턴스의 영향은 완전히 제거된다. 사이클의 단부에서 캐패시터의 출력단은 간단히 Vcm에 연결되어 어떠한 신호 종속성도 제거한다. 그 출력은 다음 식과 같이 기재된다.Therefore, the charge stored in the feedback capacitor after the end of the D-phase is the integrated value and opamp offset of all previous n-cycles, where each cycle represents a signal value from consecutive pixels, and the effects of parasitic capacitance are completely eliminated. . At the end of the cycle, the output of the capacitor is simply connected to V cm to eliminate any signal dependencies. The output is written as
나머지의 오프셋은 적분기 리셋 위상에 기인하며, 이 때 opamp의 입력 및 출력은 초기 레벨를 제공하기 위해 함께 연결된다. 상기 과정에서 피드백 캐패시터에 저장된 전하를 완전히 제거한다. 피드백 캐패시터의 한단부를 opamp 입력에 연결하고, 나머지 단부를 Vcm에 연결하여 적분기 리셋을 실행함으로써 오프셋을 쉽게 제거할 수 있다. 그럼으로써 오프셋을 캐패시터에 저장하고 후속 위상에서 정확하게 제거하는 것이 보장된다. 각 피드백 캐패시터가 어쨌든 하나의 스위치를 통해 Vcm에 연결되기 때문에, 더 이상의 스위치가 필요없게 된다.The remaining offset is due to the integrator reset phase, where the input and output of the opamp are at their initial levels. Are linked together to provide them. In the process, the charge stored in the feedback capacitor is completely removed. The offset can be easily removed by connecting one end of the feedback capacitor to the opamp input and connecting the other end to V cm to perform an integrator reset. This ensures that the offset is stored in the capacitor and correctly removed in subsequent phases. Since each feedback capacitor is connected to V cm via one switch anyway, no further switches are needed.
도 5a는 도 3a에 도시된 적분기 열(300)에 대한 대안으로 다른 적분기 열(500)을 도시하고 있다. 이 방식에서 피드백 캐패시터의 위치는 도 5b에 도시된타이밍도에 의해 표시된 것처럼 매 절반 사이클동안 증폭기의 반전측 및 비반전측 사이에서 교환된다. 그러므로, R-위상동안 축적된 오프셋 전하는 D-위상동안 반대 극성의 같은 전하량으로 정확하게 보상된다. 캐패시터는 그 하부 플레이트(도면에는 곡선으로 도시됨)가 항상 저임피던스 라인에 연결되고, opamp 입력에 연결되지 않는 방식으로 설계된다. 그 설계에 의해 기생 캐패시턴스가 어떤 비선형성 또는 다른 에러도 발생하지 않게 된다. 캐패시터는 반전 입력과 비반전 출력 사이에, 또는 비반전 입력과 반전 출력 사이에 연결된다. 이 회로는 캐패시터 연결이 반대로 될 경우 동일하게 양호하게 작동할 수 있다. 이 설계는 도 3a에 도시된 적분기 열(300)보다 적은 수의 스위치 및 간단한 타이밍에 의해 구성이 더 간단하게 되지만, 도 3a의 설계에서는 캐패시터가 전차동 증폭기의 한측에서 다른 측으로 결코 스위치되지 않기 때문에 누화가 적다.FIG. 5A illustrates another integrator column 500 as an alternative to the integrator column 300 shown in FIG. 3A. In this way the position of the feedback capacitor is exchanged between the inverting and non-inverting sides of the amplifier for every half cycle, as indicated by the timing diagram shown in FIG. 5B. Therefore, the offset charge accumulated during the R-phase is accurately compensated for by the same amount of charge of opposite polarity during the D-phase. The capacitor is designed in such a way that its bottom plate (shown as a curve in the figure) is always connected to the low impedance line and not to the opamp input. The design ensures that parasitic capacitances do not cause any nonlinearities or other errors. The capacitor is connected between the inverting input and the non-inverting output, or between the non-inverting input and the inverting output. This circuit can work equally well if the capacitor connections are reversed. This design is simpler to configure with fewer switches and simpler timing than the integrator row 300 shown in FIG. 3A, but in the design of FIG. 3A the capacitor is never switched from one side of the pre-differential amplifier to the other. Less crosstalk
도 3a 및 도 5a의 장치는 모든 합산 동작동안 opamp 오프셋을 제거할 수 있지만, 잔류 오프셋을 여전히 갖게 된다. 이 잔류 오프셋은 opamp의 입력 및 출력이 초기 레벨를 제공하기 위해 함께 연결될 때 적분기 리셋 위상에서 발생된다. 이러한 과정에서, 피드백 캐패시터에 저장된 전하가 완전히 제거된다. 피드백 캐패시터의 한단부를 opamp 입력에 연결하고 나머지 단부를 Vcm에 연결하여 적분기 리셋을 실행함으로써 상기 오프셋을 또한 제거할 수 있다. 그럼으로써 오프셋을 캐패시터에 저장하고 후속 위상에서 정확하게 제거하는 것이 보장된다. 각 피드백 캐패시터가 어쨌든 하나의 스위치를 통해 Vcm에 연결되기 때문에 더 이상의 스위치는필요없게 된다.The apparatus of FIGS. 3A and 5A can remove the opamp offset during all summing operations, but still has a residual offset. This residual offset is the initial level at which the input and output of the opamp Generated in the integrator reset phase when connected together to provide. In this process, the charge stored in the feedback capacitor is completely removed. The offset can also be eliminated by connecting one end of the feedback capacitor to the opamp input and the other end to V cm to perform an integrator reset. This ensures that the offset is stored in the capacitor and correctly removed in subsequent phases. Since each feedback capacitor is connected to V cm through one switch anyway, no further switches are needed.
공통 모드 보정용으로 상기 설계에서 사용된 차동 연산 증폭기(210)는 적분기 캐패시터 뱅크의 캐패시터를 구동하기 위해 사용된다. 증폭기(210)가 out+ 및 out- 출력 모두를 갖기 때문에, 이 증폭기를 전차동이라고 부른다.The differential operational amplifier 210 used in the design for common mode correction is used to drive the capacitor of the integrator capacitor bank. Since the amplifier 210 has both out + and out− outputs, this amplifier is called full differential.
도 6은 증폭기(210)의 일실시예를 도시한다. 2개의 출력은 하기의 값을 갖도록 공통 모드 전압으로부터 대칭적으로 이동한다.6 illustrates one embodiment of an amplifier 210. The two outputs move symmetrically from the common mode voltage to have the following values.
증폭기(210)는 공통 모드 잡음을 제거하기 위해 완전히 대칭적으로 설계된다. 이 설계는 단일 스테이지의 텔리스코픽(telescopic) 캐스케이드 증폭기의 설계이다.Amplifier 210 is designed to be completely symmetrical to remove common mode noise. This design is the design of a single stage telescopic cascade amplifier.
이 증폭기(210)의 핵심은 소스가 함께 연결된 NFET M1 및 M2에 의해 형성된 차동쌍으로 구성되는 점이다. 공통 소스 전류는 게이트가 전압 biasN에 의해 바이어스되는 부하 FE7(M3)에 의해 세트된다. 차동쌍은 전류 미러로서 연결되고 전압 biasP에 의해 바이어스되는 한 세트의 PFET 부하 트랜지스터(M4, M5)에 또한 연결된다. 전압 biasN은 M3 내의 부하 전류를 결정한다. M1 및 M2의 전류합이 상기 고정된 부하 전류와 같아야 하지만, 그 전류는 입력 전압(in+, in-)에 기초하여 M1 및 M2 사이에서 분할된다. M1 및 M2를 통과하는 전류가 회로의 좌측 또는 우측 분기 전체의 전류를 결정한다. M4 및 M5의 임피던스는 분기 전류를 다시 각각의 전압(out+ 및 out-)으로 변환하여 증폭기 작용을 생성한다.The key to this amplifier 210 is that it consists of differential pairs formed by NFETs M1 and M2 with their sources connected together. The common source current is set by load FE7 (M3), whose gate is biased by voltage biasN. The differential pair is also connected as a current mirror and to a set of PFET load transistors M4 and M5 which are biased by a voltage biasP. The voltage biasN determines the load current in M3. The sum of the currents of M1 and M2 should equal the fixed load current, but the current is divided between M1 and M2 based on the input voltages (in +, in−). The current through M1 and M2 determines the current throughout the left or right branch of the circuit. The impedances of M4 and M5 convert the branch current back to their respective voltages (out + and out-) to create an amplifier action.
NFET 트랜지스터(M6, M7) 및 PFET 트랜지스터(M8, M9)는 캐스케이드 트랜지스터이다. 이 트랜지스터들은 NFET 차동쌍의 드레인 및 PFET 부하 트랜지스터를 거의 일정한 전압으로 유지하기 때문에 출력 전압이 스윙할 때 FETs의 전류가 변화하지 않는다. 이로써 FETs의 유효 임피던스가 증가하고 대응해서 이득이 증가한다. PFET 캐스케이드의 바이어스 전압은 biasCasP로부터 직접 도입된다. NFET 캐스케이드의 전압은 M10 및 M11의 조합에 의해 biasP로부터 발생된다.The NFET transistors M6 and M7 and the PFET transistors M8 and M9 are cascade transistors. These transistors maintain the drain and PFET load transistors of the NFET differential pair at a nearly constant voltage so that the current in the FETs does not change when the output voltage swings. This increases the effective impedance of the FETs and correspondingly increases the gain. The bias voltage of the PFET cascade is introduced directly from biasCasP. The voltage of the NFET cascade is generated from biasP by the combination of M10 and M11.
증폭기(210)는 고정된 공통 모드 전압을 유지하는, 즉 피드백 메카니즘에서 Vcommon mode를 일정하게 유지하는 공통 모드 피드백 회로를 구비하고 있다. opamp는 2개의 공통 모드 피드백 회로 블록을 포함하고, 그 중 하나의 회로 블록은 각 출력(out+, out-)에 연결된다. 각 블럭의 1차 캐패시터의 한 단부는 자신의 각 출력에 연결되고, 캐패시터들의 나머지 단부들은 함께 연결된다. 그 공통 노드는 출력 전압을 평균화하여, 실제 공통 모드 전압의 측정을 ac로 감지(sense)해서 제공한다. 도면에서 "cmfb"로 표시한 상기 공통 노드는 트랜지스터(M12)의 게이트에 연결되어 공통 모드 피드백을 제공한다. 실제 공통 모드 전압이 드리프트 업되면, M12의 게이트 전압이 증가하여 증폭기의 좌측 및 우측 분기의 전류를 증가시켜서, 공통 모드 전압을 강제로 다시 감소시킨다. 역으로, 실제 공통 모드 전압이 드리프트 다운되면, M12를 통한 전류가 감소되어, 공통 모드 전압을 강제로 다시 증가시킨다. 이런 방식으로, 공통 모드 전압이 안정화된다.The amplifier 210 has a common mode feedback circuit that maintains a fixed common mode voltage, that is, maintains a constant V common mode in the feedback mechanism. The opamp includes two common mode feedback circuit blocks, one of which is connected to each output (out +, out-). One end of the primary capacitor of each block is connected to its respective output, and the other ends of the capacitors are connected together. The common node averages the output voltage and senses and provides a measurement of the actual common mode voltage with ac. The common node, denoted "cmfb" in the figure, is connected to the gate of transistor M12 to provide common mode feedback. When the actual common mode voltage drifts up, the gate voltage of M12 increases to increase the current in the left and right branches of the amplifier, forcing the common mode voltage to decrease again. Conversely, if the actual common mode voltage drifts down, the current through M12 is reduced, forcing the common mode voltage to increase again. In this way, the common mode voltage is stabilized.
d.c.로 감지했을 때, 절환형 캐패시터는 공통 모드 전압과 M12의 게이트에서의 cmfb 전압 사이에서 고정 오프셋을 세트시킨다. 이것은 스위치 전압(phi_CMpull 및 phi_CMpush)을 사이클링함으로써 행해진다. phi_CMpull 위상에 의해 플라잉(flying) 캐패시터가 VcmO 및 부하 FET(M3)의 바이어스인 biasN에 연결된다.이로써 플라잉 캐패시터가 상기 전위들 사이의 차로 충전된다. phi_CMpush 위상에 의해 상기 전압이 1차 캐패시터로 "푸시" 된다.When sensed with d.c., the switchable capacitor sets a fixed offset between the common mode voltage and the cmfb voltage at the gate of M12. This is done by cycling the switch voltages phi_CMpull and phi_CMpush. The flying capacitor is connected to biasN, the bias of the VcmO and load FET M3 by the phi_CMpull phase. This causes the flying capacitor to charge with the difference between the potentials. The voltage is "pushed" to the primary capacitor by the phi_CMpush phase.
임의의 주어진 위상에 있어서, 캐패시터들 사이에는 공유하는 전하가 존재하여, 캐패시터들이 결합될 때 그 합성 전압은 이전의 1차 캐패시터 전압과 원하는 푸시 전압사이의 차를 분할한다. 그러나, 모든 사이클이 상기 합성 전압을 푸시값에 가깝게 이동시키고, 몇 사이클 후에 전압이 푸시값으로 실질적으로 세트된다.For any given phase, there is a shared charge between the capacitors, so that when the capacitors are combined, the combined voltage divides the difference between the previous primary capacitor voltage and the desired push voltage. However, every cycle moves the composite voltage closer to the push value, and after a few cycles the voltage is substantially set to the push value.
도 1의 촬상 장치(100)의 적분기 어레이(120)는 적분기 어레이(210)의 물리적인 크기를 감소시키기 위해 단종단(single-ended) opamp를 사용해서 구현하는 것을 또한 생각해 볼 수 있다. 상기 차동 적분기는 전차동 opamp를 바이어스 상태로 유지하기 위하여 공통 모드 피드백을 필요로 한다. 그러한 피드백 회로가 칩 영역중 상당한 면적을 점유할 수 있다. 도 7a 및 7b는 단종단 opamp(710)를 사용하는 절환형 캐패시터 적분기(700)의 일실시예를 도시한다. 도 7c는 스위치를 동작시키는 타이밍도를 도시한다. 적분기(700)는 상관된 이중 샘플링을 수행하여 오프셋을 감소시킨다. 리셋 레벨과 신호 레벨 사이의 적분된 차만이 적분 캐패시터에 저장된다.It is also contemplated that the integrator array 120 of the imaging device 100 of FIG. 1 is implemented using a single-ended opamp to reduce the physical size of the integrator array 210. The differential integrator requires common mode feedback in order to maintain the full differential opamp in a biased state. Such a feedback circuit can occupy a significant area of the chip area. 7A and 7B illustrate one embodiment of a switched capacitor integrator 700 using a discontinued opamp 710. 7C shows a timing diagram for operating the switch. Integrator 700 performs correlated double sampling to reduce the offset. Only the integrated difference between the reset level and the signal level is stored in the integral capacitor.
지금까지 다수의 특정 실시예을 설명하였다. 그럼에도 불구하고, 각종 변형예가 다음의 청구범위에 기재된 범위에서 벗어남이 없이 이루어질 수 있다.Many specific embodiments have been described so far. Nevertheless, various modifications may be made without departing from the scope of the following claims.
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100864037B1 (en) * | 2002-02-07 | 2008-10-16 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Correlated double sampling circuit and cmos image sensor including the same |
KR100931859B1 (en) * | 2007-10-18 | 2009-12-15 | 주식회사 힘스 | Wafer Inspection Camera |
KR101220883B1 (en) * | 2011-01-21 | 2013-01-29 | 주식회사 룩센테크놀러지 | X-ray readout integrated circuit and method for detecting x-rays with adjustable amplification gain and x-ray sensor using the same |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7009163B2 (en) * | 2001-06-22 | 2006-03-07 | Orbotech Ltd. | High-sensitivity optical scanning using memory integration |
US7154075B2 (en) * | 2003-11-13 | 2006-12-26 | Micron Technology, Inc. | Method and apparatus for pixel signal binning and interpolation in column circuits of a sensor circuit |
JP2005181014A (en) * | 2003-12-17 | 2005-07-07 | Hitachi Software Eng Co Ltd | Image reading apparatus and image reading method |
JP4680640B2 (en) * | 2005-03-16 | 2011-05-11 | 株式会社リコー | Image input apparatus and image input method |
CN101305602B (en) | 2005-11-08 | 2011-11-09 | 松下电器产业株式会社 | Correlating double sampling circuit and sample hold circuit |
JP2009538074A (en) * | 2006-05-23 | 2009-10-29 | トムソン ライセンシング | Image sensor circuit |
JP5043388B2 (en) | 2006-09-07 | 2012-10-10 | キヤノン株式会社 | Solid-state imaging device and imaging system |
FR2906080B1 (en) * | 2006-09-19 | 2008-11-28 | E2V Semiconductors Soc Par Act | SCALING IMAGE SENSOR WITH SUCCESSIVE INTEGRATIONS AND SOMMATION, WITH ACTIVE CMOS PIXELS |
WO2009058092A1 (en) * | 2007-11-01 | 2009-05-07 | Sectra Mamea Ab | X-ray detector |
JP5151507B2 (en) * | 2008-01-29 | 2013-02-27 | ソニー株式会社 | Solid-state imaging device, signal readout method of solid-state imaging device, and imaging apparatus |
FR2953642B1 (en) | 2009-12-09 | 2012-07-13 | E2V Semiconductors | MULTILINEAIRE IMAGE SENSOR WITH CHARGE INTEGRATION. |
FR2959901B1 (en) | 2010-05-04 | 2015-07-24 | E2V Semiconductors | IMAGE SENSOR WITH SAMPLE MATRIX |
EP2571252A4 (en) | 2010-05-13 | 2014-04-23 | Konica Minolta Business Tech | Solid-state image pickup device, image pickup device, and driving method |
FR2960341B1 (en) | 2010-05-18 | 2012-05-11 | E2V Semiconductors | MATRIX IMAGE SENSOR WITH TRANSFER OF DISSYMETRIC GRID LOADS. |
US8644376B2 (en) * | 2010-09-30 | 2014-02-04 | Alcatel Lucent | Apparatus and method for generating compressive measurements of video using spatial and temporal integration |
GB2486039B (en) | 2010-11-30 | 2016-10-05 | X-Scan Imaging Corp | CMOS time delay integration sensor for X-ray imaging applications |
FR2971084B1 (en) | 2011-01-28 | 2013-08-23 | E2V Semiconductors | MULTILINEAR IMAGE SENSOR WITH CHARGE INTEGRATION |
FR2990299B1 (en) | 2012-05-03 | 2014-05-09 | E2V Semiconductors | MATRIX IMAGE SENSOR WITH TWO-WAY CHARGING TRANSFER WITH DISSYMETRIC GRIDS |
DE102014207599A1 (en) * | 2014-04-23 | 2015-10-29 | Robert Bosch Gmbh | Method and device for operating a photodetector |
FR3036848B1 (en) | 2015-05-28 | 2017-05-19 | E2V Semiconductors | LOAD TRANSFER IMAGE SENSOR WITH DOUBLE GATE IMPLANTATION |
DE102017209643A1 (en) * | 2017-06-08 | 2018-12-13 | Robert Bosch Gmbh | Operating procedure and control unit for a LiDAR system, LiDAR system and working device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5949483A (en) * | 1994-01-28 | 1999-09-07 | California Institute Of Technology | Active pixel sensor array with multiresolution readout |
EP0862829B1 (en) * | 1995-11-07 | 2003-05-14 | California Institute Of Technology | An image sensor with high dynamic range linear output |
US5886659A (en) * | 1996-08-21 | 1999-03-23 | California Institute Of Technology | On-focal-plane analog-to-digital conversion for current-mode imaging devices |
US5909026A (en) * | 1996-11-12 | 1999-06-01 | California Institute Of Technology | Integrated sensor with frame memory and programmable resolution for light adaptive imaging |
US5965871A (en) * | 1997-11-05 | 1999-10-12 | Pixart Technology, Inc. | Column readout multiplexer for CMOS image sensors with multiple readout and fixed pattern noise cancellation |
-
2000
- 2000-10-05 WO PCT/US2000/027746 patent/WO2001026382A1/en active IP Right Grant
- 2000-10-05 JP JP2001529217A patent/JP2003511920A/en active Pending
- 2000-10-05 KR KR10-2002-7004428A patent/KR100434806B1/en active IP Right Grant
- 2000-10-05 AU AU10749/01A patent/AU1074901A/en not_active Abandoned
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100864037B1 (en) * | 2002-02-07 | 2008-10-16 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Correlated double sampling circuit and cmos image sensor including the same |
KR100931859B1 (en) * | 2007-10-18 | 2009-12-15 | 주식회사 힘스 | Wafer Inspection Camera |
KR101220883B1 (en) * | 2011-01-21 | 2013-01-29 | 주식회사 룩센테크놀러지 | X-ray readout integrated circuit and method for detecting x-rays with adjustable amplification gain and x-ray sensor using the same |
Also Published As
Publication number | Publication date |
---|---|
AU1074901A (en) | 2001-05-10 |
WO2001026382A9 (en) | 2002-12-05 |
WO2001026382A1 (en) | 2001-04-12 |
KR100434806B1 (en) | 2004-06-07 |
JP2003511920A (en) | 2003-03-25 |
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