KR20020054119A - Register Controlled Delay Locked Loop circuit - Google Patents

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KR20020054119A
KR20020054119A KR1020000082822A KR20000082822A KR20020054119A KR 20020054119 A KR20020054119 A KR 20020054119A KR 1020000082822 A KR1020000082822 A KR 1020000082822A KR 20000082822 A KR20000082822 A KR 20000082822A KR 20020054119 A KR20020054119 A KR 20020054119A
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Abstract

PURPOSE: A register controlled delay locked loop is provided to perform a high frequency test in a wafer level by using a 90-degree phase shifter for generating an internal clock having a frequency higher than the frequency of an external clock. CONSTITUTION: The first unit register controlled delay locked loop(10) outputs a register value(REG1<n:1>) and generates the first internal clock signal(ICLK1) synchronized with an external clock signal(ECLK). A 90-degree phase shifter(20) shifts the external clock signal(ECLK) as much as a phase difference of 90-degrees. An adder(30) adds the output register value(REG1<n:1>) of the first unit register controlled delay locked loop(10) to an output register value(REG2<n-1:0>) of the 90-degree phase shifter(20). The first unit register controlled delay locked loop(10) is controlled by an output register value(REG3<n-1:0>) of the adder(30) in order to generate the second internal clock signal(ICLK2).

Description

레지스터 제어 지연 동기 루프 회로{Register Controlled Delay Locked Loop circuit}Register Controlled Delay Locked Loop Circuit

본 발명은 고속 동작 동기 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 90도 위상 시프터(90°phase shifter)에 의해 외부 클럭 신호보다 높은 주파수의 내부 클럭을 발생시켜 웨이퍼 레벨에서 고주파수로 테스트 할 수 있는 반도체 메모리 장치의 레지스터 제어 지연 동기 루프(Register Controlled Delay Locked Loop, 이하 RDLL이라 한다) 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed operation synchronous semiconductor memory device, and more particularly, to generate an internal clock of higher frequency than an external clock signal by a 90 degree phase shifter, which can be tested at high frequency at the wafer level. A register controlled delay locked loop (hereinafter referred to as RDLL) circuit of a semiconductor memory device.

일반적으로 외부 클럭 신호(ECLK)는 CMOS 레벨로 입력되지 않기 때문에 클럭 버퍼(미도시)를 통해 CMOS 레벨로 설정한다.In general, since the external clock signal ECLK is not input to the CMOS level, the external clock signal ECLK is set to the CMOS level through a clock buffer (not shown).

또한, 외부 클럭 신호(ECLK)를 많은 내부 회로들에 공급하기 위해 구동능력이 큰 클럭 드라이버(미도시)에 의해 구동하여야만 내부 회로들이 정상 동작할 수 있다.In addition, in order to supply the external clock signal ECLK to many internal circuits, the internal circuits may operate normally only when they are driven by a large clock driver (not shown).

따라서, 구동능력이 큰 클럭 드라이버(미도시)를 거치는 동안 외부 클럭 신호(ECLK)는 지연된다.Therefore, the external clock signal ECLK is delayed while passing through a clock driver (not shown) having a large driving capability.

이러한 지연시간을 줄이기 위해 지연 동기 루프(Delay Locked Loop; DLL) 회로를 사용하게 된다.To reduce this delay, a delay locked loop (DLL) circuit is used.

도 1은 종래 기술의 RDLL(Register controlled Delay Locked Loop) 회로를 보인 블록도이다.FIG. 1 is a block diagram showing a register controlled delay locked loop (RDLL) circuit of the related art.

이에 도시된 바와 같이, 외부 클럭 신호(ECLK)를 지연시켜 내부 클럭 신호(ICLK)를 출력하는 지연 라인(1)(Delay Line)과, 지연 라인(1)의 지연시간을 조절하여 내부 클럭 신호(ICLK)의 위상을 조절하는 시프트 레지스터(2)와, 지연 라인(1)에 의해 출력되는 내부 클럭 신호(ICLK)와 외부로부터 입력된 외부 클럭 신호(ECLK)의 위상을 검출하여 시프트 레지스터(2)를 제어하는 위상 검출기(3)(phase detecter)를 포함하여 구성된다.As shown therein, the delay line 1 (Delay Line) outputting the internal clock signal ICLK by delaying the external clock signal ECLK and the delay time of the delay line 1 are adjusted to adjust the internal clock signal ( The shift register 2 for adjusting the phase of the ICLK, the internal clock signal ICLK output by the delay line 1, and the phase of the external clock signal ECLK input from the outside are detected and the shift register 2 is detected. It is configured to include a phase detector (3) (phase detecter) for controlling the.

도 2는 도 1의 블록도에서, 지연라인(1)의 상세 회로도이다.FIG. 2 is a detailed circuit diagram of the delay line 1 in the block diagram of FIG. 1.

이에 도시된 바와 같이, 지연 라인(1)은 직렬 연결된 단위 지연기(DEL1-DELn)와, 시프트 레지스터(2)의 출력신호(SHL1-SHLn, SHR1-SHRn)를 각각 입력받는 플립플롭(FF1-FFn)과, 하나의 입력단자에 플립플롭(FF1-FFn)의 출력신호(Q1-Qn)가 각각 인가되고, 다른 입력단자에 외부 클럭 신호(ECLK)가 각각 입력되어 단위 지연기(DEL1-DELn)를 선택하기 위한 낸드게이트(ND11-ND1n)를 포함하여 구성된다.As shown therein, the delay line 1 is a flip-flop FF1- that receives the serially coupled unit delayers DEL1-DELn and the output signals SHL1-SHLn and SHR1-SHRn of the shift register 2, respectively. FFn and the output signals Q1-Qn of the flip-flop FF1-FFn are respectively applied to one input terminal, and the external clock signal ECLK is input to the other input terminal, respectively, so that the unit delay units DEL1-DELn are input. NAND gates ND11 to ND1n for selecting ().

단위 지연기(DELi)는, 하나의 입력단자에 이전 단위 지연기(DEL(i-1))의 출력신호가 인가되고, 다른 입력단자에 낸드게이트(ND1i)의 출력신호가 인가되는 낸드게이트(ND2i)와, 낸드게이트(ND2i)의 출력신호를 반전 지연시키는 인버터(INVi)를 포함하여 구성된다.The unit delay device DELi is a NAND gate to which an output signal of the previous unit delay device DEL (i-1) is applied to one input terminal, and an output signal of the NAND gate ND1i is applied to another input terminal. ND2i and an inverter INVi for inverting and delaying the output signal of the NAND gate ND2i.

여기서, 처음 단의 단위 지연기(DEL1)를 구성하는 낸드게이트(ND21)의 다른 입력단자에는 전원전압(VDD)이 인가된다.Here, the power supply voltage VDD is applied to the other input terminal of the NAND gate ND21 constituting the first unit delay unit DEL1.

이와 같이 구성된 종래 기술의 RDLL 회로의 동작을 설명하면 다음과 같다.Referring to the operation of the conventional RDLL circuit configured as described above is as follows.

먼저, 위상 검출기(3)는 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)의 위상을 검출하여 두 클럭이 동기 되도록 시프트 레지스터(2)를 제어한다.First, the phase detector 3 detects the phases of the external clock signal ECLK and the internal clock signal ICLK and controls the shift register 2 to synchronize the two clocks.

지연 라인(1)은 시프트 레지스터(2)의 출력신호(SHL1-SHLn, SHR1-SHRn)에 의해 지연율을 조절하여 외부 클럭 신호(ECLK)를 지연시켜 내부 클럭 신호(ICLK)와 동기 시킨다.The delay line 1 adjusts the delay rate by the output signals SHL1-SHLn and SHR1-SHRn of the shift register 2 to delay the external clock signal ECLK to synchronize with the internal clock signal ICLK.

이와 같은 종래 기술의 RDLL 회로는 낮은 주파수를 가지는 클럭이 동기(locking) 될 경우 동기 시간이 지연되는 문제점이 발생하였다.The RDLL circuit of the related art has a problem in that a synchronous time is delayed when a clock having a low frequency is locked.

또한, RDLL 회로에서 일반적으로 사용되는 단위 지연기인 낸드 인버터 타입 단위 지연기는 지연 시간이 큰 지연율을 갖기 때문에 동기(locking) 정확도가 낮아지는 문제점이 발생하였다.In addition, the NAND inverter type unit delay unit, which is a unit delay unit generally used in an RDLL circuit, has a problem that the locking accuracy is lowered because the delay time has a large delay rate.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 위상 반전 방법을 사용하여 동기 시간을 감소시킬 수 있고, 1 비트의 파인 지연기(fine delay)를 사용하여 동기의 정확성을 향상시킬 수 있는 레지스터 제어 지연 동기 루프 회로를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving this problem is to reduce the synchronization time by using a phase inversion method, and register control that can improve the accuracy of synchronization by using a 1-bit fine delay. It is to provide a delay lock loop circuit.

도 1 은 종래 기술의 RDLL 회로를 보인 블록도.1 is a block diagram showing a prior art RDLL circuit.

도 2 는 도 1의 블록도에서, 지연라인의 상세 회로도.2 is a detailed circuit diagram of a delay line in the block diagram of FIG.

도 3 은 본 발명에 따른 RDLL 회로를 보인 블록도.3 is a block diagram showing an RDLL circuit according to the present invention;

도 4 는 도 3의 블록도에서, 첫 번째 단위 RDLL의 상세 블록도.4 is a detailed block diagram of the first unit RDLL in the block diagram of FIG.

도 5 는 도 4의 블록도에서, 파인 지연기의 상세 회로도.5 is a detailed circuit diagram of a fine retarder in the block diagram of FIG.

도 6 은 도 3의 블록도에서, 90도 위상 시프터의 상세 블록도.6 is a detailed block diagram of a 90 degree phase shifter in the block diagram of FIG.

도 7 은 도 3의 블록도에서, 두 번째 단위 RDLL의 상세 블록도.7 is a detailed block diagram of a second unit RDLL in the block diagram of FIG. 3;

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10, 40 : 단위 RDLL20 : 90도 위상 시프터10, 40: unit RDLL20: 90 degree phase shifter

30 : 덧셈기11, 21, 41 : 지연라인30: adder 11, 21, 41: delay line

12, 42 : 파인 지연기13, 43 : 위상 반전 멀티플렉서12, 42: fine delay 13, 43: phase inversion multiplexer

14, 22 : 위상 검출기15, 23, 44 : 시프트 레지스터14, 22: phase detector 15, 23, 44: shift register

16 : 180도 위상 검출기17, 24 : 카운터16: 180 degree phase detector 17, 24: counter

DE : 지연기INV11-INV13, INV21 : 인버터DE: Delays INV11-INV13, INV21: Inverter

NC : 엔모스형 캐패시터PC : 피모스형 캐패시터NC: NMOS type capacitor PC: PMOS type capacitor

TG1, TG2 : 전송 게이트R : 저항TG1, TG2: transfer gate R: resistor

상기 목적을 달성하기 위한 본 발명의 레지스터 제어 지연 동기 루프 회로는, 외부 클럭 신호를 지연시켜 제1 내부 클럭 신호를 출력하는 제1 단위 레지스터 제어 지연 동기 루프와, 외부 클럭 신호를 지연시켜 상기 외부 클럭 신호에 대해 일정한 위상 차이를 갖는 클럭 신호를 발생하기 위한 레지스터 값을 출력하는 위상 시프터와, 상기 제1 단위 레지스터 제어 지연 동기 루프의 레지스터 값과 상기 위상 시프터의 레지스터 값을 더하는 덧셈기와, 상기 덧셈기에 의해 더해진 레지스터 값에 의해 외부 클럭 신호를 지연시켜 상기 제1 내부 클럭 신호보다 상기 일정한 위상 차이로 시프트된 제2 내부 클럭 신호를 출력하는 제2 단위 레지스터 제어 지연 동기 루프를 포함하여 구성된 것을 특징으로 한다.The register control delay synchronization loop circuit of the present invention for achieving the above object comprises a first unit register control delay synchronization loop for delaying an external clock signal and outputting a first internal clock signal, and delaying an external clock signal for the external clock. A phase shifter for outputting a register value for generating a clock signal having a constant phase difference with respect to the signal, an adder for adding a register value of the first unit register control delay synchronization loop and a register value of the phase shifter, and And a second unit register control delay synchronization loop for delaying an external clock signal by a register value added by the second clock signal and outputting a second internal clock signal shifted by the predetermined phase difference from the first internal clock signal. .

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 RDLL 회로를 보인 블록도이다.3 is a block diagram illustrating an RDLL circuit according to the present invention.

이에 도시된 바와 같이, 동기 되었을 때의 레지스터 값(REG1<n:1>)을 출력하고, 외부 클럭 신호(ECLK)에 동기되는 내부 클럭 신호(ICLK1)를 발생시키는 단위 RDLL(10)과, 외부 클럭 신호(ECLK)를 90도의 위상차로 쉬프트하는 90도 위상 시프터(20)와, 단위 RDLL(10)의 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2<n-1:0>)을 더하는 덧셈기(30)와, 덧셈기(30)의 출력 레지스터 값(REG3<n-1:0>)에 의해 제어되어 외부 클럭 신호(ECLK)에 90도의 위상차를 갖고 동기되는 내부 클럭 신호(ICLK2)를 발생하는 단위 RDLL(40)을 포함하여 구성된다.As shown therein, the unit RDLL 10 for outputting the register value REG1 <n: 1> when synchronized and generating the internal clock signal ICLK1 synchronized with the external clock signal ECLK, and the external A 90 degree phase shifter 20 for shifting the clock signal ECLK by a phase difference of 90 degrees, an output register value REG1 <n: 1> of the unit RDLL 10, and an output register value of the 90 degree phase shifter 20. A phase difference of 90 degrees to the external clock signal ECLK, controlled by the adder 30 that adds (REG2 <n-1: 0>) and the output register value REG3 <n-1: 0> of the adder 30; It comprises a unit RDLL 40 for generating an internal clock signal (ICLK2) to be synchronized with.

도 4는 도 3의 본 발명의 RDLL 회로의 블록도에서 단위 RDLL(10)의 상세 블록도이다.4 is a detailed block diagram of the unit RDLL 10 in the block diagram of the RDLL circuit of the present invention.

이에 도시된 바와 같이, 단위 RDLL(10)은 외부 클럭 신호(ECLK)를 지연시키는 지연라인(11)과, 지연라인(11)에 의해 지연된 클럭 신호의 정확한 동기(locking)를 위해 1 비트의 지연율을 갖는 파인 지연기(fine delay)(12)와, 파인 지연기(12)의 출력신호의 위상을 반전시켜 동기시키는 위상 반전 멀티플렉서(13)와, 외부 클럭 신호(ECLK)와 내부 클럭 신호(ECLK)의 위상을 검출하는 위상 검출기(14)와, 위상 검출기(14)의 출력신호(UP)에 의해 지연라인(11)의 지연율을 조절하는 시프트 레지스터(15)와, 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)의 위상을 검출하여 위상 반전 멀티플렉서(13)를 제어하는 반전 위상 검출기(16)와, 위상 검출기(14)의 출력신호(UP)를 카운트하여 레지스터 값(REG1<n:1>)을 출력하는 카운터(17)를 포함하여 구성된다.As shown therein, the unit RDLL 10 includes a delay line 11 for delaying the external clock signal ECLK and a delay rate of 1 bit for accurate locking of the clock signal delayed by the delay line 11. A fine delay 12 having a second phase, a phase inversion multiplexer 13 which inverts and synchronizes a phase of an output signal of the fine delay 12, an external clock signal ECLK, and an internal clock signal ECLK. Phase detector 14 for detecting the phase of the phase, the shift register 15 for adjusting the delay rate of the delay line 11 by the output signal UP of the phase detector 14, the external clock signal ECLK, An inverted phase detector 16 that detects the phase of the internal clock signal ICLK to control the phase inversion multiplexer 13, and counts the output signal UP of the phase detector 14 to register values REG1 <n: 1. And a counter 17 for outputting &quot;).

지연라인(11)은 도 2에 도시된 종래 기술의 지연라인(1)과 동일하게 구성되므로, 여기서는 그의 자세한 구성 및 동작에 대한 설명은 생략하기로 한다.Since the delay line 11 is configured in the same manner as the delay line 1 of the related art shown in FIG. 2, a detailed description thereof will be omitted.

도 5는 도 4의 단위 RDLL(10)의 블록도에서, 파인 지연기(12)의 상세 회로도이다.FIG. 5 is a detailed circuit diagram of the fine delay unit 12 in the block diagram of the unit RDLL 10 of FIG. 4.

이에 도시된 바와 같이, 파인 지연기(12)는 지연라인(11)에 의해 지연된 신호(D1)를 반전시키는 인버터(INV11)와, 인버터(INV11)의 출력신호를 지연시키는 지연기(DE)와, 시프트 레지스터(15)의 제어 출력신호(SEL1) 및 제어 출력신호(SEL1)가 인버터(INV12)에 의해 반전된 신호에 의해 제어되어 인버터(INV11)의 출력신호를 선택적으로 전송하는 전송 게이트(TG1)와, 시프트 레지스터(15)의 제어 출력신호(SEL1) 및 제어 출력신호(SEL1)가 인버터(INV12)에 의해 반전된 신호에 의해 제어되어 지연기(DE)에 의해 지연된 신호를 선택적으로 전송하는 전송게이트(TG2)와,전송게이트들(TG1, TG2)에 의해 선택적으로 전송된 신호를 반전시켜 출력하는 인버터(INV13)를 포함하여 구성된다.As shown therein, the fine delay unit 12 includes an inverter INV11 for inverting the signal D1 delayed by the delay line 11, a delay unit DE for delaying an output signal of the inverter INV11, and , The transfer gate TG1 for selectively controlling the output signal of the inverter INV11 by controlling the control output signal SEL1 and the control output signal SEL1 of the shift register 15 by the signal inverted by the inverter INV12. ) And a control output signal SEL1 and a control output signal SEL1 of the shift register 15 are controlled by a signal inverted by the inverter INV12 to selectively transmit a delayed signal by the delay unit DE. And a transmission gate TG2 and an inverter INV13 for inverting and outputting a signal selectively transmitted by the transmission gates TG1 and TG2.

여기서, 지연기(DE)는 인버터(INV11)의 출력단자와 전송게이트(TG2)의 입력단자 사이에 연결된 저항(R)과, 저항(R)의 하나의 단자와 접지전압(VSS) 사이에 연결된 엔모스형 캐패시터(NC)와, 저항(R1)의 다른 한 단자와 전원전압(VDD) 사이에 연결된 피모스형 캐패시터(PC)로 구성된다.Here, the delay unit DE is connected between the resistor R connected between the output terminal of the inverter INV11 and the input terminal of the transmission gate TG2, and between one terminal of the resistor R and the ground voltage VSS. An NMOS capacitor NC and a PMOS capacitor PC connected between the other terminal of the resistor R1 and the power supply voltage VDD.

도 6은 도 3의 본 발명의 RDLL 회로의 블록도에서, 90도 위상 시프터(20)의 상세 블록도이다.FIG. 6 is a detailed block diagram of a 90 degree phase shifter 20 in the block diagram of the RDLL circuit of the present invention in FIG.

이에 도시된 바와 같이, 90도 위상 시프터(20)는 외부 클럭 신호(ECLK)를 지연시키는 지연라인(21)과, 지연라인(21)의 출력 클럭 신호를 반전시키는 인버터(INV21)와, 외부 클럭 신호(ECLK)와 인버터(INV21)에 의해 반전된 출력 클럭 신호(CLKB)의 위상을 검출하는 위상 검출기(22)와, 위상 검출기(22)의 출력신호(UP)에 의해 제어되어 지연라인(21)의 지연율을 조절하는 시프트 레지스터(23)와, 위상 검출기(22)의 출력신호(UP)를 카운트하여 레지스터 값(REG2<n-1:0>)을 출력하는 카운터(17)를 포함하여 구성된다.As shown therein, the 90 degree phase shifter 20 includes a delay line 21 for delaying the external clock signal ECLK, an inverter INV21 for inverting the output clock signal of the delay line 21, and an external clock. The phase detector 22 which detects the phase of the signal ECLK and the output clock signal CLKB inverted by the inverter INV21 and the output signal UP of the phase detector 22 are controlled by the delay line 21. A shift register 23 for adjusting the delay rate of?) And a counter 17 for counting the output signal UP of the phase detector 22 and outputting the register value REG2 <n-1: 0>. do.

지연라인(21)은 도 2에 도시된 종래 기술의 지연라인(1)과 동일하게 구성되므로, 여기서는 그의 자세한 구성 및 동작에 대한 설명은 생략하기로 한다.Since the delay line 21 is configured in the same manner as the delay line 1 of the related art shown in FIG. 2, a detailed description thereof will be omitted.

또한, 지연라인(21)의 단위 지연율은 도 4에 도시된 지연라인(11)의 단위 지연율의 2배의 지연율을 갖는다.In addition, the unit delay rate of the delay line 21 has a delay rate twice that of the unit delay rate of the delay line 11 shown in FIG. 4.

도 7은 도 3의 본 발명의 RDLL 회로의 블록도에서, 단위 RDLL(40)의 상세 블록도이다.7 is a detailed block diagram of the unit RDLL 40 in the block diagram of the RDLL circuit of the present invention in FIG.

이에 도시된 바와 같이, 외부 클럭 신호(ECLK)를 지연시키는 지연라인(41)과, 지연라인(41)에 의해 지연된 클럭 신호의 정확한 동기(locking)를 위해 1 비트의 지연율을 갖는 파인 지연기(fine delay)(42)와, 도 4에 도시된 단위 RDLL(10)의 반전 위상 검출기(16)의 출력신호(INV)에 의해 제어되어, 파인 지연기(42)의 출력신호의 위상을 반전시키는 위상 반전 멀티플렉서(43)와, 도 3에 도시된 덧셈기(30)에서 출력된 레지스터 값(REG3<n-1:0>)에 의해 지연라인(41)의 지연율을 조절하는 시프트 레지스터(44)를 포함하여 구성된다.As shown therein, a delay line 41 for delaying the external clock signal ECLK and a fine delay unit having a delay rate of 1 bit for accurate locking of the clock signal delayed by the delay line 41 ( fine delay) 42 and the output signal INV of the inverted phase detector 16 of the unit RDLL 10 shown in FIG. 4 to invert the phase of the output signal of the fine delay unit 42. The shift register 44 which adjusts the delay rate of the delay line 41 by the phase inversion multiplexer 43 and the register value REG3 <n-1: 0> output from the adder 30 shown in FIG. It is configured to include.

지연라인(41)은 도 2에 도시된 종래 기술의 지연라인(1)과 동일하게 구성되므로, 여기서는 그의 자세한 구성 및 동작에 대한 설명은 생략하기로 한다.Since the delay line 41 is configured in the same manner as the delay line 1 of the related art shown in FIG. 2, a detailed description thereof will be omitted.

또한, 지연라인(41)의 단위 지연율은 도 4에 도시된 지연라인(11)의 단위 지연율의 2배의 지연율을 갖는다.In addition, the unit delay rate of the delay line 41 has a delay rate twice that of the unit delay rate of the delay line 11 shown in FIG. 4.

이와 같이 구성된 본 발명의 RDLL 회로의 동작을 설명하면 다음과 같다.The operation of the RDLL circuit of the present invention configured as described above is as follows.

먼저, 단위 RDLL(10)의 동작을 설명하면, 동작 초기에 외부 클럭 신호(ECLK)가 입력되면, 반전 위상 검출기(16)에 의해 위상을 검출하여 반전 시켜야할지 여부를 결정한다. 이때, 시프트 레지스터(15)의 출력 값(SHL1-SHLn, SHR1-SHRn)은 로우 레벨("0")로 초기화되어 있기 때문에 내부 클럭 신호(ICLK1)는 외부 클럭 신호(ECLK)에 비해 지연라인(11)의 단위 지연 시간, 파인 지연기(12)의 지연 시간 및 위상 반전 멀티플렉서(13)의 지연 시간을 더한 만큼 위상 차이가 생기게 되는데, 이러한 위상 차이가 180도를 초과할 경우 내부 클럭 신호(ICLK1)를 반전시켜출력한다.First, the operation of the unit RDLL 10 will be described. When the external clock signal ECLK is input at the initial stage of operation, the inversion phase detector 16 determines whether to invert the phase. At this time, since the output values SHL1-SHLn and SHR1-SHRn of the shift register 15 are initialized to a low level ("0"), the internal clock signal ICLK1 is delayed compared to the external clock signal ECLK. A phase difference is generated by adding the unit delay time of 11), the delay time of the fine delay device 12, and the delay time of the phase inversion multiplexer 13, and when the phase difference exceeds 180 degrees, the internal clock signal ICLK1 Invert) to output.

이어서, 위상 검출기(14)가 동작하여 지연라인(11)과 파인 지연기(12)의 지연율을 조절하는데, 지연라인(11)의 단위 지연기(미도시)는 파인 지연기(12)의 지연 값의 2배의 지연 값을 가지고 있다.Subsequently, the phase detector 14 operates to adjust the delay ratios of the delay line 11 and the fine delay unit 12, wherein the unit delay unit (not shown) of the delay line 11 is the delay of the fine delay unit 12. It has a delay value twice its value.

위상 검출기(14)의 출력신호(UP)가 한번 발생할 때마다 처음에는 파인 지연기(12)가 동작하고, 다음에 발생하는 위상 검출기(14)의 출력신호(UP)에 의해 지연라인(11)의 단위 지연기(미도시)의 지연 시간만큼 외부 클럭 신호(ECLK)를 지연시키게 된다.Each time the output signal UP of the phase detector 14 occurs once, the fine delay unit 12 is operated at first, and the delay line 11 is caused by the output signal UP of the phase detector 14 which is generated next. The external clock signal ECLK is delayed by a delay time of a unit delay unit (not shown).

이때, 위상 검출기(14)의 출력신호(UP)는 카운터(17)에 입력되어, 카운터(17)를 동작시키게 된다.At this time, the output signal UP of the phase detector 14 is input to the counter 17 to operate the counter 17.

이와 같은 동작을 통하여 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)를 동기시키게 되면, 카운터(17)의 출력 레지스터 값(REG1<n:1>)으로 그때의 카운터 값이 저장되고, 카운터 값이 저장된 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2<n-1:0>)이 덧셈기(30)에 의해 더해져서 레지스터 값(REG3<n-1:0>)을 출력하게 된다.When the external clock signal ECLK and the internal clock signal ICLK are synchronized through this operation, the counter value at that time is stored as the output register value REG1 <n: 1> of the counter 17, and the counter value is stored. The stored output register value REG1 <n: 1> and the output register value REG2 <n-1: 0> of the 90 degree phase shifter 20 are added by the adder 30 to register value REG3 <n. -1: 0>).

여기서, 덧셈기(30)로부터 출력된 레지스터 값(REG3<n-1:0>)은 내부 클럭 신호(ICLK1)보다 90도 시프트된 내부 클럭 신호(ICLK2)를 발생하기 위한 제어 신호로 사용된다.Here, the register value REG3 <n-1: 0> output from the adder 30 is used as a control signal for generating the internal clock signal ICLK2 shifted by 90 degrees from the internal clock signal ICLK1.

한편, 90도 위상 시프터(20)의 지연 라인(21)은 도 4에 도시된 지연라인(11)의 단위 지연율의 2배의 단위 지연율을 갖는다.On the other hand, the delay line 21 of the 90 degree phase shifter 20 has a unit delay rate twice that of the unit delay rate of the delay line 11 shown in FIG.

외부 클럭 신호(ECLK)가 지연라인(21)에 의해 지연되고, 인버터(INV21)에 의해 반전되어 위상 검출기(22)에 입력된다.The external clock signal ECLK is delayed by the delay line 21, inverted by the inverter INV21 and input to the phase detector 22.

여기서, 위상 검출기(22)는 한쪽 방향으로만 위상을 비교하는 위상 검출기로써 출력신호(UP)가 발생할 때마다 시프트 레지스터(23)를 시프트시켜 지연라인(21)의 지연율을 증가시킨다.Here, the phase detector 22 is a phase detector that compares phases in only one direction, and increases the delay rate of the delay line 21 by shifting the shift register 23 whenever an output signal UP occurs.

또한, 위상 검출기(22)의 출력신호(UP)는 카운터(24)의 클럭 신호로써 사용되어 위상 검출기(22)의 출력신호(UP)가 발생할 때마다 카운터(24)의 레지스터 값(REG2<n-1:0>)을 증가시킨다.In addition, the output signal UP of the phase detector 22 is used as the clock signal of the counter 24 so that whenever the output signal UP of the phase detector 22 occurs, the register value REG2 < -1: 0>).

이러한 동작에 의해 외부 클럭 신호(ECLK)에 인버터(INV21)에 의해 반전된 클럭 신호(CLKB)가 동기되면 그 반전된 클럭 신호(CLKB)는 외부 클럭 신호(ECLK)에 대해 180도의 위상 차이가 나는 지연 값이 레지스터(REG2<n-1:0>)에 저장된다.When the clock signal CLKB inverted by the inverter INV21 is synchronized with the external clock signal ECLK by this operation, the inverted clock signal CLKB is 180 degrees out of phase with respect to the external clock signal ECLK. The delay value is stored in the register REG2 <n-1: 0>.

이러한 레지스터 값(REG2<n-1:0>)을 도 4에 도시된 지연라인(11)과 비교하면, 그 지연라인(11)의 단위 지연율은 도 6에 도시된 지연라인(21)의 단이 지연율의 1/2의 값을 가지므로 반전된 클럭 신호(CLKB)는 외부 클럭 신호(ECLK)에 대해 90도의 위상 차이를 갖는 클럭 신호가 된다.Comparing this register value REG2 <n-1: 0> with the delay line 11 shown in FIG. 4, the unit delay rate of the delay line 11 is the end of the delay line 21 shown in FIG. 6. Since the delayed clock signal CLKB has a value of 1/2 of the delay rate, the inverted clock signal CLKB becomes a clock signal having a phase difference of 90 degrees with respect to the external clock signal ECLK.

초기에는 지연라인(21)의 하나의 단위 지연기(미도시)에 의한 지연 시간과 인버터(INV21)에 의한 지연 시간만큼 지연된 반전 클럭 신호(CLKB)가 위상 검출기(22)에 입력되고, 시프트 레지스터(23)와 카운터(24)는 하이 레벨("1")의 값을 갖는다.Initially, the inversion clock signal CLKB delayed by one unit delay (not shown) of the delay line 21 and the delay time by the inverter INV21 is input to the phase detector 22, and the shift register Reference numeral 23 and the counter 24 have a high level ("1").

이어서, 위상 검출기(23)가 외부 클럭 신호(ECLK)와 반전 클럭 신호(CLKB)의위상을 비교하여 동기 될 때까지 펄스 신호(UP)를 발생시킨다.Subsequently, the phase detector 23 compares the phases of the external clock signal ECLK and the inverted clock signal CLKB to generate the pulse signal UP until it is synchronized.

이러한 펄스 신호(UP)를 클럭 신호로써 입력받는 카운터(24)는 동기 될 때까지 카운트 동작을 수행하여 출력 레지스터 값(REG2<n-1:0>)에 지연 값이 저장된다.The counter 24 receiving the pulse signal UP as a clock signal performs a count operation until it is synchronized, and a delay value is stored in the output register value REG2 <n-1: 0>.

따라서, 도 3에 도시된 바와 같이, 덧셈기(30)는 단위 RDLL(10)의 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2)<n-1:0>)을 더한 레지스터 값(REG3<n-1:0>)에 의해 도 7에 도시된 시프트 레지스터(44)가 지연라인(41)의 지연율을 결정한다.Thus, as shown in FIG. 3, the adder 30 outputs an output register value REG1 <n: 1> of the unit RDLL 10 and an output register value REG2 <n− of the 90 degree phase shifter 20. The shift register 44 shown in FIG. 7 determines the delay rate of the delay line 41 by the register value REG3 <n-1: 0> plus 1: 0>.

여기서, 덧셈기(30)는 단위 RDLL(10)의 출력 레지스터 값(REG1<n:1>)과 90도 위상 시프터(20)의 출력 레지스터 값(REG2)<n-1:0>)을 더할 때, REG1<1>과 REG2<0>, REG1<2>과 REG2<1>, ..., REG1<n>과 REG2<n-1>을 더하여 레지스터 값(REG3<n-1:0>)을 설정한다.Here, the adder 30 adds the output register value REG1 <n: 1> of the unit RDLL 10 and the output register value REG2 <n-1: 0> of the 90 degree phase shifter 20. REG1 <1> and REG2 <0>, REG1 <2> and REG2 <1>, ..., REG1 <n> and REG2 <n-1> plus register values (REG3 <n-1: 0>) Set.

이와 같은 덧셈 동작을 수행하는 이유는 도 6에 도시된 90도 위상 시프터(20)의 지연라인(21)의 단위 지연율이 도 4에 도시된 단위 RDLL(10)의 지연라인(11)의 단위 지연율보다 2배 크기 때문에 도 6에 도시된 90도 위상 시프터(20)의 카운터(24)의 출력 레지스터 값(REG2<n-1:0>의 최하위 비트는 도 4에 도시된 단위 RDLL(10)의 카운터(17)의 출력 레지스터 값(REG1<n:1>)의 최하위 비트에 1 비트를 더한 지연 값과 일치하기 때문이다.The reason for performing such an addition operation is that the unit delay rate of the delay line 21 of the 90 degree phase shifter 20 illustrated in FIG. 6 is the unit delay rate of the delay line 11 of the unit RDLL 10 illustrated in FIG. 4. Since it is twice as large as the least significant bit of the output register value REG2 <n-1: 0> of the counter 24 of the 90 degree phase shifter 20 shown in FIG. 6, the least significant bit of the unit RDLL 10 shown in FIG. This is because the delay value coincides with the delay value obtained by adding one bit to the least significant bit of the output register value REG1 <n: 1> of the counter 17.

이와 같이 구현된 본 발명의 RDLL 회로는 빠른 동기 시간과 정확한 동기를 수행할 수 있고, 90도 위상 시프터(20)에 의해 단위 RDLL(40)에서 발생된 내부 클럭 신호(ICLK2)와 단위 RDLL(10)에서 발생된 내부 클럭 신호(ICLK1)를 이용하여 외부 클럭 신호(ECLK)의 4배의 주파수를 갖는 클럭 신호를 발생시킬 수 있다.The RDLL circuit of the present invention implemented as described above can perform fast synchronization time and accurate synchronization, and the internal clock signal ICLK2 and the unit RDLL 10 generated by the unit RDLL 40 by the 90-degree phase shifter 20 can be obtained. The clock signal having a frequency four times the external clock signal ECLK may be generated by using the internal clock signal ICLK1 generated by.

이러한 클럭 신호에 의해 웨이퍼 레벨에서 테스트를 수행할 때 외부로부터 인가할 수 있는 클럭 신호의 주파수보다 높은 주파수에 의해 테스트를 수행할 수 있다.When the test is performed at the wafer level by the clock signal, the test may be performed at a frequency higher than the frequency of the clock signal that can be applied from the outside.

이상에서 살펴본 바와 같이, 본 발명의 RDLL 회로는 180도 위상 검출기를 사용하여 동기 시간을 줄일 수 있고, 파인 지연기를 사용하여 정확한 동기를 수행할 수 있으며, 따라서, 외부 클럭 신호보다 높은 주파수를 갖는 내부 클럭 신호를 발생할 수 있기 때문에 웨이퍼 레벨에서 테스트를 수행할 수 있는 효과가 있다.As described above, the RDLL circuit of the present invention can reduce the synchronization time by using a 180-degree phase detector, perform accurate synchronization by using a fine delay, and therefore, has an internal frequency having a higher frequency than the external clock signal The ability to generate a clock signal has the effect of performing tests at the wafer level.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (14)

외부 클럭 신호를 지연시켜 제1 내부 클럭 신호를 출력하는 제1 단위 레지스터 제어 지연 동기 루프와,A first unit register control delay synchronization loop for delaying an external clock signal to output a first internal clock signal; 외부 클럭 신호를 지연시켜 상기 외부 클럭 신호에 대해 일정한 위상 차이를 갖는 클럭 신호를 발생하기 위한 레지스터 값을 출력하는 위상 시프터와,A phase shifter for delaying an external clock signal and outputting a register value for generating a clock signal having a predetermined phase difference with respect to the external clock signal; 상기 제1 단위 레지스터 제어 지연 동기 루프의 레지스터 값과 상기 위상 시프터의 레지스터 값을 더하는 덧셈기와,An adder for adding a register value of the first unit register control delay synchronization loop and a register value of the phase shifter; 상기 덧셈기에 의해 더해진 레지스터 값에 의해 외부 클럭 신호를 지연시켜 상기 제1 내부 클럭 신호보다 상기 일정한 위상 차이로 시프트된 제2 내부 클럭 신호를 출력하는 제2 단위 레지스터 제어 지연 동기 루프를 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a second unit register control delay synchronization loop for delaying an external clock signal by a register value added by the adder and outputting a second internal clock signal shifted by the constant phase difference from the first internal clock signal. A register controlled delay synchronous loop circuit. 제 1 항에 있어서,The method of claim 1, 상기 제1 단위 레지스터 제어 지연 동기 루프은,The first unit register control delay synchronization loop, 일정 지연율을 갖는 복수개의 단위 지연 수단으로 구성되어 외부 클럭 신호를 지연시켜 제1 내부 클럭 신호를 출력하는 제1 지연 라인과,A first delay line composed of a plurality of unit delay means having a predetermined delay rate for delaying an external clock signal to output a first internal clock signal; 상기 외부 클럭 신호와 상기 제1 내부 클럭 신호의 위상을 검출하는 위상 검출수단과,Phase detection means for detecting phases of the external clock signal and the first internal clock signal; 상기 위상 검출 수단의 출력신호에 의해 상기 지연 라인의 지연율을 조절하는 시프트 레지스터와,A shift register for adjusting a delay rate of the delay line by an output signal of the phase detection means; 상기 위상 검출 수단의 출력신호에 의해 카운트 동작을 수행하여 레지스터 값을 출력하는 카운트 수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And counting means for outputting a register value by performing a count operation on the output signal of said phase detecting means. 제 2 항에 있어서,The method of claim 2, 상기 제1 단위 레지스터 제어 지연 동기 루프은,The first unit register control delay synchronization loop, 상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 파인 지연수단을 추가로 포함하는 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a fine delay means for delaying a clock signal output from the delay line for a predetermined time. 제 3 항에 있어서,The method of claim 3, wherein 상기 파인 지연 수단은,The fine delay means, 일정 지연율을 갖는 단위 지연수단으로 구성되어 상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 지연블록과,A delay block composed of unit delay means having a predetermined delay rate for delaying a clock signal output from the delay line for a predetermined time; 상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호를 선택적으로 출력하는 제1 전송수단과,First transmission means controlled by an output signal of the shift register to selectively output a clock signal output from the delay line; 상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호를 선택적으로 출력하는 제2 전송수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And second transmission means controlled by an output signal of the shift register to selectively output a clock signal output from the delay line. 제 4 항에 있어서,The method of claim 4, wherein 상기 지연블록의 단위 지연수단의 지연시간은 상기 제1 지연라인의 단위 지연수단의 지연시간보다 작은 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a delay time of the unit delay means of the delay block is smaller than a delay time of the unit delay means of the first delay line. 제 4 항에 있어서,The method of claim 4, wherein 상기 지연블록의 단위 지연수단은,The unit delay means of the delay block, 저항과,Resistance, 상기 저항의 어느 하나의 단자와 접지전압 단자 사이에 연결된 제1 캐패시터와,A first capacitor connected between any one terminal of the resistor and a ground voltage terminal; 상기 저항의 다른 하나의 단자와 전원전압 단자 사이에 연결된 제2 캐패시터를 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a second capacitor connected between the other terminal of the resistor and the power supply voltage terminal. 제 2 항에 있어서,The method of claim 2, 상기 제1 단위 레지스터 제어 지연 동기 루프은,The first unit register control delay synchronization loop, 외부 클럭 신호와 내부 클럭 신호의 위상을 검출하여 위상이 반전되었는지 여부를 판별하는 제1 위상 검출수단과,First phase detecting means for detecting a phase of an external clock signal and an internal clock signal to determine whether the phase is inverted; 상기 제1 위상 검출 수단의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호의 위상을 반전시켜 출력하거나 클럭 신호를 그대로 출력하는 위상 반전 멀티플렉서를 추가로 포함하는 것을 특징으로 하는 레지스터 제어 지연동기 루프 회로.And a phase inversion multiplexer which is controlled by an output signal of the first phase detecting means and inverts and outputs a phase of a clock signal output from the delay line or outputs a clock signal as it is. Loop circuit. 제 1 항에 있어서,The method of claim 1, 상기 위상 시프터는,The phase shifter is 일정 지연율을 갖는 복수개의 단위 지연 수단으로 구성되어 외부 클럭 신호를 지연시키는 제2 지연 라인과,A second delay line composed of a plurality of unit delay means having a predetermined delay rate for delaying an external clock signal; 상기 제2 지연 라인에 의해 지연된 클럭 신호를 반전시키는 반전 수단과,Inverting means for inverting the clock signal delayed by the second delay line; 상기 반전 수단에 의해 반전된 클럭 신호와 외부 클럭 신호의 위상을 검출하는 위상 검출수단과,Phase detection means for detecting phases of the clock signal and the external clock signal inverted by the inversion means; 상기 위상 검출 수단의 출력신호에 의해 상기 지연 라인의 지연율을 조절하는 시프트 레지스터와,A shift register for adjusting a delay rate of the delay line by an output signal of the phase detection means; 상기 위상 검출 수단의 출력신호에 의해 카운트 동작을 수행하여 레지스터 값을 출력하는 카운트 수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And counting means for outputting a register value by performing a count operation on the output signal of said phase detecting means. 제 8 항에 있어서,The method of claim 8, 상기 제2 지연라인의 단위 지연수단의 지연율은 상기 제1 지연라인의 단위 지연수단의 지연율보다 큰 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a delay rate of the unit delay means of the second delay line is greater than a delay rate of the unit delay means of the first delay line. 제 1 항에 있어서,The method of claim 1, 상기 제2 단위 레지스터 제어 지연 동기 루프은,The second unit register control delay synchronization loop, 일정 지연율을 갖는 복수개의 단위 지연 수단으로 구성되어 외부 클럭 신호를 지연시켜 제2 내부 클럭 신호를 출력하는 제1 지연 라인과,A first delay line composed of a plurality of unit delay means having a predetermined delay rate for delaying an external clock signal and outputting a second internal clock signal; 상기 덧셈기의 출력 레지스터 값에 의해 상기 지연 라인의 지연율을 조절하는 시프트 레지스터를 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a shift register for adjusting a delay rate of the delay line by an output register value of the adder. 제 10 항에 있어서,The method of claim 10, 상기 제1 단위 레지스터 제어 지연 동기 루프은,The first unit register control delay synchronization loop, 상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 파인 지연수단을 추가로 포함하는 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a fine delay means for delaying a clock signal output from the delay line for a predetermined time. 제 10 항에 있어서,The method of claim 10, 상기 파인 지연 수단은,The fine delay means, 일정 지연율을 갖는 단위 지연수단으로 구성되어 상기 지연라인으로부터 출력된 클럭 신호를 일정시간 지연시키는 지연블록과,A delay block composed of unit delay means having a predetermined delay rate for delaying a clock signal output from the delay line for a predetermined time; 상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터 출력된 클럭 신호를 선택적으로 출력하는 제1 전송수단과,First transmission means controlled by an output signal of the shift register to selectively output a clock signal output from the delay line; 상기 시프트 레지스터의 출력신호에 의해 제어되어 상기 지연라인으로부터출력된 클럭 신호를 선택적으로 출력하는 제2 전송수단을 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And second transmission means controlled by an output signal of the shift register to selectively output a clock signal output from the delay line. 제 10 항에 있어서,The method of claim 10, 상기 지연블록의 단위 지연수단의 지연시간은 상기 제1 지연라인의 단위 지연수단의 지연시간보다 작은 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a delay time of the unit delay means of the delay block is smaller than a delay time of the unit delay means of the first delay line. 제 10 항에 있어서,The method of claim 10, 상기 지연블록의 단위 지연수단은,The unit delay means of the delay block, 저항과,Resistance, 상기 저항의 어느 하나의 단자와 접지전압 단자 사이에 연결된 제1 캐패시터와,A first capacitor connected between any one terminal of the resistor and a ground voltage terminal; 상기 저항의 다른 하나의 단자와 전원전압 단자 사이에 연결된 제2 캐패시터를 포함하여 구성된 것을 특징으로 하는 레지스터 제어 지연 동기 루프 회로.And a second capacitor connected between the other terminal of the resistor and the power supply voltage terminal.
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