KR20020049210A - 파워 온 리세트 회로 - Google Patents

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Abstract

본 발명은 파워 온 리세트 회로에 관한 것으로, 안정적인 리세트 신호를 발생시켜 칩을 초기화하므로써, 칩 동작의 안정성을 향상시켰다. 이를 위한 본 발명의 파워 온 리세트 회로는 전원전압의 입력을 감지하는 전원감지부와, 상기 전원감지부의 출력 신호를 지연시켜 출력하는 제1 신호지연부와, 상기 제1 신호지연부의 출력 신호에 의해 전원전압을 출력하여 전원전압 인가시 기울기가 작은 것을 보상해 주는 전압보상부와, 상기 전압보상부에서 출력되는 전원전압의 레벨을 검출하여 일정전압 이상이면 반전된 신호를 출력하는 슈미터 인버터부와, 상기 슈미터 인버터부의 출력 신호를 지연시켜 파워 온 리세트 신호(POR)를 발생하는 제2 신호지연부와, 상기 슈미터 인버터부의 출력 신호의 반전 신호에 의해 전원전압을 상기 제1 신호지연부의 출력 단자 및 상기 전압보상부의 입력단자로 전송하는 신호궤환부를 포함하여 구성된다.

Description

파워 온 리세트 회로{POWER ON RESET CIRCUIT}
본 발명은 파워 온 리세트(Power On Reset) 회로에 관한 것으로, 특히 안정적인 리세트(Reset) 신호를 발생시켜 칩을 초기화하므로써, 칩 동작의 안정성을 향상시킨 파워 온 리세트 회로에 관한 것이다.
일반적으로, 파워 온 리세트 회로는 칩(chip)에 전원이 들어오는 것을 감지하여 칩을 초기화시키는 파워 온 리세트 신호(Power On Reset: POR)를 발생하는 회로이다.
도 1은 종래의 파워 온 리세트 회로의 회로도이다.
종래의 파워 온 리세트 회로는 전원전압(Vcc)과 노드(Nd1) 사이에 접속된 캐패시터(C1)와, 상기 노드(Nd1)와 접지전압(Vss) 사이에 접속된 저항(R1)과, 상기 노드(Nd1)와 파워 온 리세트 신호(POR)를 출력하는 노드(Nd2) 사이에 직렬접속된 인버터(IV1,IV2)로 구성된다.
전원이 들어오면 캐패시터(C1)에 전하가 충전되고 저항(R1)에 의한 지연시간 만큼 전하가 서서히 방전된다. 이때, 캐패시터(C1)에 의해 저장된 전하가 저항(R1)을 통해 방전되는 시간을 이용해 파워 온 리세트 신호(POR)를 발생한다.
그런데, 상기 구성을 갖는 종래의 파워 온 리세트 회로는 인가되는 전원전압(Vcc)의 기울기가 작을 경우 파워 온 리세트 신호(POR)가 제대로 발생되지 않는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 안정적인 파워 온 리세트 신호(POR)를 발생시켜 칩을 초기화시킴으로써, 칩 동작의 안정성을 향상시킨 파워 온 리세트 회로를 제공하는데 있다.
도 1은 종래의 파워 온 리세트 회로의 회로도
도 2는 본 발명에 의한 파워 온 리세트 회로의 회로도
도 3A 및 도 3B는 종래 및 본 발명의 파워 온 리세트 신호를 비교한 출력 파형도
(도면의 주요 부분에 대한 부호의 설명)
10 : 전원 감지부12 : 제1 신호지연부
14 : 전원 보상부16 : 슈미트 인버터부
18 : 제2 신호지연부20 : 신호 궤환부
상기 본 발명의 목적을 달성하기 위한 본 발명의 파워 온 리세트 회로는,
파워 온 리세트 회로에 있어서,
전원전압의 입력을 감지하는 전원감지부와,
상기 전원감지부의 출력 신호를 지연시켜 출력하는 제1 신호지연부와,
상기 제1 신호지연부의 출력 신호에 의해 전원전압을 출력하여 전원전압 인가시 기울기가 작은 것을 보상해 주는 전압보상부와,
상기 전압보상부에서 출력되는 전원전압의 레벨을 검출하여 일정전압 이상이면 반전된 신호를 출력하는 슈미터 인버터부와,
상기 슈미터 인버터부의 출력 신호를 지연시켜 파워 온 리세트 신호(POR)를 발생하는 제2 신호지연부와,
상기 슈미터 인버터부의 출력 신호의 반전 신호에 의해 전원전압을 상기 제1 신호지연부의 출력 단자 및 상기 전압보상부의 입력단자로 전송하는 신호궤환부를 포함하여 구성된 것을 특징으로 한다.
상기 전원감지부는 상기 전원전압 및 제1 노드 사이에 접속된 제1 캐패시터와, 상기 제1 노드 및 접지전압 사이에 접속된 제1 저항으로 구성된다.
상기 제1 신호지연부는 상기 제1 노드 및 제2 노드 사이에 접속된 제1 인버터와, 상기 제2 노드 및 접지전압 사이에 접속된 제2 캐패시터와, 상기 제2 노드 및 제3 노드 사이에 접속된 제2 인버터와, 상기 제3 노드 및 접지전압 사이에 접속된 제3 캐패시터로 구성된다.
상기 전압보상부는 상기 제3 노드의 신호에 의해 전원전압을 제4 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제4 노드 및 접지전압 사이에 접속된 제4 캐패시터로 구성된다.
상기 슈미터 인버터부는 상기 제4 노드 및 제5 노드 사이에 접속된 슈미터인버터로 구성된다.
상기 제2 신호지연부는 상기 제5 노드 및 접지전압 사이에 접속된 제5 캐패시터와, 상기 제5 노드 및 제6 노드 사이에 접속된 제4 인버터와, 상기 제6 노드 및 접지전압 사이에 접속된 제6 캐패시터와, 상기 제6 노드 및 파워 온 리세트 신호(POR)를 출력하는 제6 노드 사이에 접속된 제5 인버터로 구성된다.
상기 신호궤환부는 상기 제6 노드의 신호에 의해 전원전압을 상기 제3 노드로 전송하는 제2 PMOS 트랜지스터로 구성된다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 파워 온 리세트 회로의 회로도이다.
본 발명의 파워 온 리세트 회로는 전원감지부(10), 제1 신호지연부(12), 전압보상부(14), 슈미트 인버터부(14), 제2 신호지연부(18), 신호궤환부(20)로 구성된다.
상기 전원감지부(10)는 전원전압(Vcc) 및 노드(Nd11) 사이에 접속된 캐패시터(C11)와, 상기 노드(Nd11) 및 접지전압(Vss) 사이에 접속된 저항(R11)으로 구성된다. 상기 전원감지부(10)는 전원이 들어오면 캐패시터(C11)에 전하가 충전되고 저항(R11)에 의한 지연시간 만큼 전하를 서서히 방전시킨다.
상기 제1 신호지연부(12)는 상기 노드(Nd11) 및 노드(Nd12) 사이에 접속된 인버터(IV11)와, 상기 노드(Nd12) 및 접지전압(Vss) 사이에 접속된 캐패시터(C12)와, 상기 노드(Nd12) 및 노드(Nd13) 사이에 접속된 인버터(IV12)와, 상기 노드(Nd13) 및 접지전압(Vss) 사이에 접속된 캐패시터(C13)로 구성된다. 상기 제1 신호지연부(12)는 상기 전원감지부(10)의 출력 신호를 지연시켜 노드(Nd13)로 출력한다.
상기 전압보상부(14)는 상기 노드(Nd13)의 신호에 의해 전원전압(Vcc)을 노드(Nd14)로 전송하는 PMOS 트랜지스터(MP1)와, 상기 노드(Nd14) 및 접지전압(Vss) 사이에 접속된 캐패시터(C14)로 구성된다. 상기 전압보상부(14)는 인가되는 전원전압(Vcc)의 기울기가 작은 것을 보상해 주기 위한 회로이다.
상기 슈미터 인버터부(16)는 상기 노드(Nd14) 및 노드(Nd15) 사이에 접속된 슈미터 인버터(C15)로 구성된다. 상기 슈미터 인버터부(16)는 인가되는 전원전압(Vcc)이 일정 전압 이상일때 파워 온 리세트 신호(POR)를 발생시키기 위해 사용된다.
상기 제2 신호지연부(18)는 상기 노드(Nd15) 및 접지전압(Vss) 사이에 접속된 캐패시터(C15)와, 상기 노드(Nd15) 및 노드(Nd16) 사이에 접속된 인버터(IV14)와, 상기 노드(Nd16) 및 접지전압(Vss) 사이에 접속된 캐패시터(C16)와, 상기 노드(Nd16) 및 파워 온 리세트 신호(POR)를 출력하는 노드(Nd16) 사이에 접속된 인버터(IV15)로 구성된다. 상기 제2 신호지연부(18)는 상기 슈미터 인버터부(16)의 출력 신호를 지연시켜 파워 온 리세트 신호(POR)를 발생한다.
상기 신호궤환부(20)는 상기 노드(Nd16)의 신호에 의해 전원전압(Vcc)을 상기 노드(Nd13)로 전송하는 PMOS 트랜지스터(MP2)로 구성된다. 상기신호궤환부(20)는 인가되는 전원전압(Vcc)의 기울기가 작은 것을 보상해 주기 위한 회로이다.
상기 구성에 의한 본 발명의 파워 온 리세트 회로의 동작에 대해 설명한다.
먼저, 전원이 들어오면 캐패시터(C1)에 전하가 충전되고 저항(R1)에 의한 지연시간 만큼 전하가 서서히 방전된다. 인버터(IV11,IV12)는 지연을 갖는 소자이므로 노드(Nd11)의 값은 딜레이 인버터(IV11,IV12) 그리고 캐패시터(C12,C13)에 의해 지연된 신호가 노드(Nd13)에 가해진다.
지연 시간이후, PMOS 트랜지스터(MP1)가 턴온되기 시작한다. 그러나, 궤환 트랜지스터(MP2)를 통해 전류가 충전되므로, 전원전압(Vcc)이 일정 전압 이상이 되고 일정 시간이 지난 다음 노드(Nd13)가 '하이'에서 '로우'로 간다. 왜냐하면, 슈미트 인버터(IV13)를 사용하여 문턱 전압을 변화시켰기 때문이다. 그러므로, 일정전압 이상 변화하지 않아 슈미트 인버터(IV13)에서 신호가 변하지 않으면 노드(Nd16)의 신호가 항상 '로우'를 가지게 된다. 따라서, 궤환 트랜지스터(MP2)는 턴온되므로 전압의 기울기를 보상해준다.
그리고, 본 발명의 파워 온 리세트 회로는 칩 전체를 초기화 할 수 있는 전압에서 파워 온 리세트 신호(POR)를 발생하고 제1 신호 지연부(12) 및 제2 신호 지연부(18)에 의해 일정 펄스를 유지시킨다.
이와 같이, 본 발명은 기존의 파워 온 리세트가 갖는 불안정성을 개선하기 위해, 초기 전압을 보상해주는 신호 궤환부(20)를 사용하였고, 전하 방전을 지연해서 전달하는 제1 신호지연부(12)를 사용하였다. 그리고, 일정전압이상이 가해져야파워 온 리세트 회로가 동작하도록 하여 최소한의 리세트 신호 전압을 갖도록 하였고, 후단부에도 제2 신호지연부(18)를 추가하여 일정 펄스폭의 리세트 신호가 발생하도록 하였다.
도 3A 및 도 3B는 종래 및 본 발명의 파워 온 리세트 신호를 비교한 출력 파형도이다. 여기서, 도 3A는 전원전압(Vcc)의 기울기가 큰 경우를 나타낸 것이고, 도 3B는 전원전압(Vcc)의 기울기가 작은 경우를 나타낸 것이다.
상기 출력 파형도에서도 알 수 있듯이, 본 발명의 파워 온 리세트 회로는 전원전압(Vcc)의 기울기가 작을 때 파워 온 리세트 신호(POR)가 발생하지 않는 문제점을 해결하였다.
이상에서 설명한 바와 같이, 본 발명에 의한 파워 온 리세트 회로는 안정적인 파워 온 리세트 신호(POR)를 발생시켜 칩을 초기화시킴으로써, 칩 동작의 안정성을 향상시켜 칩의 신뢰성을 향상시켰다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 파워 온 리세트 회로에 있어서,
    전원전압의 입력을 감지하는 전원감지부와,
    상기 전원감지부의 출력 신호를 지연시켜 출력하는 제1 신호지연부와,
    상기 제1 신호지연부의 출력 신호에 의해 전원전압을 출력하여 전원전압 인가시 기울기가 작은 것을 보상해 주는 전압보상부와,
    상기 전압보상부에서 출력되는 전원전압의 레벨을 검출하여 일정전압 이상이면 반전된 신호를 출력하는 슈미터 인버터부와,
    상기 슈미터 인버터부의 출력 신호를 지연시켜 파워 온 리세트 신호(POR)를 발생하는 제2 신호지연부와,
    상기 슈미터 인버터부의 출력 신호의 반전 신호에 의해 전원전압을 상기 제1 신호지연부의 출력 단자 및 상기 전압보상부의 입력단자로 전송하는 신호궤환부를 포함하여 구성된 것을 특징으로 하는 파워 온 리세트 회로.
  2. 제 1 항에 있어서,
    상기 전원감지부는 상기 전원전압 및 제1 노드 사이에 접속된 제1 캐패시터와, 상기 제1 노드 및 접지전압 사이에 접속된 제1 저항으로 구성된 것을 특징으로 하는 파워 온 리세트 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 신호지연부는 상기 제1 노드 및 제2 노드 사이에 접속된 제1 인버터와, 상기 제2 노드 및 접지전압 사이에 접속된 제2 캐패시터와, 상기 제2 노드 및 제3 노드 사이에 접속된 제2 인버터와, 상기 제3 노드 및 접지전압 사이에 접속된 제3 캐패시터로 구성된 것을 특징으로 하는 파워 온 리세트 회로.
  4. 제 3 항에 있어서,
    상기 전압보상부는 상기 제3 노드의 신호에 의해 전원전압을 제4 노드로 전송하는 제1 PMOS 트랜지스터와, 상기 제4 노드 및 접지전압 사이에 접속된 제4 캐패시터로 구성된 것을 특징으로 하는 파워 온 리세트 회로.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 슈미터 인버터부는 상기 제4 노드 및 제5 노드 사이에 접속된 슈미터 인버터로 구성된 것을 특징으로 하는 파워 온 리세트 회로.
  6. 제 5 항에 있어서,
    상기 제2 신호지연부는 상기 제5 노드 및 접지전압 사이에 접속된 제5 캐패시터와, 상기 제5 노드 및 제6 노드 사이에 접속된 제4 인버터와, 상기 제6 노드 및 접지전압 사이에 접속된 제6 캐패시터와, 상기 제6 노드 및 파워 온 리세트 신호(POR)를 출력하는 제6 노드 사이에 접속된 제5 인버터로 구성된 것을 특징으로하는 파워 온 리세트 회로.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 신호궤환부는 상기 제6 노드의 신호에 의해 전원전압을 상기 제3 노드로 전송하는 제2 PMOS 트랜지스터로 구성된 것을 특징으로 하는 파워 온 리세트 회로.
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