KR20020036514A - Method for forming contact of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 장축 방향과 단축 방향을 갖도록 콘택 레이 아웃을 설계하여 콘택 저항을 줄이고 디자인 룰 감소에 적당하도록한 반도체 소자의 콘택 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method for forming a contact in a semiconductor device in which a contact layout is designed to have a long axis direction and a short axis direction to reduce contact resistance and to reduce design rules.
반도체 소자의 제조 공정에서 각층간의 연결을 위한 콘택의 레이 아웃상에서의 구성은 통상적으로 수평,수직 방향에서 그 길이가 모두 동일한 형태로 설계된다.In the manufacturing process of a semiconductor device, the configuration on the layout of the contacts for connection between the layers is typically designed in the same length in both the horizontal and vertical directions.
반도체 소자의 고집적화에 따라 각 단계별 공정 마진이 지속적으로 감소하고있으며, 이에 따라 층간의 전기적인 수직 연결을 위한 비아 콘택 형성 공정 등의 콘택 공정에서도 콘택 크기의 감소에 따른 문제점이 도출되고 있다.Due to the high integration of semiconductor devices, the process margins of each stage are continuously decreasing. Accordingly, a problem due to the reduction of the contact size is also derived from a contact process such as a via contact forming process for electrical vertical connection between layers.
콘택 크기의 감소에 따른 문제점으로, 우선 매립 특성의 열화를 들 수 있다. 이러한 매립 특성의 열화를 방지하기 위하여 새로운 증착 방법 및 물질등에 관한 연구가 계속되고 있다.As a problem with the decrease in the contact size, first of all, deterioration of the buried characteristics is mentioned. In order to prevent such deterioration of embedding properties, research on new deposition methods and materials is being continued.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 콘택 형성에 관하여 설명하면 다음과 같다.Hereinafter, the contact formation of the semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 소오스/드레인 콘택 구조를 나타낸 레이 아웃도이다.1 is a layout view showing a source / drain contact structure of the prior art.
종래 기술에서는 트랜지스터의 소오스/드레인 콘택의 레이 아웃 설계시에 수직 방향의 길이(B),수평 방향의 길이(A)가 동일하다.(A=B)In the prior art, the length B in the vertical direction and the length A in the horizontal direction are the same in the layout design of the source / drain contacts of the transistor. (A = B)
즉, 활성 영역(2)상에 게이트 라인(1)이 형성되고 게이트 라인(1)을 중심으로 양측의 활성 영역에 소오스/드레인이 형성된다.That is, the gate line 1 is formed on the active region 2, and the source / drain is formed in both active regions around the gate line 1.
그리고 소오스/드레인 영역상에 소오스/드레인의 전기적인 접속을 위한 콘택 영역(3)이 복수개 정의되어 일정 간격으로 배열된다.A plurality of contact regions 3 for electrical connection of the source / drain are defined on the source / drain regions and arranged at regular intervals.
이와 같은 콘택 영역의 형태는 소오스/드레인 콘택 이외에 다른 층간 도전층의 콘택에서도 동일한 형태를 갖는다.Such a contact region has the same shape in the contacts of other interlayer conductive layers in addition to the source / drain contacts.
각각의 소오스/드레인 콘택 영역(3)들간의 이격 거리(space rule)(다)는 일정하게 유지되고, 활성 영역(2) 경계선과 그에 수평 방향으로 대응하는 콘택 영역(3)의 이격 거리(both rule)(나) 역시 균일하게 유지된다.The space rule (C) between each source / drain contact region 3 remains constant, and the distance of the active region 2 boundary line and the contact region 3 corresponding to the horizontal direction thereof (both) rule (b) also remains uniform.
또한, 활성 영역(2) 경계선과 그에 수직 방향으로 대응하는 콘택 영역의 이격 거리(end rule) 역시 일정 크기 확보되도록 정의된다.In addition, the end rule of the boundary of the active region 2 and the contact region corresponding to the direction perpendicular thereto is also defined to ensure a predetermined size.
이와 같은 콘택 영역(3)의 배열은 콘택 저항을 낮추고 전원 공급 능력의 극대화를 실현하기 위한 것이다.This arrangement of the contact region 3 is for lowering the contact resistance and maximizing the power supply capability.
그러나 이와 같은 종래 기술의 반도체 소자의 콘택 형성 방법에 있어서는 다음과 같은 문제가 있다.However, there is the following problem in the method for forming a contact of a semiconductor device of the prior art.
반도체 소자의 디자인 룰 감소에 따른 콘택 사이즈의 감소로 인하여 공정 제약이 있다.Due to the reduction of the contact size due to the reduction of design rules of the semiconductor device, there are process constraints.
즉, 포토 공정시의 빛의 간섭 현상, 콘택 면적의 충분한 확보가 어려워 발생하는 콘택 저항의 증가등의 문제로 소자의 특성을 저하시키는 문제가 있다.That is, there is a problem that the characteristics of the device are deteriorated due to problems such as interference of light during the photo process and increase of contact resistance due to difficulty in securing sufficient contact area.
그러나 종래 기술의 콘택 영역은 그 형태가 수평,수직 길이가 동일하여 이러한 공정 제약에 따른 문제를 해결할 수 없다.However, the contact areas of the prior art have the same horizontal and vertical lengths, and thus cannot solve the problems caused by the process constraints.
특히 미세 트랜지스터를 형성하는 경우에는 정의되는 콘택 영역의 개수가 제한되어 소자의 특성이 저하된다.In particular, in the case of forming a fine transistor, the number of defined contact regions is limited, resulting in deterioration of device characteristics.
본 발명은 이와 같은 종래 기술의 반도체 소자의 콘택 형성 방법의 문제를 해결하기 위한 것으로, 장축 방향과 단축 방향을 갖도록 콘택 레이 아웃을 설계하여 콘택 저항을 줄이고 디자인 룰 감소에 적당하도록한 반도체 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problem of the conventional method for forming a contact of a semiconductor device, the contact layout of the semiconductor device designed to have a contact layout to have a long axis direction and a short axis direction to reduce the contact resistance and to reduce the design rules The purpose is to provide a formation method.
도 1은 종래 기술의 소오스/드레인 콘택 구조를 나타낸 레이 아웃도1 is a layout view showing a source / drain contact structure of the prior art;
도 2는 본 발명에 따른 소오스/드레인 콘택 구조를 나타낸 레이 아웃도2 is a layout view showing a source / drain contact structure according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21. 게이트 라인 22. 활성 영역21.gate line 22.active region
23. 콘택 영역23. Contact area
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성방법은 반도체 기판에 활성 영역을 정의하는 단계;상기 활성 영역상에 게이트 라인을 형성하는 단계;상기 게이트 라인의 양측 활성 영역에 소오스/드레인을 형성하는 단계;상기 소오스/드레인의 전기적인 접속을 위한 콘택 영역을 도전성 라인의 진행 방향으로 더 길게 정의하여 단축과 장축을 갖도록 복수개 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact for a semiconductor device, the method comprising: defining an active region in a semiconductor substrate; forming a gate line on the active region; And forming a plurality of contact regions for the electrical connection between the source and the drain in a direction in which the conductive lines are formed to have a shorter axis and a longer axis.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 콘택 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method for forming a contact of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 소오스/드레인 콘택 구조를 나타낸 레이 아웃도이다.2 is a layout view showing a source / drain contact structure according to the present invention.
본 발명은 트랜지스터의 소오스/드레인 콘택의 레이 아웃 설계시에 수직 방향의 길이(B),수평 방향의 길이(A)를 서로 다르게 정의한 것이다.(A＜B)According to the present invention, the length B in the vertical direction and the length A in the horizontal direction are defined differently in the layout design of the source / drain contacts of the transistor. (A <B)
도 2에서와 같이, 반도체 기판에 정의된 활성 영역(22)상에 게이트 라인(21)이 형성되고 게이트 라인(21)을 중심으로 양측의 활성 영역에 소오스/드레인이 형성된다.As shown in FIG. 2, a gate line 21 is formed on an active region 22 defined in a semiconductor substrate, and a source / drain is formed in both active regions around the gate line 21.
그리고 소오스/드레인 영역상에 소오스/드레인의 전기적인 접속을 위한 콘택 영역(23)이 복수개 정의되어 일정 간격으로 배열된다.A plurality of contact regions 23 for electrical connection of the source / drain are defined on the source / drain regions and arranged at regular intervals.
이와 같은 콘택 영역의 형태는 소오스/드레인 콘택 이외에 다른 층간 도전층의 콘택에서도 동일한 형태를 갖는다.Such a contact region has the same shape in the contacts of other interlayer conductive layers in addition to the source / drain contacts.
각각의 소오스/드레인 콘택 영역(23)들간의 이격 거리(space rule)(바)는 일정하게 유지되고, 활성 영역(22) 경계선과 그에 수평 방향으로 대응하는 콘택 영역(23)의 이격 거리(both rule)(마) 역시 균일하게 유지된다.The space rule (bar) between each source / drain contact region 23 remains constant, and the distance between the active region 22 boundary line and the contact region 23 corresponding to the horizontal direction thereof (both) rule is also kept uniform.
또한, 활성 영역(22) 경계선과 그에 수직 방향으로 대응하는 콘택 영역의 이격 거리(end rule) 역시 일정 크기 확보되도록 정의된다.In addition, the end rule of the boundary of the active region 22 and the contact region corresponding to the direction perpendicular thereto is also defined to ensure a predetermined size.
이와 같은 콘택 영역(23)의 배열은 콘택 저항을 낮추고 전원 공급 능력의 극대화를 실현하기 위한 것이다.The arrangement of the contact regions 23 is to lower the contact resistance and maximize the power supply capability.
이와 같이 수평 방향과 수직 방향의 길이를 다르게 하여 게이트 라인(21)을 중심으로 콘택 영역(23)을 정의할때 소자의 디자인 룰에 맞게 수직 방향의 길이를 더 크게하여 정의한다.As such, when the contact region 23 is defined around the gate line 21 by different lengths in the horizontal direction and the vertical direction, the length in the vertical direction is defined to be larger according to the design rule of the device.
즉, 정사각 형태의 콘택 영역을 5개 형성하여야 트랜지스터의 특성을 만족시킬 수 있는데, 소자의 미세화로 3개밖에 형성할 수 없는 경우(왜냐하면 콘택간의 이격 거리 확보 문제로 인하여) 본 발명에서는 1 ~ 2개의 콘택 영역을 정의하고 수직 길이를 가변하여 콘택 저항 감소등의 조건을 만족시킬 수 있다.In other words, it is necessary to form five square contact regions in order to satisfy the characteristics of the transistor, but when only three can be formed due to the miniaturization of the device (because of the separation distance between the contact problems) in the present invention 1 to 2 Contact areas can be defined and the vertical length can be varied to satisfy conditions such as contact resistance reduction.
이와 같은 본 발명에 따른 반도체 소자의 콘택 형성 방법은 다음과 같은 효과가 있다.Such a method for forming a contact of a semiconductor device according to the present invention has the following effects.
콘택 영역의 수직 길이를 수평 길이보다 더 크게 정의하고 소자의 조건에 맞도록 그 길이를 가변할 수 있기 때문에 콘택 사이즈의 감소에 따른 공정 제약 문제를 해결할 수 있다.Since the vertical length of the contact region may be defined larger than the horizontal length, and the length may be changed to meet the device condition, the process constraint problem caused by the reduction of the contact size may be solved.
또한, 콘택 영역의 수직 길이를 가변하여 늘릴 수 있으므로 콘택 저항의 감소 및 소자의 특성을 향상시키는 효과가 있다.In addition, since the vertical length of the contact region can be variably increased, there is an effect of reducing the contact resistance and improving the characteristics of the device.
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Cited By (2)
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| KR20110121928A (en) * | 2010-05-03 | 2011-11-09 | 삼성전자주식회사 | Semiconductor device comprising variable contact, and electrical and electronic apparatus comprising the semiconductor device |
| KR101151038B1 (en) * | 2004-08-16 | 2012-05-30 | 매그나칩 반도체 유한회사 | High voltage transistor with stripe contact structure and method for forming thereof |
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2000
- 2000-11-10 KR KR1020000066728A patent/KR20020036514A/en not_active Application Discontinuation
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| KR20110121928A (en) * | 2010-05-03 | 2011-11-09 | 삼성전자주식회사 | Semiconductor device comprising variable contact, and electrical and electronic apparatus comprising the semiconductor device |
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