KR20020030368A - 화합물 반도체 디바이스 및 그의 제조방법 - Google Patents

Abstract

본 발명은, 기판에 n 타입 반도체층, 활성층, 및 p 타입 반도체층을 포함하는 반도체 적층 구조(semiconductor stacked structure)를 형성하는 단계; 상기 반도체 적층 구조를 에칭하여 n 타입 반도체층의 일부를 노출시키는 단계; 옴접촉층(ohomic contact layer), 장벽층(barrier layer), 및 패드층을 포함하는 제 1 전극을 상기 n 타입 반도체층위에 형성하는 단계; 상기 제 1 전극과 n 타입 반도체층 사이의 접촉 저항을 낮추고, 동시에 p 타입 반도체층을 활성화시키기 위해 어닐링 공정을 행하는 단계; 및 p 타입 반도체층 위에 제 2 전극을 형성하는 단계를 포함하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법을 제공한다.

Description

화합물 반도체 디바이스 및 그의 제조방법 {Compound Semiconductor Device And Method For Manufacturing The Same}

본 발명은 질화 갈륨(gallium nitride)계 Ⅲ-Ⅴ족 화합물 반도체 디바이스 및 그의 제조방법에 관한 것이다.

질화 갈륨(GaN), 질화 알루미늄 갈륨(AlGaN), 질화 인듐 갈륨(InGaN), 및 질화 알루미늄 인듐 갈륨(AlInGaN)과 같은 Ⅲ-Ⅴ족 질화물의 에피택셜층(epitaxial layers)이 처음으로 성공적으로 형성된 이후로, 그들의 높은 다이렉트 밴드 갭(direct band gap), 높은 포화 드리프트 속도(saturation drift velocity), 높은 브레이크다운 필드(breakdown field) 및 화학적 불활성(chemical inertness)으로 인해 높은 온도와 고전력의 전기 디바이스 및 광전자공학 디바이스(optoelectronic devices)에서 사용가능한 유력한 재료가 되어 왔다. 최근 증가된 도판트 농도를 가진 에피택셜층의 결정 질(crystal quality)에서의 개선은 에피택셜 Ⅲ-Ⅴ족 질화물 구조를 바탕으로 발전해온, 레이져 다이오드(laser diodes), 발광 다이오드(light-emitting diodes), 광검출기(photodetectors) 및 마이크로파장 효과 트랜지스터의 질적 상승을 초래하였다.

일반적으로, Ⅲ-Ⅴ족 질화물 디바이스의 성능은 접촉 저항(contact resistnce)에 의해 제한받아 왔다. 따라서, Ⅲ-Ⅴ족 질화물 디바이스의 보다 나은 성능을 이루기 위한 핵심기술은 보다 신뢰성 있는 금속 접촉(metal contacts)의 실현이다. GaN에 접촉되어 사용되는 다양한 종류의 금속이 보고되어 있으나, 금속 티타늄/알루미늄(Ti/Al) 이중층이 종래의 n 타입 GaN을 위한 옴 접촉제(ohomic contact)로서 광범위하게 사용되어 왔다. 그러나 그러한 Ti/Al 이중층은 산화되기 쉬워서, 제조공정 및 조작과정 동안 높은 옴 저항(ohomic resistance)을 가져온다.

높은 온도에서의 산화경향을 피하기 위해서, 낮은 저항의 금(Au)층이 Ti/Al 이중층을 보호하기에 효과적임은 틀림없다. 그러나, 금은 GaN 반도체층의 내부로 침투, 확산되어, 반도체 디바이스의 열적 안정성과 옴 접촉 특성의 저하를 일으킨다.

도 1은 통상의 GaN계 Ⅲ-Ⅴ족 화합물 반도체 발광 디바이스(LED)(100)의 구조를 나타내는 단면도이다.

도 1에서 도시된 바와 같이, LED(100)은 예를 들어 사파이어로 만들어진 절연 기판(1)을 포함한다. 상기 기판(1)은 제 1 주표면(1a) 및 제 2 주표면(1b)를 가진다. GaN 버퍼층(buffer Layer, 2)은 상기 기판(1)의 제 1 주표면(1a) 위에 형성되어 있다. n 타입 GaN계 Ⅲ-Ⅴ족 화합물 반도체층(3)이 상기 버퍼층(2) 위에 형성되어 있다. 상기 n 타입 GaN계 Ⅲ-Ⅴ족 화합물 반도체층(3)은 게르마늄(Ge), 셀레늄(Se), 황(S), 또는 텔루륨(Te)과 같은 n 타입 도판트에 의해 도핑된다. 또한, n 타입 반도체층(3)은 실리콘(Si)에 의해 도핑될 수 있다.

n 타입 AlGaN층(4)이 n 타입 반도체층(3) 위에 형성되어 있다. 활성층(5)는 n 타입 AlGaN층(4)위에 형성되어 있고, 활성층(5)는 예를 들어 InGaN/GaN로 만들어진 다중 양자벽(a multiple quantum well, MQW) 구조, 단독 양자벽(a single quantum well, SQW) 구조 또는 이중 헤테로 구조(double-heterostructure, DH)를 가진다. p 타입 AlGaN층(6)은 상기 활성층(5)위에 형성되어 있다. 상기 p 타입 AlGaN 층(6)은 베릴륨(Be), 스트론튬(Sr), 바륨(Ba), 아연(Zn) 또는 마그네슘과 같은 p 타입 도판트로 도핑되어 있다.

p 타입 GaN계 Ⅲ-Ⅴ족 화합물 반도체층(7)은 상기 p 타입 AlGaN층(6)위에 형성되어 있다. 상기 p 타입 반도체층(7)은 베릴륨(Be), 스트론튬(Sr), 바륨(Ba), 아연(Zn) 또는 마그네슘과 같은 p 타입 도판트로 도핑되어 있다.

도 1에서 도시된 바와 같이, 상기 LED(100)은 n 타입 반도체층(3) 위에 형성되어 있는 전극(8A)과 p 타입 반도체층(7) 위에 형성되어 있는 전극(8B)를 포함한다. 통상적으로 전극(8A)는 상기에서 언급된 대로 티타늄, 알루미늄 또는 금과 같은 금속을 포함한다. 전극(8B)는 옴 전극(ohmic electrode)의 일종으로서 니켈(Ni), 크로뮴(Cr), 금 또는 백금과 같은 금속을 포함한다.

도 2는 발광 디바이스(100)를 제조하는 종래 단계를 나타내는 순서도이다.

먼저, 단계 201에서 나타난 대로, 버퍼층(2), n 타입 반도체층(3), n 타입 AlGaN층(4), 활성층(5), p 타입 AlGaN층(6) 및 p 타입 반도체층(7)이 상기 순서로 기판(1)위에 형성된다.

다음, 단계 202에서 나타난 대로, p 타입 AlGaN층(6) 및 p 타입 반도체층(7)을 활성화하기 위해 열적 공정(thermal process)이 행해진다. p 타입 AlGaN층(6) 및 p 타입 반도체층(7)에 도핑된 마그네슘 원자가 Mg-H 결합을 형성하기 때문에, 홀은 제공되지 않는다. 열적 공정은 Mg-H 결합을 깨트리고 p 타입 AlGaN층(6) 및 p 타입 반도체층(7)을 활성화하기 위한 것이다. 열적 공정은 650∼780℃의 온도범위에서 15∼60분 동안 수행된다.

다음, 단계 203에서 나타난 대로, p 타입 반도체층(7), p 타입 AlGaN층(6), 활성층(5) 및 n 타입 AlGaN층(4)이 부분적으로 에칭되어 제거되어서 n 타입 반도체층(3)을 노출시킨다. 여기서, n 타입 반도체층(3)의 일부분도 에칭되어 없어진다.

다음, 단계 204에서 나타난 대로, 전극 8A 및 8B가, 전극 8A는 n 타입 반도체층(3) 위에 위치하고, 전극 8B는 p 타입 반도체층(7) 위에 위치하도록 형성된다. 전극 8A 및 8B는 증착법(evaporation) 또는 스퍼터링법(sputtering)과 같은 알려진 디포지션법(deposition method)에 의해 형성될 수 있다.

다음, 단계 205에서 나타난 대로, 어닐링 공정(annealing process)이 행해진다. 이 단계의 목적은 전극 8A 및 8B의 옴 접촉 저항(ohomic contact resistanc)을 낮추는 것이다. 어닐링 공정은 일반적으로 300∼600℃의 온도 범위에서 행해진다.

상기 단계 204에서와 같이 전극 8A 및 8B를 동시에 형성하는 방법 외에, 먼저 전극 8A를 형성하고 어닐링 공정 후에 전극 8B를 형성할 수 있다.

본 발명은 제 1 및 제 2 주표면을 가지는 기판을 제공하는 단계; 상기 기판의 제 1 주표면 위에, n 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층, 활성층 및 p 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층을 포함하는 반도체 적층 구조 (semiconductor stacked structure)를 형성시키는 단계; 상기 반도체 적층 구조를 에칭하여 n 타입 반도체층의 일부를 노출시키는 단계; 옴 접촉층(ohmic contact layer), 상기 옴 접촉층 위에 위치한 장벽층(barrier layer) 및 상기 장벽층 위에 위치한 패드층(pad layer)을 포함하는 제 1 전극을 상기 n 타입 반도체층에 형성시키는 단계; 상기 제 1 전극과 n 타입 반도체층 사이의 접촉 저항을 낮추고, 동시에 p 타입 반도체층을 활성화시키기 위해 어닐링 공정을 행하는 단계; 및 상기 p 타입 반도체층 위에 제 2 전극을 형성하는 단계를 포함하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법을 제공한다.

본 발명의 일실시예에 따른 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스는 n 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층 및 n 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층을 포함하고 상기 전극은 옴 접촉층, 상기 옴 접촉층 위에 위치한 장벽층 및 장벽층 위에 위치한 패드층을 포함한다.

본 발명의 다른 실시예에 따른 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스는 제 1 및 제 2 주표면을 가지는 기판; 상기 기판의 제 1 주표면에 형성되며, n타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층, 활성층 및 p 타입 질화갈륨계 Ⅲ-Ⅴ족 화합물 반도체층을 포함하는 반도체 적층 구조; 상기 n 타입 반도체층에 형성되며, 옴 접촉층, 상기 옴 접촉층 위에 위치하는 장벽층, 상기 장벽층 위에 위치하는 패드층을 포함하는 제 1 전극; 및 상기 p 타입 반도체층 위에 위치하는 제 2 전극을 포함한다.

본 발명의 n 타입 GaN의 옴 접촉은 종래의 Ti/Al/Au 다중층보다 우수한 열안정 내구성(thermal stability endurance)을 나타낸다. 따라서 본 발명의 화합물 반도체 디바이스 제조방법은 종래의 방법보다 간단하여, 비용을 줄이고 수율을 높일 수 있다.

도 1은 본 발명에 따른 GaN계 Ⅲ-Ⅴ족 화합물 반도체 발광 디바이스를 나타내는 단면도,

도 2는 종래의 발광 디바이스(100)의 제조 단계를 나타내는 흐름도,

도 3은 본 발명의 전극의 구조를 나타내는 단면도,

도 4는 n 타입 GaN에 접촉하고 있는 전극 Ti/Al/Pt/Au의, 어닐링 타임에 대한 비접촉 저항의 의존성을, 다양한 어닐링 온도에서 나타낸 그래프,

도 5는 리커버되지 않은, Si 투입 n 타입 GaN(unrecovered Si-implanted n-type GaN)에 접촉하고 있는 전극 Ti/Al/Pt/Au의, 어닐링 타임에 대한 비접촉 저항(specific contact resistance)의 의존성을, 다양한 어닐링 온도에서 나타낸 그래프,

도 6은 리커버된, Si 투입 n 타입 GaN(recovered Si-implanted n-type GaN)에 접촉하고 있는 전극 Ti/Al/Pt/Au의, 어닐링 타임에 대한 비접촉 저항의 의존성을, 다양한 어닐링 온도에서 나타낸 그래프,

도 7은 n 타입 GaN에 접촉하고 있는 전극 Ti/Al/Au의, 어닐링 타임에 대한 비접촉 저항의 의존성을, 다양한 어닐링 온도에서 나타낸 그래프,

도 8은 리커버되지 않은, Si 주입 n 타입 GaN에 접촉하고 있는 전극 Ti/Al/Au 의, 어닐링 타임에 대한 비접촉 저항의 의존성을, 다양한 어닐링 온도에서 나타낸 그래프,

도 9는 리커버된, Si 주입 n 타입 GaN에 접촉하고 있는 Ti/Al/Au 전극의, 어닐링 타임에 대한 비접촉 저항의 의존성을, 다양한 어닐링 온도에서 나타낸 그래프, 및

도 10은 본 발명의 발광 디바이스의 제조 단계를 나타내는 흐름도이다.

본 발명에서 "질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층"은 갈륨을 포함하고 있는 Ⅲ족 원소, 예를 들어 GaN, AlGaN, InGaN, 또는 InAlGaN과 같은 질화물 반도체를 의미한다.

본 발명을 하기에서 첨부된 도면을 참조하여 보다 상세하게 설명한다.

본 발명은 질화 티타튬, 티타늄, 알루미늄, 크로뮴, 인듐, 팔라듐, 또는 이러한 금속의 합금 등을 포함하는 옴 접촉층; 백금, 텅스텐(W) 또는 니켈 등을 포함하며, 상기 옴 접촉층 위에 형성되는 장벽층; 및 금 등을 포함하며, 상기 장벽층 위에 형성되는 패드층을 포함하는 전극 8A의 구조를 제공한다. 본 발명의 전극 8A가 장벽층을 가지기 때문에 패드층의 금이 반도체 디바이스에 침투, 확산되는 것이방지된다.

본 발명의 전극 8A의 실시예를 보여주는 도 3을 참조로 한다. 도 3에서 나타나는 구조의 층들은 도 1의 대응하는 층을 지적하는 참조번호와 동일하게 표시되어 있다. 도 3에서 나타나듯이, GaN 버퍼층(2)은 기판(1)에 형성되어 있다. n 타입 반도체층(3)은 상기 버퍼층(2) 위에 형성되어 있다. 상기 n 타입 반도체층(3)은 실리콘으로 도핑될 수 있다. 전극 8A는 상기 n 타입 반도체층(3) 위에 형성되어 있다. 상기 전극 8A는 티타늄층(81), 상기 티타늄층(81)위에 형성된 알루미늄층(82), 상기 알루미늄층(82) 위에 형성된 백금층(83) 및 상기 백금층 위에 형성된 금층(84)를 포함한다. 실시예로서 상기 전극 8A(Ti/Al/Pt/Au)이 n 타입 GaN에 대한 옴 접촉제로서의 그 탁월한 특성과 함께 하기에서 설명된다.

실시예 1

300nm GaN 버퍼층을 520℃에서 사파이어 기판 위에 형성하였다. 다음, 2㎛ n 타입 GaN층을, 금속유기 화학 기상 증착법(metalorganic chemical vapor deposition, MOCVD)에 의해 1100℃, 캐리어 농도와 움직임이 각각 6.7×10¹⁷cm^-3, 367 cm²/V-S인 조건에서, 상기 GaN 버퍼층위에 형성하였다.

다음, 본 발명의 전극 Ti/Al/Pt/Au(25/100/50/200 nm)을 n 타입 GaN층 위에 형성하였다. 그리하여 형성된 샘플을 질소(N₂) 분위기에서, 다양한 온도(750℃, 850℃ 및 950℃)와 다양한 시간으로 어닐링하여, 비접촉 저항(c)을 측정하였다. 실험의 결과는 도 4에 나타내었다.

실시예 2

300 nm GaN 버퍼층을 520℃ 온도에서 사파이어 기판 위에 형성하였다. 다음, 2㎛ n 타입 GaN층을, MOCVD법에 의해 1100℃, 캐리어 농도와 움직임이 각각 6.7×10¹⁷cm^-3, 367 cm²/V-S인 조건에서, GaN 버퍼층 위에 형성하였다. 다음, Si를 50KeV의 에너지 및 5×10¹⁵cm^-2의 도스로 n 타입 GaN층으로 투입하였다.

다음, 본 발명의 전극 Ti/Al/Pt/Au(25/100/50/200 nm)을 Si가 투입된 n 타입 GaN층 위에 형성하였다. 그리하여 형성된 샘플을 질소(N₂) 분위기에서 다양한 온도(750℃, 850℃ 및 950℃)와 다양한 시간으로 어닐링하여, 비접촉 저항(c)을 측정하였다. 실험의 결과는 도 5에 나타내었다.

실시예 3

300 nm GaN 버퍼층을 520℃ 온도에서 사파이어 기판 위에 형성하였다. 다음, 2㎛ n 타입 GaN층을, MOCVD법에 의해 1100℃, 캐리어 농도와 움직임이 각각 6.7×10¹⁷cm^-3, 367 cm²/V-S인 조건에서, GaN 버퍼층 위에 형성하였다. 다음, Si를 50KeV의 에너지 및 5×10¹⁵cm^-2의 도스로 n 타입 GaN층으로 투입하였다. 그런 다음, 결정의 리커버리를 돕고, n 타입 GaN층에 투입된 Si를 활성화하기 위해, Si가 투입된 n 타입 GaN층을 1050℃, N₂분위기에서 30분 동안 어닐링하였다.

다음, 본 발명의 전극 Ti/Al/Pt/Au(25/100/50/200 nm)을 Si가 투입되어 리커버된 n 타입 GaN층 위에 형성하였다. 그리하여 형성된 샘플을 질소(N₂) 분위기에서 다양한 온도(750℃, 850℃ 및 950℃)와 다양한 시간으로 어닐링하여, 비접촉 저항(c)을 측정하였다. 실험의 결과는 도 6에 나타내었다.

비교예 1

300 nm GaN 버퍼층을 520℃ 온도에서 사파이어 기판 위에 형성하였다. 다음, 2㎛ n 타입 GaN층을, MOCVD법에 의해, 1100℃, 캐리어 농도와 움직임이 각각 6.7×10¹⁷cm^-3, 367 cm²/V-S인 조건에서, GaN 버퍼층 위에 형성하였다.

다음, 비교 전극 Ti/Al/Au(25/100/200 nm)을 n 타입 GaN층 위에 형성하였다. 그리하여 형성된 샘플을 질소(N₂) 분위기에서 다양한 온도(750℃, 850℃ 및 950℃)와 다양한 시간으로 어닐링하여, 비접촉 저항(c)을 측정하였다. 실험의 결과는 도 7에 나타내었다.

비교예 2

300 nm GaN 버퍼층을 520℃ 온도에서 사파이어 기판 위에 형성하였다. 다음, 2㎛ n 타입 GaN층을, MOCVD법에 의해, 1100℃, 캐리어 농도와 움직임이 각각6.7×10¹⁷cm^-3, 367 cm²/V-S인 조건에서, GaN 버퍼층 위에 형성하였다. 다음, Si를 50KeV의 에너지 및 5×10¹⁵cm^-2의 도스로 n 타입 GaN층으로 투입하였다.

다음, 비교 전극 Ti/Al/Au(25/100/200 nm)을 Si가 투입된 n 타입 GaN층 위에 형성하였다. 그리하여 형성된 샘플을 질소(N₂) 분위기에서 다양한 온도(750℃, 850℃ 및 950℃)와 다양한 시간으로 어닐링하여, 비접촉 저항(c)을 측정하였다. 실험의 결과는 도 8에 나타내었다.

비교예 3

300 nm GaN 버퍼층을 520℃ 온도에서 사파이어 기판 위에 형성하였다. 다음, 2㎛ n 타입 GaN층을, MOCVD법에 의해, 1100℃, 캐리어 농도와 움직임이 각각 6.7×10¹⁷cm^-3, 367 cm²/V-S인 조건에서, GaN 버퍼층 위에 형성하였다. 다음, Si를 50KeV의 에너지 및 5×10¹⁵cm^-2의 도스로 n 타입 GaN층으로 투입하였다. 그런 다음, 결정의 리커버리를 돕고 n 타입 GaN층에 투입된 Si를 활성화하기 위해, Si가 투입된 n 타입 GaN층을 1050℃, N₂분위기에서 30분 동안 어닐링하였다.

다음, 비교 전극 Ti/Al/Au(25/100/200 nm)을 Si가 투입되어 리커버된 n 타입 GaN층 위에 형성하였다. 그리하여 형성된 샘플을 질소(N₂) 분위기에서 다양한 온도(750℃, 850℃ 및 950℃)와 다양한 시간으로 어닐링하여, 비접촉 저항(c)을측정하였다. 실험의 결과는 도 9에 나타내었다.

하기 표 1은 본 발명의 각 실시예를 보다 상세하게 나타낸다.

	실시예 1	실시예 2	실시예 3	비교예 1	비교예 2	비교예 3
Si 투입		∨	∨		∨	∨
리커버리			∨			∨
Ti/Al/Au				∨	∨	∨
Ti/Al/Pt/Au	∨	∨	∨
결과	도 4	도 5	도 6	도 7	도 8	도 9

실시예 1은 n 타입 GaN과 접촉하고 있는 본 발명의 전극 Ti/Al/Pt/Au에 대한 것으로, 도 4는 다양한 어닐링 온도에서, 어닐링 시간에 대하여 GaN과 접촉하고 있는 Ti/Al/Pt/Au에 대한 비접촉 저항c의 의존성을 나타내는 그래프이다. 도 4에서, 가장 낮은 비접촉 저항c는 750℃에서는 약 8×10^-6Ω-cm₂, 850℃에서는 약 7×10^-6Ω-cm², 및 950℃에서는 약 7×10^-6Ω-cm²이다. 비교실시예 1은 n 타입 GaN과 접촉하고 있는 전극 Ti/Al/Au에 대한 것으로, 도 7은 다양한 어닐링 온도에서, 어닐링 시간에 대하여 GaN과 접촉하고 있는 Ti/Al/Au에 대한 비접촉 저항c의 의존성을 나타내는 그래프이다. 도 4와 도 7을 비교할 때, n 타입 GaN에 접촉한 Ti/Al/Pt/Au와 Ti/Al/Au 다중층은 비접촉 저항의 최소값은 유사하게 나타난다. 그러나 Ti/Al/Pt/Au 다중층은 Ti/Al/Au 다중층보다 훨씬 좋은 열안정 내구성을 가지고 있다.

실시예 2는 리커버되지 않은, Si가 투입된 n 타입 GaN과 접촉하고 있는 전극 Ti/Al/Pt/Au에 대한 것으로, 도 5는 다양한 어닐링 온도에서, 어닐링 시간에 대하여 Si가 투입된 GaN과 접촉하고 있는 Ti/Al/Pt/Au에 대한 비접촉 저항c의 의존성을 나타내는 그래프이다. 비교실시예 2는 리커버되지 않은 Si가 투입된 n 타입 GaN과 접촉하고 있는 전극 Ti/Al/Au에 대한 것으로, 도 8은 다양한 어닐링 온도에서, 어닐링 시간에 대하여 Si가 투입된 GaN과 접촉하고 있는 Ti/Al/Au에 대한 비접촉 저항c의 의존성을 나타내는 그래프이다. 도 5와 도 8에서 나타난대로, 어닐링 온도 750℃에서, 두 종류의 전극은 60분의 어닐링 타임에 대해여 유사한 접촉 저항 의존도를 가지고 있다. 비교실시예 2에서 최소 비접촉 저항은 750℃, 60분에서 얻어지나 60분 이후, 비접촉 저항은 시간의 증가에 따라 대폭적으로 증가한다. 그러나, 실시예 2에서는 도 5에 나타난 바와 같이 어닐링 온도 750℃에서의 비접촉 저항은 어닐링 시간의 증가에 따라 점차적으로 감소한다.

도 5에서 최소 비접촉 저항c는 750℃에서는 7×10^-4Ω-cm²(600분 이상에서), 850℃에서는 7×10^-5Ω-cm²(540분에서), 950℃에서는 2×10^-5Ω-cm²(60분에서)이다. 도 5와 도 8에서 나타난 실험 결과에 따라서 본 발명의 전극 Ti/Al/Pt/Au이 비교 전극 Ti/Al/Au에 비하여 훨씩 높은 열적 안정성을 가진다. 850℃와 950℃에서 어닐링된 Ti/Al/Pt/Au/ 다중층의 옴성능(ohomic performance)에 대한 열안정 내구성은 각각 약 540분과 약 60분이나 750℃ 어닐링에 대해서는 600분보다 길지 않다.

실시예 3은 Si가 투입되고, 리커버된 n 타입 GaN과 접촉하고 있는 전극Ti/Al/Pt/Au에 대한 것으로, 도 6은 다양한 어닐링 온도에서, 어닐링 시간에 대하여 리커버되고, Si가 투입된 GaN과 접촉하고 있는 Ti/Al/Pt/Au에 대한 비접촉 저항c의 의존성을 나타내는 그래프이다. 도 6에서, 어닐링온도 750℃, 850℃ 및 950℃에 대한 가장 낮은 비접촉 저항c는 약 3×10^-6Ω-cm²이다. 비교실시예 3은 Si가 투입되고 리커버된 n 타입 GaN과 접촉하고 있는 전극 Ti/Al/Au에 대한 것으로, 도 9는 다양한 어닐링 온도에서, 어닐링 시간에 대하여 리커버되고 Si가 투입된 GaN과 접촉하고 있는 Ti/Al/Au에 대한 특정 접촉 저항c의 의존성을 나타내는 그래프이다. 도 6과 도 9을 비교할 때, 비교 전극 Ti/Al/Au와 본 발명의 전극 Ti/Al/Pt/Au는 동일한 어닐링 온도에서 유사한 최소 비접촉 저항을 가진다. 그러나 본 발명의 전극 Ti/Al/Pt/Au은 Ti/Al/Au 다중층보다 훨씬 좋은 열안정 내구성을 가지고 있다.

상기에서 설명된 대로, p 타입 AlGaN층(6)과 p 타입 반도체층(7)에서 도핑된 마그네슘 원자는 Mg-H 결합을 형성할 것이고, 홀은 제공되지 않으며, 통상적으로 p 타입 반도체층(7)의 형성 이후에 Mg-H 결합을 깨트리고 p 타입 AlGaN층(6) 및 p 타입 반도체층(7)을 활성화하기 위하여 열적 공정이 행해질 것이다. 열적 공정은 일반적으로 700∼750℃의 온도범위에서 15∼60분동안 행해진다. 그러나, 본 발명의 Ti/Al/Pt/Au 다중층은 높은 열안정 내구성을 가지기 때문에, p 타입 AlGaN층(6) 및 p 타입 반도체층(7)의 활성효과가 어닐링 공정에서 옴 접촉이 행해질때 동시에 얻어지는 것은 당연하다. 따라서, 본 발명의 발광 디바이스의 제조공정은 종래의 활성화 단계를 생략하고, 뒤따르는 제조단계에서 같은 효과를 얻을 수 있다. 본 발명에 따른 발광 디바이스의 제조공정은 도 10을 참조하여 설명된다.

첫째, 단계 101에서 나타난 대로, 버퍼층(2), n 타입 반도체층(3), n 타입 AlGaN층(4), 활성층(5), p 타입 AlGaN층(6) 및 p 타입 반도체층(7)이 기판(1)위에 상기 순서대로 형성된다.

다음, 단계 102에서 나타난 대로, p 타입 반도체층(7), p 타입 AlGaN층(6), 활성층(5) 및 n 타입 AlGaN층(4)은 n 타입 반도체층(3)의 표면을 노출시키기 위해 부분적으로 에칭되어 제거된다. 여기서, n 타입 반도체층(3)의 일부도 역시 에칭되어 제거된다.

다음, 단계 103에서 나타난 대로, 전극 8A가 n 타입 반도체층(3)위에 형성된다. 전극 8A는 증착법 또는 스퍼터링법과 같은 알려진 디포지션법에 의해 형성될 수 있다. 그 이외에, 상기 실시예에서 설명된 대로, 전극 8A를 n 타입 반도체층(3)에 형성하기 전에, n 타입 반도체층에 실리콘 원자를 투입하는 단계와 n 타입 반도체층의 리커버리가 행해질 수 있다.

다음, 단계 104에서 나타난 대로, 어닐링 공정이 행해진다. 이 단계의 목적은 전극 8A의 옴 접촉 저항을 낮추는 것이다. 어닐링 공정은 400∼950℃의 온도범위 내에서 행해진다. 이러한 어닐링 조건하에서 p 타입 반도체층(7)의 활성효과가 동시에 얻어질 수 있다.

다음, 단계 105에서 나타난 대로, 전극 8B가 p 타입 반도체층(7)위에 증착법 또는 스퍼터링법 등에 의해 형성된다. 전극 8B를 형성한 후, 700℃ 이하의 낮은 온도에서의 어닐링이 전극 8B의 옴 접촉 저항을 낮추기 위해 행해질 수 있다.

상기와 같이 어닐링과 활성화 효과가 단계 104에서 동시에 얻어지기 때문에 본 발명에 의해 제공되는 화합물 반도체 디바이스의 제조방법은 종래의 제조방법에 비해 간단하며, 비용 및 수율을 높일 수 있다.

본 발명이 특정한 실시예와 관련하여 구체적으로 설명되었으나, 다양한 대체물, 변형 및 종류는 상기 설명에 비추어 볼 때 당업자들에게 명백할 것이다. 따라서 그러한 대체물, 변형 및 종류는 본 발명의 범위 내에 포함될 것이다.

본 발명의 n 타입 GaN의 옴 접촉은 종래의 Ti/Al/Au 다중층보다 우수한 열안정 내구성(thermal stability endurance)을 나타낸다. 따라서 본 발명의 화합물 반도체 디바이스 제조방법은 종래의 방법보다 간단하여, 비용을 줄이고 수율을 높일 수 있다.

Claims (12)

1. 제 1 및 제 2 주표면을 가지는 기판을 제공하는 단계;

   상기 기판의 제 1 주표면 위에, n 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층, 활성층 및 p 타입 질화 갈륨 Ⅲ-Ⅴ족 화합물 반도체층을 포함하는 반도체 적층 구조를 형성하는 단계;

   상기 반도체 적층 구조를 n 타입 반도체층이 노출되도록 에칭하는 단계;

   상기 n 타입 반도체층 위에 옴 접촉층, 상기 옴접촉층 위에 위치하는 장벽층 및 상기 장벽층 위에 위치하는 패드층을 가지는 제 1 전극을 형성하는 단계;

   상기 제 1 전극과 n 타입 반도체층 사이의 저항을 낮추고, p 타입 반도체층을 동시에 활성화 시키기 위해 어닐링 공정을 행하는 단계; 및

   상기 p 타입 반도체층 위에 제 2 전극을 형성하는 단계를 포함하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법.
2. 제 1항에 있어서, 제 1 전극을 n 타입 반도체층에 형성시키는 상기 단계 이전에 n 타입 반도체층으로 실리콘 원자를 투입하는 단계를 더 포함하는 것을 특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법.
3. 제 2항에 있어서, n 타입 반도체층으로 실리콘 원자를 투입하는 상기 단계 이후, n 타입 반도체층에 대한 리커버리를 행하는 것을 특징으로 하는 질화 갈륨계Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법.
4. 제 1항에 있어서, 상기 장벽층은 백금, 텅스텐 또는 니켈을 포함하는 것을 특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법.
5. 제 1항에 있어서, 상기 제 1 전극이 티타늄/알루미늄/백금/금으로 구성되는 것을 특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법.
6. 제 1항에 있어서, 상기 어닐링 공정을 400∼950℃ 온도범위에서 행하는 것을 특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스의 제조방법.
7. n 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층; 및

   상기 n 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층 위에 형성되고, 옴 접촉층, 상기 옴 접촉층 위에 위치한 장벽층, 및 상기 장벽층 위에 위치한 패드층을 포함하는 전극을 포함하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스.
8. 제 7항에 있어서, 상기 장벽층이 백금, 텅스텐 또는 니켈을 포함하는 것을 특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스.
9. 제 7항에 있어서, 상기 전극이 티타늄/알루미늄/백금/금으로 구성되는 것을특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스.
10. 제 1 및 제 2 주표면을 가지는 기판;

    상기 기판의 제 1 주표면 위에 형성되고, n 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층, 활성층 및 p 타입 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체층을 포함하는 반도체 적층 구조;

    상기 n 타입 반도체층 위에 형성되고, 옴 접촉층, 상기 옴 접촉층 위에 위치한 장벽층, 및 상기 장벽층 위에 위치한 패드층을 포함하는 제 1 전극; 및

    상기 p 타입 반도체층에 위치하는 제 2 전극을 포함하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스.
11. 제 10항에 있어서, 상기 장벽층이 백금, 텅스텐 또는 니켈을 포함하는 것을 특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스.
12. 제 10항에 있어서, 상기 전극이 티타늄/알루미늄/백금/금으로 구성되는 것을 특징으로 하는 질화 갈륨계 Ⅲ-Ⅴ족 화합물 반도체 디바이스.