KR20020023946A - 하이브리드 샘플러를 갖는 ｃｃｄ용 프론트-엔드 디바이스 - Google Patents

Abstract

코일과 저항의 병렬 배열을 사용하는 클램핑부 및 샘플링부를 사용하는 CCD 카메라용 프론트-엔드가 알려져 있다. 코일은 거의 항상 부피가 크기 때문에 집적될 수 없다. 본 발명은 이러한 코일의 사용을 요하지 않는 이러한 프론트-엔드에서 사용하여 샘플링부를 집적하는 것을 가능하게 하는 새로운 프론트 엔드 및 새로운 샘플링 회로를 제안한다.

Description

하이브리드 샘플러를 갖는 ＣＣＤ용 프론트-엔드 디바이스{FRONT-END DEVICE FOR CCD WITH HYBRID SAMPLER}

CCD 카메라에 사용하는 프론트-엔드 디바이스는 해당 기술분야에서 알려져 있다. 그러한 프론트-엔드 디바이스는 대개 CCD 센서로부터 아날로그 입력 신호를 샘플링하고, 샘플링된 출력 신호를 A/D 변환기에 제공하는 샘플링 회로를 포함한다.

예를 들어, 미국특허 제 US-A-5,554,944호로부터 샘플링 회로는 그러한 프론트-엔드 디바이스에 사용되는 것으로 잘 알려져 있다. 이러한 샘플링 회로는 수신된 입력 신호를 클램핑(clamping)하기 위한 클램핑부 및 이 클램핑된 입력 신호를 샘플링하기 위한 샘플링부를 포함한다. 잡음 감소 능력을 개선시키고, 10㎒ 이상의 샘플링 주파수의 사용을 가능하게 하기 위해서, 샘플링 회로는 코일과 저항의 병렬 배열을 포함한다.

이 알려진 샘플링 회로의 단점 중 하나는 샘플링 회로에 코일을 사용하는 것이다. 코일을 사용함으로 인하여, 샘플링 회로의 코일 부분을 집적하기가 불가능하므로, 따라서 회로의 부피를 매우 크게 한다. 더욱이, 알려진 샘플링 회로는 성분의 넓이(component spread)에 매우 민감하다.

본 발명은 청구항 1의 전제부에서 상술된 프론트-엔드 디바이스에 관한 것이다. 본 발명은 그러한 프론트-엔드 디바이스에서 사용하는 샘플링 회로에 더 관련된다. 본 발명은 그러한 프론트-엔드 디바이스를 포함하는 CCD 카메라에 더 관련된다.

도 1은 본 발명에 따른 프론트-엔드 디바이스의 개략적인 예를 도시하는 도면.

도 2는 본 발명에 따른 프론트-엔드 디바이스의 더욱 상세하고 개략적인 예를 도시하는 도면.

도 3은 본 발명에 따른 샘플링 회로의 개략적인 예를 도시하는 도면.

도 4는 블랙 레벨 제어에 대한 타이밍도.

도 5는 도 2의 프론트-엔드 디바이스의 제 1 타이밍도.

도 6은 도 2의 프론트-엔드 디바이스의 제 2 타이밍도.

특히, 본 발명의 목적은 더 개선된 잡음 감소 능력과 10㎒ 이상의 주파수에서 샘플링하고 동작하는 능력을 갖는 샘플링 회로, 프론트-엔드 디바이스, 및 CCD 카메라를 제공하지만, 또한 집적될 수 있는 샘플링 회로를 포함한다. 이 때문에, 본 발명의 첫 번째 양상은 청구항 1항의 특성을 포함하는 프론트-엔드 디바이스를 제공한다.

본 발명의 두 번째 양상은 청구항 6항에서 설명된 샘플링 회로를 제공한다. 이러한 샘플링 회로는 여러 디바이스에서 사용될 수 있다.

본 발명의 세 번째 양상은 청구항 7항에서 설명된 CCD 카메라를 제공한다. 예를 들어, 본 발명에 따른 이 CCD 카메라는 보안 카메라에 사용될 수 있다.

본 발명에 따른 샘플링 회로는 커패시턴스가 입력 주파수에 따라 변하는 가변 커패시턴스를 포함한다. 이런 식으로, 최소 대역폭으로 픽셀 레벨을 적분하고, 따라서 높은 스펙트럼 성분에 의해 야기된 잡음 부가를 제한하는 것이 가능하다. 이런 목적을 위해, 적분기는 본 애플리케이션(application)의 애퍼처 시간(aperture time)에 맞게 튜닝되어야 한다.

본 발명의 실시예는 종속항에서 설명된다.

본 발명과 이익을 가져올 본 발명을 구현하기 위해서 선택적으로 사용될 수 있는 부가적 특성들은 아래에서 설명된, 그 후에 도면에 도시된 예로부터 명백해질 것이고, 상기 예를 참조하여 설명될 것이다.

도 1은 본 발명에 따른 프론트-엔드 디바이스(FE)의 첫 번째 개략적인 예를 도시한다. 입력(I)에서, 상기 프론트-엔드 디바이스는 CCD 센서로부터 아날로그 신호를 수신한다. 샘플링 회로(SC)는 입력에 연결되고, 픽셀 클램프부(PC)와 픽셀 적분부(PI)를 포함한다. 적분 후에, 상기 신호는 상기 신호를 디지털 신호로 변환하는 A/D 변환기(ADC)에 제공된다. 상기 A/D 변환기는 출력 회로(OC)를 통하여 프론트 엔드 디바이스의 출력(O)에 연결된다.

프로트-엔드 디바이스의 주요 기능은 리셋- 및 LF 잡음을 제거하기 위해서센서 신호의 최적 필터링을 수행하고, 아날로그(비디오) 신호를 예를 들어 15 비트 디지털 포맷으로 변환하는 것이다. 더욱이, 블랙 레벨은 규정된 값으로 제어되어야 하며 이득은 규정된 값으로 유지되어야 한다.

도 2는 본 발명에 따른 프론트-엔드 디바이스(FE2)의 개략적인 예를 더욱 상세히 도시한다. 입력(IN12) 상에서, CCD 센서로부터의 신호가 수신된다. 입력(IN12)은 신호(PXI,PXR)와 블랙 오프셋 제어 회로(BOC2)로부터의 신호를 입력 신호로서 더 수신하는 픽셀 적분기 및 리셋 회로(PI2)에 연결된다. 픽셀 적분기 및 리셋 회로의 출력은 A/D 변환기(ADC2)를 시험하기 위한 테스트 스위치 회로(TS2)에 연결된다. 테스트 스위치 회로는 테스트 ADC 회로(TADC2)로부터의 테스트 신호 및 신호(ADI)를 더 수신한다. 테스트 스위치 회로는 부가적으로 신호(ANO)를 제공한다.

A/D 변환기는 부가적으로 신호(ADS)를 수신한다. A/D 변환기의 출력은 본 실시예에서 다중 회로(MUX2) 및 출력(O2)에 연결된 출력 버퍼(OB2)를 포함하는 출력 회로(OC2)에 연결된다. 다중 회로는 부가적으로 비트 폭 회로(bit width circuit; BW2)로부터의 신호를 수신한다. 출력 버퍼는 테스팅하는 동안 테스트 출력 회로(TO2)로부터의 신호를 더 수신한다.

A/D 변환기(ADC2)는 ADC 기준 제어 회로(ARC2)로부터의 신호들을 다른 입력에서 수신하는데, ADC 기준 제어 회로는 ADC 범위 회로(ADCR2)로부터의 신호를 입력에서 수신한다.

입력(IN22)은 또 다른 입력에서 신호(PXC)를 수신하는 픽셀 클램프회로(PC2)에 연결된다. 픽셀 클램프 회로(PC2)는 또한 ADC 기준 제어 회로(ARC2)로부터의 입력 신호를 수신한다.

픽셀 적분기 및 리셋 회로(PI2)는 또한 화이트 측정 펄스 회로(white measure pulse circuit; WMP2)로부터의 입력 신호를 수신한다. 더욱이, 픽셀 적분기 및 리셋 회로(PI2)는 시상수 제어 회로(time constant control circuit; TCC2)로부터의 입력 신호를 수신하는데, 시상수 제어 회로는 입력 신호로서 화이트 교정 회로(white calibration circuit; WC2)로부터의 신호 및 신호(V)를 수신한다. A/D 변환기(ADC2)의 출력은 또한 화이트 측정 회로(WM2)에 연결되는데, 이 회로는 신호를 시상수 제어 회로(TCC2)에 제공한다. 화이트 측정 회로는 화이트 타겟 회로(white target circuit; WT2)로부터의 신호 및 신호(WMP)를 더 수신한다.

더욱이, A/D 변환기의 출력은 또한 광(optical) 블랙 클램프 회로(OBC2)에 연결되는데, 이 회로는 블랙 오프셋 제어 회로(BOC2)에 연결된다. 광 블랙 클램프 회로(OBC2)는 블랙 타겟 회로(BT2)로부터의 신호 및 신호(OBP)를 입력에서 수신한다.

더욱이, 본 실시예의 프론트-엔드는 시리얼 인터페이스(SI2)를 포함한다.

여러 신호들과 이들의 타이밍 관계는 아래에서 설명된 바와 같이 도 5 및 도 6에 도시된다.

도 3은 샘플링 회로(SC3)의 예를 도시한다. 상관되는 필터 기능은 종래의 소위 S&H가 아니고, 리셋을 갖는 소위 클램프&적분 회로이다. 픽셀 클램프는 2가지 기능을 갖는다; 첫째, 리셋- 및 LF 잡음을 상쇄하기 위하여 적분기에 대한 픽셀 기준을 세팅하고, 다음으로 이 기준을 상기 ADC의 기준 블랙 레벨로 세팅한다.

픽셀 클램프 입력(IN2)은 IN1에 직접 연결될 수 있다. 이 경우에, 픽셀 클램프는 통상의 샘플 및 홀드처럼 빠르게 동작한다.

대안적으로, 입력(IN2)은 수동 네트워크(PN)를 통하여 IN1에 연결될 수 있는데, 이 경우 픽셀 클램프는 반복 스펙트럼으로부터 잡음 성분의 부가를 최소화하기 위해서 수동 적분기로서 동작한다.

픽셀 적분기는 1차 RC 네트워크(R 및 Cv)로서 구현되는데, 여기에서 RC 타임은 애퍼처 타임에 거의 일치한다. 이처럼, 픽셀 적분기는 픽셀 레벨을 최소 대역폭으로 적분하며, 따라서 이는 더 높은 스펙트럼 성분에 의해 야기된 잡음 부가를 제한한다. 이를 위하여, 적분기는 본 애플리케이션의 애퍼처 타임에 맞게 튜닝되어야 한다. RC 타임의 허용 오차 및 온도 드리프트(drift)는 보상되어야 한다. 이러한 튜닝은 가변 커패시터(Cv)에 의해 수행된다.

픽셀 적분기는 애퍼처 타임 동안 결코 완전 스텝 획득(full step acquisition)에 도달될 수 없기 때문에, 커패시터는 선행 픽셀로부터의 전하가 다음 픽셀로 더해지는 것을 극복하기 위해서 각 충전 후에 스위치(SPXR)로 리셋되어야 한다. 이러한 리셋은 픽셀 콘텐트가 A/D 변환기(ADC)로 전달된 직후에 그리고 다음 픽셀 적분이 시작되기 전에 일어난다. 리셋 펄스는 픽셀 클램프 펄스(PXC)의 하강 에지(edge)에서 시작되고, 픽셀 적분 펄스(PXI)의 상승 에지에서 종료되도록 내부적으로 구성된다.{타이밍 및 센서 출력 신호(So)에 대한 도 4를 참조}

광 블랙 루프는 픽셀 리셋에 대한 기준으로서 광 블랙 레벨(OBL)을 제어한다. 이것은 신호에서의 광 블랙 오프셋(OBO)을 보상하기 위한 만큼 이러한 기준치를 오프셋하기 위함이다.

광 블랙을 위한 적분 커패시터의 양단의 전압차는 최소이며, 그리하여 타이밍 지터(timing jitter)로 인한 블랙 레벨의 변화(variance)가 최소가 되는 것이 장점이다. 부가적으로, 클리핑을 방지하기 위하여 전체 잡음을 ADC 블랙 기준 바로 이상으로 유지하도록 사용된 약간의 여분 오프셋(블랙 타겟으로 세팅된)이 통상 존재한다(도 4 참조).

광 블랙 루프는 광 블랙 클램프 동안 A/D 변환기(ADC) 출력 값을 애버리징(averaging)하고, 그 레벨을 조절가능한 타겟 값(adjustable target value)과 비교한다. 비교에 의한 차이가 ADC 출력에서 측정된 광 블랙 레벨에 도달할 때까지, 상기 차이는 핀(pin) OBL(Optical Black Level)에서 감결합(de-coupling) 커패시터(Cd)상의 레벨의 갱신을 야기한다. 이러한 갱신은 단지 OBP(Optical Black Pulse) 펄스 동안 동작한다. 상기 OBP 펄스는 프로그램가능한 시작 및 종료 에지를 갖는데, 이는 디지털 신호 처리기(DSP)의 타이밍 생성기에 의해 제어된다. 블랙 타겟은 시리얼 인터페이스(SI)를 통하여 로딩될 수 있다(도 2 참조).

교정 루프는 픽셀 적분기의 RC곱(R 및 C_V)을 허용 오차 및 온도에 대해 일정하게 유지시킨다. 두 가지 범위가 본 예에서 사용가능한데, 하나는 소위 MR이고, 다른 하나는 관련된 픽셀 주파수를 갖는 HR 센서이다. 화이트 기준 픽셀의 버스트가 비디오 신호상으로 삽입되는데, 이는 소위 화이트 측정 펄스(WMP) 및 PXI에 의해 구성된다. ADC 출력에서 결과적인 화이트 픽셀은 WMP 동안 애버리징되고, 조절가능한 타겟 값과 비교된다. 비교에 의한 차이는 프로세스로 하여금 적분기 어레이에서 관련된 커패시터의 양에 대한 어드레스를 갱신하도록 야기한다. 각 갱신 후에 전체 커패시턴스는 타겟 값을 따르기 위하여 증가하거나 감소한다. WMP 펄스는 프로그램가능한 시작 및 종료 에지를 갖는데, 이는 DSP의 타이밍 생성기에 의해 제어된다. 화이트 타겟은 시리얼 인터페이스를 통하여 로딩될 수 있다. 갱신은 라인 베이스(line base) 또는 필드 베이스(field base)에서 일어날 수 있다. 제어 프로세스는 시리얼 인터페이스를 통하여 리셋되거나 중지될 수 있다. 레지스터에서 바람직한 공칭(nominal) 값 또는 테스트 값은 시리얼 인터페이스를 통하여 로딩될 수 있다. 화이트 교정 루프의 구현은 한 예이다.

각 픽셀 적분 후에, 출력은 A/D 변환기(ADC)로 샘플링된다. 이것은, 샘플링 대역폭을 가능한 낮게 유지시키기 위하여 가능한 길게 지속되는 ADS 펄스 동안 행해질 것이다. 이는 다시 반복 스펙트럼으로부터 잡음 성분의 부가를 감소하기 위함이다.

ADC 래더(ladder)는 여러 센서를 포화 레벨에 적응시키기 위해서, 이 경우에서 화이트 타겟 레벨은 그에 따라 변할 것임, 시리얼 인터페이스를 통하여 조절가능하다.

스위치는 아날로그와 디지털 부분을 별도로 테스트하기 위하여 시리얼 인터페이스 명령을 통해 버퍼부터 ADC까지의 아날로그 출력을 분리할 수 있다. 테스트입력과 출력 라인은 EMC 문제를 극복하기 위하여 시리얼 인터페이스를 통하여 스위칭 오프(switching off)될 수 있다.

다중화 장치는 15 선 포맷으로부터 10 선 포맷으로 출력을 변환한다. 테스트 벡터는 시리얼 인터페이스를 통하여 로딩될 수 있다. 시리얼 인터페이스 버스는 단지 수직 간격 동안 DSP의 제어아래에서 데이터를 수신한다.

PXR을 제외한 모든 입력 펄스는 표시된 바와 같이 본 예에 있고, 외부에서 한정되며, DSP의 타이밍 생성기에 의해 프로그램될 수 있다. 이들 상대적 타이밍은 프로그램된 기능을 유지하기 위하여 내부적으로 변해서는 안된다.

펄스 패턴 생성기로부터의 타이밍은 두 모드의 동작을 구별한다; 노멀(normal) 동작 및 서브-샘플링 동작. 노멀 동작에서 여러 타입의 센서가 핸들링될 것인데, 이들 모두는 본 명세서에 따른 픽셀 주파수를 가지며 대략 Hi-Res와 Med-Res로 분리되어 있다. 서브-샘플링 모드에서, 두 개 이상의 픽셀의 픽셀 콘텐트는 감도를 증가시키기 위하여 센서 출력에 부가되어왔다.

도 5의 타이밍도는 노멀 동작 상태를 도시한다. 펄스 에지는 DSP에 있는 PPG에 의해 한정된다. 그리드는 16개 위상의 픽셀 클락이다. 이와 같이 모든 펄스는 프로그램가능하다. 에지는 프로그램가능한 지연(delay) 라인으로 한정된다. 이런 식으로, 모든 에지는 지터(jitter)를 최소화하기 위하여 픽셀 클락의 첫 번째 에지와 고정된 관계를 갖는다. 도면에서 화살표는 이러한 관계를 도시한다. 시작과 종료를 위한 공칭 위상(Px-Py)은 각 펄스 후에 도시된다. 전방향 해칭(forward hatched) 펄스는 대응하는 픽셀 콘텐트에 대한 프로세싱 스트림을 도시한다. ADC를갖는 출력 스트림은 10 MSB에 대한 데이터를 포함하는 반면, 후방향 해칭 펄스는 5 LSB를 나타냄을 주목해라. PXR 펄스는 프론트-엔드의 내부에서 만들어져야 하는데, 이는 PXC 펄스의 하강 에지에서 시작되고 PXI 펄스의 상승 에지에서 종료된다.

도 6의 제 2 타이밍도에서, 예컨대 서브-샘플링(3 회)을 갖는 상태가 도시된다. 여기서 픽셀 콘텐트는 노멀 방식으로 판독되지만, 전하는 RG를 억압함으로써 센서의 부동 확산 커패시터(floating diffusion capacitor)상에서 수집된다. 이제, 또한 PXC와 PXR이 중지되어야 하며, ADC로의 데이터가 3 픽셀 주기에 한 번 판독되어져야 한다. ADC 출력은 동일한 값을 세 번 반복한다. 이는 분해능(resolution)을 희생시키지만 높은 감도(본 예에서 3 배)를 가져온다. PXI 펄스는 적분기 상수를 위한 필요 대역폭 및 샘플링 레이트를 유지시키기 위해서 계속된다. 이제 픽셀 적분기상의 전하는 마지막 펄스까지 누적(build-up)되고 ADS로 판독된다. 하위 라인에 도시된 바와 같이, 도면에서 픽셀 콘텐트는 앞선 픽셀 조합으로부터임을 주목해라.

상술한 바와 같이, 본 발명은 프론트-엔드 디바이스에서 사용하는 샘플링 회로 및 프론트-엔드 디바이스를 포함하는 CCD 카메라 등에 이용된다.

Claims (7)

1. CCD 센서로부터 입력 주파수를 갖는 아날로그 입력 신호를 수신하기 위한 입력과 디지털 출력 신호를 제공하기 위한 출력을 구비하고, 상기 입력 신호를 클램핑(clamping)하고 상기 클램핑된 신호를 샘플링하기 위한 샘플링 회로와, 상기 샘플링된 신호를 디지털 신호로 변환하기 위한 AD 변환기를 포함하는, CCD 카메라용 프론트-엔드 디바이스(Front-end device)로서,

   상기 샘플링 회로는 커패시터의 값이 상기 입력 신호의 입력 주파수 및 상기 샘플 펄스의 애퍼처 타임(aperture time)에 의존하는 가변 커패시터를 포함하는 것을 특징으로 하는, CCD 카메라용 프론트-엔드 디바이스.
2. 제 1항에 있어서, 상기 샘플링 회로는 상기 가변 커패시터를 리셋팅(resetting)하기 위한 리셋팅 수단을 포함하는 것을 특징으로 하는, CCD 카메라용 프론트-엔드 디바이스.
3. 제 1항에 있어서, 상기 샘플링 회로는 화이트 레벨 제어 루프(white level control loop)를 포함하는 것을 특징으로 하는, CCD 카메라용 프론트-엔드 디바이스.
4. 제 1항에 있어서, 상기 샘플링 회로는 상기 가변 커패시터에 연결된 블랙 레벨 제어 루프(black level control loop)를 포함하는 것을 특징으로 하는, CCD 카메라용 프론트-엔드 디바이스.
5. 제 4항에 있어서, 상기 블랙 레벨 제어 루프는 광 블랙(optical black)을 위한 가변 커패시터 양단의 전압차를 최소화하는 것을 특징으로 하는, CCD 카메라용 프론트-엔드 디바이스.
6. 제 1항에 기재된 프론트-엔드 디바이스에서 사용하기 위한 샘플링 회로.
7. 제 1항에 기재된 프론트-엔드 디바이스를 포함하는 CCD 카메라.