KR20020022159A - Folding interpolation A/D converter - Google Patents

Abstract

PURPOSE: A folding interpolation analog/digital converter is provided to exactly correct an analog signal beyond an input range at a digital output terminal. CONSTITUTION: A reference voltage generator(10) generates a plurality of reference voltages having different levels. A plurality of folders(20) each receives an input analog signal and the plurality of reference voltages and outputs a folding signal. An interpolation section(30) outputs folding signals having an additional intersection of the same intervals based on folding signals generated by two adjacent folders. A comparator(40) compares an output signal of the interpolation section(30) with a reference signal and output a comparison result. An encoder(50) encodes the comparison result and outputs least significant bits. An input range excess detecting folder(60) receives the input analog signal and the reference voltage and outputs an analog input range excess detecting signal and an enable signal. An error correcting section(70) logically combines the analog input range excess detecting signal and enable signal from the input range excess detecting folder(60) and a folding signal and outputs an error correcting signal.

Description

폴딩 인터폴레이션 아날로그 디지탈 변환기{Folding interpolation A/D converter}Folding interpolation A / D converter

본 발명은 A/D 변환기에 관한 것으로서, 특히 입력범위를 벗어난 아날로그 신호에 대하여 출력단에서 정확하게 보정해 줄 수 있는 폴딩 인터폴레이션 A/D 변환기에 관한 것이다.The present invention relates to an A / D converter, and more particularly, to a folding interpolation A / D converter capable of accurately correcting at an output stage of an analog signal out of an input range.

일반적으로 플래쉬 A/D 변환기는 1클럭 사이클로 A/D 변환을 수행하기 때문에 가장 빠른 A/D 변환기로 알려져 있다. 그렇지만 플래쉬 A/D 변환기는 복잡한 하드웨어 구조와 많은 소비전력이 요구된다는 문제점을 가지고 있어 그에 대한 대안으로 폴딩 인터폴레이션 A/D 변환기가 등장하였으며, 고속의 아날로그 디지털 변환을 수행하는데 있어서 가장 적합한 아키텍쳐로 각광 받고 있다.Flash A / D converters are generally known as the fastest A / D converters because they perform A / D conversions in one clock cycle. However, the flash A / D converter has a problem that it requires a complicated hardware structure and a lot of power consumption. As an alternative, a folding interpolation A / D converter has appeared. have.

그러한 폴딩 인터폴레이션 A/D 변환기는 아날로그 입력신호를 전처리하는 폴딩기법과 분해능을 증가시키기 위한 인터폴레이션을 기법을 통해 비교기의 수를 줄임으로써 적은 하드웨어와 저전력으로 고속의 A/D 변환을 수행할 수 있게 된다.Such folding interpolation A / D converters can perform high speed A / D conversion with less hardware and lower power by reducing the number of comparators through the folding technique for preprocessing analog input signals and the interpolation technique for increasing the resolution. .

도 1은 종래의 6비트 폴딩 인터폴레이션 A/D 변환기의 블록도로서, 기준전압 발생부(10), 제1 내지 제4 폴더(12,14,16,18), 인터폴레이션부(30), 비교부(40), 인코더부(50) 그리고 제1 및 제2 래치(L1,L2)를 구비하고 있다.1 is a block diagram of a conventional 6-bit folding interpolation A / D converter, and includes a reference voltage generator 10, first to fourth folders 12, 14, 16, and 18, an interpolation unit 30, and a comparison unit. 40, the encoder unit 50, and the first and second latches L1 and L2.

기준전압 발생부(10)는 서로 다른 레벨의 제1 내지 제4 기준전압들 (Vref1~Vref4)을 발생한다. 제1 내지 제4 폴더(12,14,16,18)는 공통인 아날로그 입력신호(Vin)와 서로 다른 레벨의 제1 내지 제4 기준전압들(Vref1~Vref4)을 입력으로 각각의 폴딩신호를 출력한다. 인터폴레이션부(30)는 제1 내지 제4 폴더(12,14,16,18)의 두 인접 폴더에서 발생한 폴딩신호로부터 등간격의 추가 교차점을 갖는 폴딩신호들을 출력한다. 비교부(40)는 인터폴레이션부(30)의 각 출력신호를 기준신호와 비교하여 그 결과 값을 출력한다. 인코더부(50)는 비교부(40)의 각 결과 값을 인코딩하여 제1 내지 제6 LSB 신호(LSB1~LSB6)를 출력한다. 그리고 제1 및 제2 래치(L1,L2)는 아날로그 입력신호(Vin)와 기준 전압 발생부(10)에서 발생한 아날로그 입력범위가 갖을 수 있는 최상위 레벨 및 최하위 레벨의 전압을 각각 비교하여 입력범위 밖의 아날로그 신호가 검출되면 상기 인코더부에 에러 보정신호를 출력한다.The reference voltage generator 10 generates first to fourth reference voltages Vref1 to Vref4 having different levels. The first to fourth folders 12, 14, 16, and 18 are configured to input respective folding signals by inputting common analog input signals Vin and first to fourth reference voltages Vref1 to Vref4 having different levels. Output The interpolation unit 30 outputs folding signals having additional intersection points of equal intervals from folding signals generated in two adjacent folders of the first to fourth folders 12, 14, 16, and 18. The comparator 40 compares each output signal of the interpolation unit 30 with a reference signal and outputs a result value. The encoder 50 encodes each result value of the comparator 40 and outputs first to sixth LSB signals LSB1 to LSB6. In addition, the first and second latches L1 and L2 compare the voltages of the highest level and the lowest level that the analog input signal Vin and the analog input range generated by the reference voltage generator 10 may have, respectively. When an analog signal is detected, an error correction signal is output to the encoder unit.

이러한 종래 폴딩 인터폴레이션 A/D 변환기에서 디지털 출력을 보정해주기 위하여 아날로그 입력전압과 입력 범위의 가장 낮은 기준전압 및 가장 높은 기준 전압을 각각 비교하는 두 개의 래치(L1,L2)를 보이고 있는데, 입력범위를 벗어난 아날로그 신호가 폴딩부(20)와, 인터폴레이션부(30) 및 비교부(40)를 순차적으로 경유하여 인코더부(50)에 이르는 동안 제1 및 제2 래치(L1,L2)에서는 입력범위를 벗어난 아날로그 입력신호(Vin)를 검출하여 그 아날로그 입력신호(Vin)에 대한 각 비트의 디지털 출력 값이 모두 '0' 또는 '1'로 결정되도록 인코더부(50)에 에러 보정신호(out)를 출력한다. 여기에서 입력범위보다 높은 전압신호가 검출되었을 경우에는 입력범위를 벗어난 아날로그 입력신호(Vin)에 대하여 각 비트의 디지털 출력 값을 모두 '1'로 결정되도록 하고, 낮은 전압이 검출되었을 경우에는 각 비트의 디지털 출력 값을 모두 '0'으로 결정되도록 한다. 즉, 검출 결과에 따라 입력범위를 벗어난 아날로그 입력신호(Vin)에 대하여 알맞게 보정을 해줌으로써 안정된 디지털 출력 값을 얻도록 하는 것이다.In order to calibrate the digital output in the conventional folding interpolation A / D converter, two latches L1 and L2 comparing the analog input voltage with the lowest reference voltage and the highest reference voltage, respectively, are shown. The first and second latches L1 and L2 change the input range while the deviated analog signal reaches the encoder unit 50 via the folding unit 20, the interpolation unit 30, and the comparing unit 40 in sequence. Detects the out of the analog input signal (Vin) and sends an error correction signal (out) to the encoder unit 50 so that the digital output value of each bit for the analog input signal (Vin) is all determined to be '0' or '1'. Output Here, when a voltage signal higher than the input range is detected, the digital output value of each bit is determined to be '1' for the analog input signal Vin outside the input range. All digital output values of are determined to be '0'. That is, according to the detection result, a stable digital output value is obtained by properly correcting the analog input signal Vin outside the input range.

이처럼 종래의 폴딩 인터폴레이션 A/D 변환기에서는 디지털 출력단에서 입력범위를 벗어난 아날로그 신호에 대하여 보정을 해줄 수 있도록 제1 및 제2 래치를 이용하고 있었다.As described above, in the conventional folding interpolation A / D converter, the first and second latches are used to correct an analog signal outside the input range at the digital output terminal.

그러나 최근 A/D 변환 동작 수행이 종전보다 고속화가 요구됨에 따라 아날로그 입력범위를 벗어난 신호의 검출에 따른 에러 보정신호와 디지털 출력 데이터 사이의 동기를 맞추는데 많은 어려움이 따르게 되었다. 즉, 입력범위를 벗어난 아날로그 신호가 폴딩부와, 인터폴레이션부 및 비교부 등 내부 블록들을 경유하게 됨에 따라 에러 보정신호가 인코더부에 도달되는 시간보다 지연되어 도달하므로 정확하게 동기를 맞추어 보상해줄 수 없다는 문제점이 발생하게 된다.However, as the performance of the A / D conversion operation is required to be faster than before, there are many difficulties in synchronizing the error correction signal and the digital output data according to the detection of the signal out of the analog input range. That is, as the analog signal out of the input range passes through the internal block such as the folding unit, the interpolation unit, and the comparator unit, the error correction signal arrives later than the time of reaching the encoder unit. This will occur.

이러한 문제점은 아날로그 입력 범위를 벗어난 신호에 대하여 디지털 출력값의 오류를 발생시키게 되는 것이다.This problem causes errors in digital output values for signals outside the analog input range.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 입력범위를 벗어난 아날로그 신호에 대하여 디지털 출력단에서 정확하게 보정해 줄 수 있는 폴딩 인터폴레이션 A/D 변환기를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a folding interpolation A / D converter capable of correcting an analog signal out of an input range at a digital output stage to solve the above problems.

도 1은 종래 폴딩 인터폴레이션 A/D 변환기의 블록도.1 is a block diagram of a conventional folding interpolation A / D converter.

도 2는 본 발명에 따른 폴딩 인터폴레이션 A/D 변환기의 블록도.2 is a block diagram of a folding interpolation A / D converter in accordance with the present invention.

도 3은 도2의 논리 연산부를 나타낸 논리회로도.3 is a logic circuit diagram illustrating a logic operation unit of FIG. 2;

도 4는 도3의 셋ㆍ리셋 회로부를 나타낸 회로도.Fig. 4 is a circuit diagram showing the set / reset circuit section in Fig. 3;

도 5는 본 발명에 따른 폴딩 인터폴레이션 A/D변환기의 시뮬레이션 결과를 나타낸 파형도.5 is a waveform diagram showing a simulation result of a folding interpolation A / D converter according to the present invention;

*도면의 부호에 대한 설명** Description of the symbols in the drawings *

10 : 기준전압 발생부 12,14,16,18 : 폴더10: reference voltage generator 12,14,16,18: folder

20 : 폴딩부 30 : 인터폴레이션부20: folding unit 30: interpolation unit

40 : 비교부 50 : 인코더부40: comparison unit 50: encoder unit

60 : 입력범위 초과 검출 폴더 62,L1,L2 : 래치60: Over input range detection folder 62, L1, L2: Latch

64 : 논리 회로부 64-1,64-2 : 오어 게이트64: logic circuit section 64-1,64-2: or gate

64-3 : 셋ㆍ리셋 회로부 64-4 : 노어 게이트64-3: Set-reset circuit section 64-4: NOR gate

64-5 : 멀티플랙서 70 : 에러보정부64-5: Multiplexer 70: Error Correction

i1~i11 : 인버터 P1,P2 : P모스 트랜지스터i1 to i11: Inverter P1, P2: PMOS transistor

N1,N2 : N모스 트랜지스터N1, N2: NMOS transistor

상기의 목적을 달성하기 위한 본 발명의 폴딩 인터폴레이션 A/D 변환기는 서로 다른 레벨의 복수의 기준전압을 발생하는 기준전압 발생부와, 아날로그 입력신호와 상기 서로 다른 레벨의 복수의 기준전압들을 각각 입력으로 하여 각각의 폴딩신호를 출력하는 복수의 폴더들과, 상기 복수 폴더들의 인접한 두 폴더에서 발생한 폴딩신호로부터 등간격의 추가 교차점을 갖는 폴딩신호들을 출력하는 인터폴레이션부와, 상기 인터폴레이션부의 출력신호를 기준신호와 비교하여 그 결과 값을 출력하는 비교부와, 상기 비교부의 결과 값을 인코딩하여 최하위 비트들을 출력하는 인코더부와, 상기 아날로그 입력신호와 상기 기준전압 발생부에서 출력되는 기준전압을 입력으로 아날로그 입력범위 초과 검출 신호 및 인에이블 신호를 출력하는 입력범위 초과 검출 폴더; 및 상기 입력범위 초과 검출 폴더에서 출력되는 입력범위 초과 검출 신호와 인에이블 신호 및 입력전압의 기준이 되는 폴딩신호를 입력으로 논리연산하여 에러 보정신호를 출력하는 에러 보정부를 구비한다.The folding interpolation A / D converter of the present invention for achieving the above object is a reference voltage generator for generating a plurality of reference voltages of different levels, an analog input signal and a plurality of reference voltages of different levels, respectively; A plurality of folders for outputting respective folding signals, an interpolation unit for outputting folding signals having additional intersection points of equal intervals from the folding signals generated in two adjacent folders of the plurality of folders, and an output signal of the interpolation unit. A comparator for comparing the signal and outputting a result value, an encoder for encoding the result value of the comparator and outputting the least significant bits, and a reference voltage output from the analog input signal and the reference voltage generator. Over-range detection to output over-range detection signal and enable signal Folder; And an error correction unit configured to logically perform an input range exceeded detection signal output from the input range exceeded detection folder, an enable signal, and a folding signal as a reference for an input voltage, and output an error correction signal.

이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다. 그리고 설명을 함에 있어서 종래 기술 도면과 동일한 요소에 대하여는 동일한 부호를 인용하여 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In the description, the same elements as in the prior art drawings will be described with the same reference numerals.

도 2를 참조하면 본 발명에 따른 6비트 폴딩 인터폴레이션 A/D 변환기는 기준전압 발생부(10), 폴딩부(20), 인터폴레이션부(30), 비교부(40), 인코더부(50), 입력범위 초과 검출 폴더(60) 그리고 에러보정부(70)를 구비한다.Referring to FIG. 2, the 6-bit folding interpolation A / D converter according to the present invention includes a reference voltage generator 10, a folding unit 20, an interpolation unit 30, a comparison unit 40, an encoder unit 50, The input range over-detection folder 60 and the error correction unit 70 are provided.

폴딩부(20)는 제1 내지 제4 폴더(12,14,16,18)로 이루어지며, 에러 보정부(70)는 래치(62) 및 논리 연산부(64)로 이루어진다.The folding unit 20 includes first to fourth folders 12, 14, 16, and 18, and the error correcting unit 70 includes a latch 62 and a logic operation unit 64.

위와 같은 구성에서 기준전압 발생부(10)는 서로 다른 레벨의 복수의 기준전압들(Vref1~Vref4)을 발생하며, 또한 제1 내지 제4 폴더(12,14,16,18)는 아날로그 입력신호(Vin)와 기준전압 발생부(10)에서 출력되는 서로 다른 레벨의 기준전압들(Vref1~Vref4)을 입력으로 서로 교차되는 각각의 폴딩 신호를 출력한다. 인터폴레이션부(30)는 인접한 두 폴더에서 발생한 폴딩신호로부터 등간격의 추가 교차점을 갖는 폴딩신호들을 출력한다. 비교부(40)는 인터폴레이션부(30)의 출력신호를 기준신호와 비교하여 그 결과 값을 출력한다. 인코더(50)부는 비교부(40)의 결과 값을 인코딩하여 최하위 비트들(LSB1~LSB6)을 출력한다. 입력범위 초과 검출 폴더(60)는 아날로그 입력신호와 기준전압을 입력받아 입력범위를 초과한 신호에 대해 입력범위 초과 검출신호를 출력하는 것 및 에러를 방지하기 위한 인에이블 신호를 출력한다. 즉 새로운 폴더가 추가되어 입력범위를 벗어난 아날로그 입력신호를 검출하게 된다. 여기에서 아날로그 입력범위 초과 검출신호(O) 및 인에이블 신호(E)는 추가된 폴더(62)에서 적절한 기준전압을 선택하여 영점 교차되는 부분을 선택할 수 있다. 즉, 입력범위 초과 검출신호(O)의 기준전압은 입력전압범위의 두 전압(예를 들어 1.15V, 2.15V)과 입력 전압범위의 중간전압(1.65V) 사이의 적절한 두 전압을 선택하여 폴딩신호를 발생시킨다. 인에이블 신호(E)도 이와 마찬가지로 입력전압범위의 두 전압(1.15V, 2.15V)과 중간전압(1.65V) 사이의 적절한 두 전압을 선택하여 입력한다. 그리고 에러 보정부(70)는 입력범위 초과 검출 폴더(60)에서 출력되는 인에이블 신호(E)와 입력범위 초과 검출신호(O) 및 입력전압(Vin)의 기준이 되는 폴딩신호(MSB6)를 입력으로 논리연산하여 에러 보정신호(out)를 출력한다.In the above configuration, the reference voltage generator 10 generates a plurality of reference voltages Vref1 to Vref4 having different levels, and the first to fourth folders 12, 14, 16, and 18 are analog input signals. Each of the folding signals crossing each other is output by inputting reference voltages Vref1 to Vref4 having different levels from Vin and the reference voltage generator 10. The interpolation unit 30 outputs folding signals having additional intersection points of equal intervals from folding signals generated in two adjacent folders. The comparator 40 compares the output signal of the interpolation unit 30 with the reference signal and outputs a result value. The encoder 50 encodes the result value of the comparator 40 and outputs the least significant bits LSB1 to LSB6. The input range exceeding detection folder 60 receives an analog input signal and a reference voltage, outputs an input range exceeding detection signal for a signal exceeding the input range, and outputs an enable signal for preventing an error. That is, a new folder is added to detect the analog input signal that is out of the input range. In this case, the analog input over-range detection signal O and the enable signal E may select a portion crossing zero by selecting an appropriate reference voltage in the added folder 62. That is, the reference voltage of the over-range detection signal (O) is selected by folding the appropriate two voltages between two voltages (for example, 1.15V and 2.15V) of the input voltage range and the intermediate voltage (1.65V) of the input voltage range. Generate a signal. Similarly, the enable signal E selects and inputs two appropriate voltages between two voltages (1.15V and 2.15V) and an intermediate voltage (1.65V) in the input voltage range. In addition, the error correction unit 70 outputs the enable signal E output from the over-range detection folder 60, the over-range detection signal O, and the folding signal MSB6 serving as a reference of the input voltage Vin. Logic operation is performed as an input to output an error correction signal out.

이러한 입력범위 초과 검출신호(O)는 폴딩신호(MSB6)와 비교하여 그 값이 각각 '0'과 '1'인 부분에서는 디지털 출력이 '0'인 신호를 출력하고, 그 값이 각각 '1'과 '0'인 부분에서는 디지털 출력이 '1'인 신호를 발생한다. 그리고 이 두 신호가 '0'과 '0'이거나 '1'과 '1'에서는 원래의 디지털 신호를 그대로 출력함으로써 입력범위를 초과하는 신호를 검출할 수 있게 된다. 그러나 이 두 신호(O,MSB6)의 지연시간차로 인해 중간의 영점 교차가 서로 서로 다른 곳에서 발생하면 이로 인한 에러가 발생하게 된다. 그러므로 서로 다른 지연시간에 의한 에러를 보정하기 위하여 인에이블 신호(E)를 발생시키는 것이다. 그래서 인에이블 신호(E)가 '0'인 부분에서만 논리 연산부(64)가 동작하게 된다.The input over-range detection signal O is compared with the folding signal MSB6 and outputs a signal whose digital output is '0' at a portion where the values are '0' and '1', respectively, and the value is '1'. In the 'and' 0 'part, the digital output generates a signal of' 1 '. When the two signals are '0' and '0' or '1' and '1', the original digital signal is output as it is to detect a signal exceeding the input range. However, due to the delay time difference between the two signals (O, MSB6), if an intermediate zero crossing occurs at different places, an error caused by this occurs. Therefore, the enable signal E is generated to correct errors caused by different delay times. Therefore, the logic operation unit 64 operates only at the portion where the enable signal E is '0'.

래치(62)는 입력범위 초과 검출 폴더(60)에서 출력되는 인에이블 신호(E)와 입력범위 초과 검출신호(O) 및 상기 폴딩신호(MSB6)를 전달받아 일시 저장한다.The latch 62 receives and receives the enable signal E, the input overrange detection signal O, and the folding signal MSB6 output from the input overrange detection folder 60 and temporarily stores them.

논리연산부(64)는 래치(62)의 출력신호를 논리 연산하여 에러보정신호(out)를 출력한다.The logic operation unit 64 performs a logic operation on the output signal of the latch 62 and outputs an error correction signal out.

논리연산부(64)는 도 3과 같이 폴딩신호(MSB6)의 시간 지연을 위하여 직렬로 연결된 제1 및 제2 인버터(i1,i2)와, 인에이블 신호(Enable)의 시간 지연을 위하여 직렬로 연결된 제3 및 제4 인버터(i3,i4)와, 제2 인버터(i2)의 출력신호와 제4 인버터(i4)의 출력신호를 입력으로 하는 제1 오어 게이트(64-1)와, 입력 범위 초과 검출신호(O)와, 인에이블 신호(Enable)의 시간 지연을 위하여 직렬로 연결된 제5 및 제6 인버터(i5,i6)와, 제4 인버터(i4)의 출력신호와 제6 인버터(i6)의 출력신호를 입력으로 하는 제2 오어 게이트(64-2)와, 제1 및 제2 오어 게이트(64-1,64-2)의출력신호를 입력으로 셋(SET) 또는 리셋(RESET)신호를 출력하는 셋ㆍ리셋 회로부(64-5)와, 제1 및 제2 오어 게이트(64-1,64-2)의 출력신호를 입력으로 하는 익스클루시브 오어 게이트(64-4)와, 셋ㆍ리셋 회로부(64-3)의 출력신호, 익스클루시브 오어 게이트(64-4)의 출력신호, 익스클루시브 오어 게이트(64-4)가 제9 인버터(i9)를 통해 반전된 출력신호, 그리고 디지털 코드(Digital code)를 입력으로 하는 멀티플랙서(64-5) 및 멀티플랙서(64-5)의 출력신호를 반전하여 에러 보정신호(out)를 출력하는 제10 인버터(i10)로 구성된다.The logic operation unit 64 is connected to the first and second inverters i1 and i2 connected in series for the time delay of the folding signal MSB6, and connected in series for the time delay of the enable signal Enable as shown in FIG. The third or fourth inverters i3 and i4, the first or gate 64-1 for inputting the output signal of the second inverter i2 and the output signal of the fourth inverter i4, and the input range exceeded. The fifth and sixth inverters i5 and i6 connected in series for the time delay of the detection signal O, the enable signal Enable, the output signal of the fourth inverter i4 and the sixth inverter i6 The set or reset signal is inputted to the second or gate 64-2 and the output signals of the first and second or gates 64-1 and 64-2. And a reset or reset circuit section 64-5 for outputting the signal, an exclusive or gate 64-4 for inputting the output signals of the first and second OR gates 64-1 and 64-2, and ㆍ Output signal and blade of reset circuit unit 64-3 Multiple inputs for the output signal of the exclusive or gate 64-4, the output signal in which the exclusive or gate 64-4 is inverted through the ninth inverter i9, and the digital code are input. And a tenth inverter i10 for outputting an error correction signal out by inverting the output signals of the flexor 64-5 and the multiplexer 64-5.

위와 같은 구성으로 폴딩신호(MSB6), 인에이블 신호(E), 입력범위 초과 검출신호(O)에 의해 셋(s)과 리셋(r) 신호를 발생시키게 된다. 그리고 그와 동시에 각 비트의 디지털 코드(Digital code)와 셋(s) 또는 리셋(r)의 신호를 선택할 수 있는 멀티플랙서(64-5)의 선택신호가 발생하게 된다.With the above configuration, the set (s) and reset (r) signals are generated by the folding signal MSB6, the enable signal E, and the over-range detection signal O. At the same time, a selection signal of the multiplexer 64-5 capable of selecting a digital code of each bit and a signal of set (s) or reset (r) is generated.

여기서 셋ㆍ리셋 회로부(64-3)는 도 4와 같이 제1 오어 게이트(64-1)의 출력신호와 제2 오어 게이트의 출력신호(64-2)를 입력 받아 셋 또는 리셋 신호를 출력하기 위하여 제1 오어 게이트(64-1)의 출력 신호를 반전하는 제11 인버터(i11)와, 제2 오어 게이트(64-2)의 출력신호를 게이트 입력으로 하여 전원전압(Vcc)을 스위칭하는 제1 P모스 트랜지스터(P1)와, 제1 P모스 트랜지스터(P1)의 드레인과 출력 단자(out) 사이에 소스 및 드레인이 연결되며 제11 인버터(i11)의 출력신호를 게이트 입력으로 하는 제2 P모스 트랜지스터(P2)와, 제2 P모스 트랜지스터(P2)의 드레인에 연결되며 제1 오어 게이트(64-1)의 출력신호를 게이트 입력으로 하는 제1 N모스 트랜지스터(N1)와, 제1 N모스 트랜지스터(N1)의 소스와 접지 사이에 각각 드레인 및 소스가 연결되며 제2 오어 게이트(64-2)의 출력신호를 게이트 입력으로 하는 제2 N모스 트랜지스터(N2)로 이루어진다.Here, the set / reset circuit unit 64-3 receives the output signal of the first or gate 64-1 and the output signal 64-2 of the second or gate as shown in FIG. 4 to output the set or reset signal. In order to switch the power supply voltage Vcc by using the eleventh inverter i11 for inverting the output signal of the first OR gate 64-1 and the output signal of the second OR gate 64-2 as a gate input, A second P having a source and a drain connected between the first P-MOS transistor P1 and the drain and the output terminal out of the first P-MOS transistor P1 and using the output signal of the eleventh inverter i11 as a gate input. A first N-MOS transistor N1 connected to the MOS transistor P2, the drain of the second P-MOS transistor P2 and having an output signal of the first OR gate 64-1 as a gate input, and a first N A drain and a source are connected between the source and the ground of the MOS transistor N1, respectively, and an output signal of the second or gate 64-2. It made in the first 2 N MOS transistor (N2) to the gate input.

위와 같은 구성으로 입력이 '0'과 '1'인 부분에서는 디지털 출력이 '0'인 신호를 출력하고, '1'과 '0'인 부분에서는 디지털 출력이 '1'인 신호를 출력하게 된다.With the above configuration, the digital output is '0' at the input '0' and '1' and the digital output is '1' at the '1' and '0'. .

위와 같은 논리 관계를 (수학식 1)과 (표 1)로 정리하였다.The above logical relationship is summarized in (Equation 1) and (Table 1).

R) = SR R) = SR

MSB6MSB6 OO EE outout 00 00 00 Data PassData pass 1One Data PassData pass 00 1One 00 Reset(0)Reset (0) 1One Data PassData pass 1One 00 00 Set(1)Set (1) 1One Data PassData pass 1One 1One 00 Data PassData pass 1One Data PassData pass

결국 최종 6비트의 디지털 코드를 발생시키기 위하여 6개의 입력범위 초과 검출블록이 필요하다.As a result, six out of range detection blocks are needed to generate the final six bits of digital code.

도 5는 논리 연산부에 입력되는 각 신호에 대하여 모의 실험 결과를 나타낸 도면으로서, 디지털 코드에 대하여 입력범위 밖에서는 셋과 리셋 되어진 파형을 볼 수 있다.FIG. 5 is a diagram illustrating a simulation result for each signal input to a logic operation unit, and the set and reset waveforms can be seen outside the input range with respect to the digital code.

이상과 같이 본 발명에 따른 폴딩 인터폴레이션 A/D 변환기는 입력 범위를 벗어난 아날로그 입력신호를 폴딩신호를 통해 검출하고 디지털 출력단에서 정확하게 보정을 해줄 수 있게 되므로 입력범위를 벗어난 아날로그 입력신호의 시간 지연에 따른 디지털 출력 에러를 완벽하게 없앨 수 있다.As described above, the folding interpolation A / D converter according to the present invention detects an analog input signal out of an input range through a folding signal and accurately corrects the signal at a digital output terminal. Digital output error can be completely eliminated.

Claims (3)

서로 다른 레벨의 복수의 기준전압을 발생하는 기준전압 발생부;A reference voltage generator for generating a plurality of reference voltages of different levels; 아날로그 입력신호와 상기 서로 다른 레벨의 복수의 기준전압들을 각각 입력으로 하여 각각의 폴딩신호를 출력하는 복수의 폴더들;A plurality of folders for outputting respective folding signals by inputting an analog input signal and a plurality of reference voltages having different levels, respectively; 상기 복수의 폴더들의 인접한 두 폴더에서 발생한 폴딩신호로부터 등간격의 추가 교차점을 갖는 폴딩신호들을 출력하는 인터폴레이션부;An interpolation unit configured to output folding signals having additional intersection points of equal intervals from folding signals generated in two adjacent folders of the plurality of folders; 상기 인터폴레이션부의 출력신호를 기준신호와 비교하여 그 결과 값을 출력하는 비교부;A comparison unit comparing the output signal of the interpolation unit with a reference signal and outputting a result value; 상기 비교부의 결과 값을 인코딩하여 최하위 비트들을 출력하는 인코더부;An encoder unit for encoding the result value of the comparator and outputting least significant bits; 상기 아날로그 입력신호와 상기 기준전압 발생부에서 출력되는 기준전압을 입력으로 아날로그 입력범위 초과 검출 신호 및 인에이블 신호를 출력하는 입력범위 초과 검출 폴더; 및An input overrange detection folder configured to output an analog input overrange detection signal and an enable signal by inputting the analog input signal and the reference voltage output from the reference voltage generator; And 상기 입력범위 초과 검출 폴더에서 출력되는 입력범위 초과 검출 신호와 인에이블 신호 및 입력전압의 기준이 되는 폴딩신호를 입력으로 논리연산하여 에러 보정신호를 출력하는 에러 보정부가 구비된 것을 특징으로 하는 폴딩 인터폴레이션A/D 변환기.Folding interpolation, characterized in that an error correction unit for outputting an error correction signal by performing a logical operation of the input range detection signal and the enable signal and the folding signal which is a reference of the input voltage output from the input range detection detection folder as an input; A / D converter. 제 1 항에 있어서,The method of claim 1, 상기 에러 보정부는 상기 입력범위 초과 검출 폴더에서 출력되는 인에이블 신호와 입력범위 초과 검출신호 및 상기 폴딩신호를 전달받아 일시 저장하는 래치; 및The error corrector may include: a latch configured to receive and temporarily store an enable signal, an input overrange detection signal, and the folding signal output from the input overrange detection folder; And 상기 래치의 출력신호를 논리 연산하여 에러보정신호를 출력하는 논리연산부가 구비된 것을 특징으로 하는 폴딩 인터폴레이션 A/D 변환기.And a logic operation unit for outputting an error correction signal by performing a logic operation on the output signal of the latch. 제 2 항에 있어서,The method of claim 2, 상기 논리연산부는 폴딩신호와 인에이블 신호를 입력으로 하는 제1 오어 게이트;The logic operation unit may include a first or gate for inputting a folding signal and an enable signal; 입력 범위 초과 검출신호와 상기 인에이블 신호를 입력으로 하는 제2 오어 게이트;A second or gate for inputting an over-range detection signal and the enable signal; 상기 제1 및 제2 오어 게이트의 출력신호를 입력으로 셋 또는 리셋 신호를 출력하는 셋ㆍ리셋 회로부;A set / reset circuit section for outputting a set or reset signal as input to the output signals of the first and second or gates; 상기 제1 및 제2 오어 게이트의 출력신호를 입력으로 하는 익스클루시브 오어 게이트; 및An exclusive or gate for inputting output signals of the first and second or gates; And 상기 셋ㆍ리셋 회로부의 출력신호와, 상기 익스클루시브 오어 게이트의 출력신호와, 상기 익스클루시브 오어 게이트의 출력이 반전된 신호와, 디지털 코드를입력으로 상기 인코더부에 에러보정신호를 출력하는 멀티플랙서를 구비한 것을 특징으로 하는 폴딩 인터폴레이션 A/D 변환기.Outputting the error correction signal to the encoder by inputting the output signal of the set / reset circuit section, the output signal of the exclusive or gate, the signal of which the output of the exclusive or gate is inverted, and a digital code. A folding interpolation A / D converter comprising a multiplexer.