KR20020015205A - Method for manufacturing a storage node electrode of memory device - Google Patents

Abstract

PURPOSE: A method for forming a storage node electrode of a semiconductor device is provided to improve an electrical characteristic and yield, by making a metal silicide layer function as an etch barrier in removing polysilicon between bit lines and by decreasing contact resistance of the storage node electrode. CONSTITUTION: A plug is vertically connected to a junction region(102) of a substrate(100) through a contact hole inside an interlayer dielectric(104) on the substrate. The metal silicide layer is formed on the resultant structure. The bit line connected to the plug is formed on the metal silicide layer. A spacer of an insulation material is formed on the sidewall of the bit line. A conductive material is deposited between the spacers and on the bit line. A photoresist pattern is formed on the conductive layer by a photolithography process using a mask for removing the conductive material between the bit lines except the storage node electrode vertically connected to the plug. The conductive layer exposed by the photoresist pattern is etched to form a contact of the storage node electrode by using the metal silicide layer as an etch target.

Description

반도체 메모리장치의 스토리지 노드 전극 제조 방법{Method for manufacturing a storage node electrode of memory device}Method for manufacturing a storage node electrode of a semiconductor memory device

본 발명은 반도체 메모리장치의 스토리지 노드 전극 제조 방법에 관한 것으로서, 특히 비트라인의 측벽에 스페이서를 형성한 후에 폴리실리콘을 증착하고 스토로지노드 전극이 형성될 부분을 포토레지스트 패턴으로 마스킹한 후에 비트라인 사이의 폴리실리콘을 제거하여 스토리지노드 전극의 콘택을 형성하는 PPP(Pre-Poly Plug) 방법을 개선하기 위한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a storage node electrode of a semiconductor memory device, and more particularly, after forming a spacer on a sidewall of a bit line, depositing polysilicon, and masking a portion where a storage node electrode is to be formed with a photoresist pattern. It is a technique for improving the PPP (Pre-Poly Plug) method of forming a contact of the storage node electrode by removing the polysilicon between.

최근의 반도체 장치는 디바이스가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인과 커패시터 콘택, 비트라인과 커패시터 콘택의 마진이 점점 작아져 커패시터 콘택을 더욱 작게 형성해야만 한다.In recent semiconductor devices, as the device density increases, the memory cell size gradually decreases, so that the margins of the word line and capacitor contacts, the bit line and the capacitor contacts become smaller, and thus the capacitor contacts must be made smaller.

한편, 반도체 집적회로가 고집적화됨에 따라 다수의 배선층 또는 콘택홀 사이의 미스얼라인 마진(mis-align margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(self-align) 방식으로 형성함으로써 메모리셀의 면적을 축소시키는 방법이 연구개발되었다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미소화되는 반도체장치의 실현에 적합한 방법으로 사용된다.Meanwhile, as semiconductor integrated circuits are highly integrated, mis-align margins between a plurality of wiring layers or contact holes are gradually decreasing. Furthermore, in the case where there is no room in a design rule like a semiconductor memory cell and a pattern of the same pattern is repeated, a method of reducing the area of the memory cell by forming a contact hole in a self-aligned manner is studied. Developed. The contact hole is formed by using the step of the surrounding structure. The contact hole of various sizes can be obtained without using a mask by the height of the surrounding structure, the thickness of the insulating material on which the contact hole is to be formed, and the etching method. It is used in a method suitable for realizing a semiconductor device to be micronized.

도 1a 내지 도 1e는 종래 기술에 의한 반도체 메모리장치의 스토리지 노드전극을 제조하는 방법을 설명하기 위한 공정 순서도로서, 자기정렬 방식으로 스토리지 노드 전극의 콘택홀을 형성하는 것이다.1A to 1E are flowcharts illustrating a method of manufacturing a storage node electrode of a semiconductor memory device according to the related art, and form contact holes of the storage node electrode in a self-aligned manner.

우선, 도 1a에 도시된 바와 같이, 반도체기판(10)에 일련의 소자 공정을 실시하여 트랜지스터(미도시함)를 형성한 후에 기판의 상부면에 층간 절연막(14)내 콘택홀을 통해 기판의 접합 영역(12)에 수직으로 연결되는 플러그(18)를 형성한다. 이때, 층간 절연막(14)상부에는 층간 절연막과 식각 선택비가 있는 절연막(16)을 형성한다. 그리고, 절연막(16) 상부에 도전체로서 텅스텐막(20a)과 하드 마스크로서 질화막(20b)을 적층한 후에 이를 패터닝하여 플러그(18)와 연결되는 비트라인(20)을 형성한다.First, as shown in FIG. 1A, a series of device processes are performed on a semiconductor substrate 10 to form a transistor (not shown), and then a contact hole in the interlayer insulating layer 14 is formed on the upper surface of the substrate. A plug 18 is formed which is connected perpendicularly to the junction region 12. In this case, an insulating film 16 having an etch selectivity with an interlayer insulating film is formed on the interlayer insulating film 14. The tungsten film 20a as a conductor and the nitride film 20b as a hard mask are stacked on the insulating film 16 and then patterned to form a bit line 20 connected to the plug 18.

그 다음, 도 1b에 도시된 바와 같이 비트라인(20)이 형성된 결과물에 절연막으로서 질화막을 증착하고 이를 식각 공정으로 식각해서 비트라인(20) 측벽에 스페이서를 형성한다.Next, as illustrated in FIG. 1B, a nitride film is deposited as an insulating film on the resultant formed bit line 20 and etched by an etching process to form spacers on the sidewalls of the bit line 20.

그 다음, 도 1c 및 도 1d에 도시된 바와 같이 층간 절연막(22)과 식각 정지막(24)과 버퍼 산화막(26)을 순차 적층한 후에 자기정렬 콘택을 형성하기 위한 포토레지스트 패턴(28)을 형성한다.Next, as shown in FIGS. 1C and 1D, the interlayer insulating layer 22, the etch stop layer 24, and the buffer oxide layer 26 are sequentially stacked, and then the photoresist pattern 28 for forming a self-aligned contact is formed. Form.

그리고나서, 도 1e에 도시된 바와 같이 식각 공정을 진행하여 상기 포토레지스트 패턴(28)에 맞추어 버퍼 산화막(26), 식각 정지막(24) 및 층간 절연막(22)을 순차 식각한 후에 포토레지스트 패턴(28)을 제거한다. 그러면, 상기 비트라인(20)의 스페이서 사이의 플러그가 개방되는 콘택홀이 형성된다. 이 콘택홀에는 이후 스토리지 노드 전극과 수직으로 연결된 자기정렬형 콘택이 형성될 공간이다.Then, as shown in FIG. 1E, an etching process is performed to sequentially etch the buffer oxide layer 26, the etch stop layer 24, and the interlayer insulating layer 22 in accordance with the photoresist pattern 28, and then the photoresist pattern. Remove (28). Then, a contact hole for opening the plug between the spacers of the bit line 20 is formed. This contact hole is a space in which a self-aligned contact is formed to be vertically connected to the storage node electrode.

그러나, 상기와 같은 종래 자기정렬 콘택을 이용한 스토리지노드 제조 방법은 주로 층간 절연막과 스페이서와의 식각 선택비를 이용해서 자기정렬 콘택홀을 형성하는 것이므로 식각 공정시 비트라인의 주변 하드 마스크과 스페이서가 과도 식각되는 경우가 종종 있었다.However, since the storage node manufacturing method using the conventional self-aligned contact as described above mainly forms a self-aligned contact hole by using an etching selectivity between the interlayer insulating film and the spacer, the peripheral hard mask and the spacer of the bit line are excessively etched during the etching process. There were often cases.

이러한 과도 식각으로 인한 손실 부위는 이후 비트라인과 워드 라인(게이트전극)과의 쇼트를 유발할 뿐만 아니라 스토리지전극 콘택과 비트라인의 쇼트를 유발하는 문제점이 있었다. 이 뿐만 아니라 반도체 소자가 점차 축소되면서 상술한 자기정렬 콘택 방법을 이용하여 미세한 콘택홀의 선폭을 얻는데 한계가 있으므로 새로운 방안이 요구되고 있다.The loss due to the excessive etching not only causes a short between the bit line and the word line (gate electrode), but also causes a short between the storage electrode contact and the bit line. In addition, as the semiconductor device is gradually reduced, there is a limit in obtaining a fine contact hole line width by using the above-described self-aligned contact method. Therefore, a new method is required.

이를 위한 대안인 PPP 방법은, 비트라인의 측벽에 스페이서를 형성한 후에 폴리실리콘을 증착하고 스토로지노드 전극이 형성될 부분을 포토레지스트 패턴으로 마스킹한 후에 비트라인 사이의 폴리실리콘을 제거하여 스토리지노드 전극의 콘택을 형성하는 것이다. 이러한 PPP 방법은 스토리지노드 전극의 콘택을 양호하게 확보할 수 있어 종래 자기정렬 콘택방법을 개선하였다.An alternative PPP method is to form a spacer on the sidewalls of the bitline and then deposit polysilicon, mask the portion where the storage node electrode is to be formed with a photoresist pattern, and then remove the polysilicon between the bitlines and the storage node. To form a contact of the electrode. The PPP method can secure the contact of the storage node electrode well, thereby improving the conventional self-aligned contact method.

그러나, 이 PPP 방법은 비트라인과 스토리지노드 전극과의 쇼트를 방지하고자 비트라인 사이의 폴리실리콘을 완전히 제거해야 하므로 과도 식각을 진행할 경우 하부의 플러그의 손실이 발생하게 되어 결국, 반도체 메모리장치의 전기적 특성이 저하된다.However, in this PPP method, the polysilicon between the bit lines must be completely removed to prevent short circuit between the bit line and the storage node electrode. Therefore, a loss of the lower plug occurs when the excessive etching is performed. Properties are degraded.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 층간 절연막 상부에 플러그와 식각 선택비를 갖는 금속 실리사이드막을 추가 형성한 후에 PPP공정을 진행함으로써 이후 비트라인 사이의 폴리실리콘 제거시 금속 실리사이드막이 식각 장벽 역할을 하여 하부의 플러그를 안정되게 하고 실리사이드에 의해 스토리지 노드 전극의 콘택 저항이 낮아지는 반도체 메모리장치의 스토리지 노드 전극 제조 방법을 제공하는데 있다.An object of the present invention is to solve the above problems of the prior art, by further forming a metal silicide film having a plug and an etch selectivity on the interlayer insulating film after the PPP process to remove the metal during the polysilicon after the bit line A silicide layer serves as an etch barrier to stabilize a lower plug and to reduce a contact resistance of a storage node electrode by silicide, thereby providing a method of manufacturing a storage node electrode of a semiconductor memory device.

도 1a 내지 도 1e는 종래 기술에 의한 반도체 메모리장치의 스토리지 노드 전극을 제조하는 방법을 설명하기 위한 공정 순서도,1A to 1E are flowcharts illustrating a method of manufacturing a storage node electrode of a semiconductor memory device according to the prior art;

도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리장치의 스토리지 노드 전극 제조 방법을 설명하기 위한 공정 순서도이다.2A to 2F are flowcharts illustrating a method of manufacturing a storage node electrode of a semiconductor memory device according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100: 실리콘 기판 102: 접합 영역100: silicon substrate 102: junction region

104 : 층간 절연막 106 : 플러그104: interlayer insulating film 106: plug

108 : 금속막 108a : 금속 실리사이드막108 metal film 108a metal silicide film

110 : 비트라인 110a : 텅스텐막110: bit line 110a: tungsten film

110b : 하드마스크막 112 : 스페이서110b: hard mask film 112: spacer

114 : 도전체막 116 : PPP 패턴114: conductor film 116: PPP pattern

118 : PPP 식각 부위118: PPP etching site

상기 목적을 달성하기 위하여 본 발명은 반도체 메모리장치의 제조방법에 있어서, 반도체기판 상부의 층간 절연막내 콘택홀을 통해 기판의 접합 영역에 수직으로 연결되는 플러그를 형성하는 단계와, 구조물의 전면에 금속 실리사이드막을 형성하는 단계와, 금속 실리사이드막 상부에 플러그와 연결되는 비트라인을 형성하는 단계와, 비트라인 측벽에 절연물질의 스페이서를 형성하는 단계와, 스페이서 사이와 비트라인 상부에 도전체를 증착하는 단계와, 플러그와 수직으로 연결되는 스토리지 노드 전극을 제외한 비트라인 사이의 도전체를 제거하기 위한 마스크를 이용한 사진 공정으로 도전체막 상부에 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 의해 드러난 도전체막을 식각하되, 금속 실리사이드막을 식각 타겟으로 삼아 식각해서 스토리지 노드 전극의 콘택을 형성하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, the method including: forming a plug vertically connected to a junction region of a substrate through a contact hole in an interlayer insulating layer on an upper surface of the semiconductor substrate; Forming a silicide film, forming a bit line connected to the plug on the metal silicide film, forming a spacer of an insulating material on the sidewalls of the bit line, and depositing a conductor between the spacers and the bit line. Forming a photoresist pattern on the conductor film by a photolithography process using a mask to remove the conductor between the bit lines except for the storage node electrode connected vertically to the plug; and the conduction exposed by the photoresist pattern. Etch the body film, but use the metal silicide film as an etching target Up comprises the step of forming a contact of the storage node electrode.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리장치의 스토리지 노드 전극 제조 방법을 설명하기 위한 공정 순서도이다.2A to 2F are flowcharts illustrating a method of manufacturing a storage node electrode of a semiconductor memory device according to the present invention.

우선, 반도체기판(100)에 일련의 소자 공정을 실시하여 트랜지스터(미도시함)를 형성한 후에 기판의 상부면에 층간 절연막(104)내 콘택홀을 통해 기판의 접합 영역(102)에 수직으로 연결되는 플러그(106)를 형성한다. 그리고, 플러그가 (106)가 형성된 층간 절연막(104) 전면에 금속막(108)을 형성한다.First, a series of device processes are performed on the semiconductor substrate 100 to form a transistor (not shown), and then perpendicularly to the junction region 102 of the substrate through a contact hole in the interlayer insulating film 104 on the upper surface of the substrate. The plug 106 is connected. Then, the metal film 108 is formed on the entire surface of the interlayer insulating film 104 having the plug 106 formed thereon.

그 다음, 도 1b에 도시된 바와 같이 열처리 공정으로 금속막(108)의 표면을 을 실리사이드화하여 금속 실리사이드막(108a)을 형성한다. 그리고, 금속 실리사이드막(108a) 상부에 도전체로서 텅스텐막(110a)과 하드 마스크로서 질화막(110b)을 적층한 후에 이를 패터닝하여 플러그(106)와 연결되는 비트라인(110)을 형성한다.Next, as illustrated in FIG. 1B, the surface of the metal film 108 is silicided to form a metal silicide film 108a. The tungsten film 110a as a conductor and the nitride film 110b as a hard mask are stacked on the metal silicide film 108a and then patterned to form a bit line 110 connected to the plug 106.

계속해서, 도 2c에 도시된 바와 같이 비트라인(110)이 형성된 결과물에 절연막으로서 질화막을 증착하고 이를 식각 공정으로 식각해서 비트라인(110) 측벽에 스페이서(112)를 형성한다.Subsequently, as illustrated in FIG. 2C, a nitride film is deposited as an insulating film on the resultant formed bit line 110 and etched by an etching process to form a spacer 112 on the sidewall of the bit line 110.

그리고 나서, 도 2d에 도시된 바와 같이 스페이서(112) 사이와 비트라인 (110) 상부를 모두 덮도록 도전체로서 도프트 폴리실리콘(114)을 증착한다.Then, as illustrated in FIG. 2D, doped polysilicon 114 is deposited as a conductor to cover both the spacer 112 and the upper portion of the bit line 110.

그 다음, 도 2e에 도시된 바와 같이 플러그(106)와 수직으로 연결되는 스토리지 노드 전극을 제외한 비트라인(110) 사이의 폴리실리콘을 제거하기 위한 마스크를 이용한 사진 공정으로 폴리실리콘막(114) 상부에 포토레지스트 패턴(116)을형성한다.Next, as illustrated in FIG. 2E, the polysilicon layer 114 is formed on the upper surface of the polysilicon layer 114 by a photolithography process using a mask to remove the polysilicon between the bit lines 110 except for the storage node electrode connected to the plug 106. The photoresist pattern 116 is formed on the substrate.

그리고, 도 2f에 도시된 바와 같이 포토레지스트 패턴(116)에 의해 드러난 폴리실리콘막(114)을 식각하되, 금속 실리사이드막(108a)을 식각 타겟으로 삼아 식각한다. 그러면, 결과물에 남아 있는 폴리실리콘막(미도시됨)는 스토리지 노드 전극의 콘택이 되고, 비트라인(110) 사이의 폴리실리콘막(114)은 모두 제거된다.As illustrated in FIG. 2F, the polysilicon layer 114 exposed by the photoresist pattern 116 is etched, and the metal silicide layer 108a is etched using the etch target. Then, the polysilicon film (not shown) remaining in the resultant becomes a contact of the storage node electrode, and all of the polysilicon film 114 between the bit lines 110 is removed.

그러므로 본 발명의 폴리실리콘막 제거 공정시 비트라인사이의 폴리실리콘막을 모두 제거하기 위하여 과도 식각을 진행하더라도 금속 실리사이드막(108a)이 식각 장벽 역할을 하므로 과도 식각으로부터 하부 구조물의 손상을 막아준다.Therefore, the metal silicide layer 108a acts as an etch barrier even when excessive etching is performed to remove all of the polysilicon layers between the bit lines during the polysilicon layer removing process of the present invention, thereby preventing damage to the underlying structure from the excessive etching.

상기한 바와 같이 본 발명은, 층간 절연막 상부에 플러그와 식각 선택비를 갖는 금속 실리사이드막을 추가 형성하고 비트라인과 그 측벽에 스페이서를 형성한 후에 폴리실리콘을 증착하고 스토로지노드 전극이 형성될 부분을 포토레지스트 패턴으로 마스킹한 후에 비트라인 사이의 폴리실리콘을 제거하여 스토리지노드 전극의 콘택을 형성한다.As described above, according to the present invention, a metal silicide layer having a plug and an etch selectivity is further formed on the interlayer insulating layer, a spacer is formed on the bit line and the sidewall thereof, and then polysilicon is deposited and a portion of the storage node electrode is formed. After masking with the photoresist pattern, polysilicon between the bit lines is removed to form a contact of the storage node electrode.

따라서, 본 발명의 방법에 의해 비트라인 사이의 폴리실리콘 제거시 금속 실리사이드막이 식각 장벽 역할을 하여 하부의 플러그를 안정되게 보호하고 추가된 실리사이드에 의해 스토리지 노드 전극의 콘택 저항이 낮아져서 반도체 메모리장치의 전기적 특성과 수율을 향상시킬 수 있다.Therefore, the metal silicide layer acts as an etch barrier to remove the polysilicon between the bit lines by the method of the present invention, thereby stably protecting the plug at the bottom, and the contact resistance of the storage node electrode is lowered by the added silicide to reduce the electrical resistance of the semiconductor memory device. Can improve the properties and yield.

Claims (2)

반도체 메모리장치의 제조방법에 있어서,In the method of manufacturing a semiconductor memory device, 반도체기판 상부의 층간 절연막내 콘택홀을 통해 상기 기판의 접합 영역에 수직으로 연결되는 플러그를 형성하는 단계;Forming a plug vertically connected to a junction region of the substrate through a contact hole in the interlayer insulating layer on the semiconductor substrate; 상기 구조물의 전면에 금속 실리사이드막을 형성하는 단계;Forming a metal silicide film on the entire surface of the structure; 상기 금속 실리사이드막 상부에 상기 플러그와 연결되는 비트라인을 형성하는 단계;Forming a bit line connected to the plug on the metal silicide layer; 상기 비트라인 측벽에 절연물질의 스페이서를 형성하는 단계;Forming a spacer of an insulating material on the sidewalls of the bit line; 상기 스페이서 사이와 비트라인 상부에 도전체를 증착하는 단계;Depositing a conductor between the spacers and over the bitline; 상기 플러그와 수직으로 연결되는 스토리지 노드 전극을 제외한 비트라인 사이의 도전체를 제거하기 위한 마스크를 이용한 사진 공정으로 상기 도전체막 상부에 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern on the conductor layer by a photolithography process using a mask for removing a conductor between bit lines except for a storage node electrode connected vertically to the plug; And 상기 포토레지스트 패턴에 의해 드러난 도전체막을 식각하되, 상기 금속 실리사이드막을 식각 타겟으로 삼아 식각해서 스토리지 노드 전극의 콘택을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리장치의 스토리지 노드 전극 제조 방법.And etching the conductive film exposed by the photoresist pattern, using the metal silicide film as an etch target to form a contact of the storage node electrode. 제 1항에 있어서, 상기 도전체막을 식각할 때 과도 식각 공정으로 진행하는 것을 특징으로 하는 반도체 메모리장치의 스토리지 노드 전극 제조 방법.The method of claim 1, wherein the etching of the conductive layer proceeds to an over-etching process.