KR20020002942A - Apparatus for Parallel Testing in Semiconductor Memory Device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자의 병렬 테스트 장치에 관한 것으로, 특히 메인 앰프 블록과 출력 패드 사이에 둘 또는 그 이상의 비교 장치를 구비하여, 다수의 뱅크로부터 출력되는 여러 데이터를 동시에 테스트 할 수 있도록 한 반도체 메모리 소자의 병렬 테스트 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel test device for semiconductor memory devices, and more particularly, to a semiconductor memory provided with two or more comparison devices between a main amplifier block and an output pad so that multiple data output from a plurality of banks can be simultaneously tested. It relates to a parallel test device of the device.
도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치를 나타낸 것이다.1 illustrates a parallel test apparatus of a conventional semiconductor memory device.
종래의 반도체 메모리 소자의 병렬 테스트 장치는 메인 앰프 블록(2), 글로벌 데이터 버스 라인(GIO), 비교 블록(3) 및 데이터 출력 버퍼 블록(4)으로 구성된다.The parallel test apparatus of the conventional semiconductor memory device is composed of a main amplifier block (2), a global data bus line (GIO), a comparison block (3) and a data output buffer block (4).
메임 앰프 블록(2)은 특정 뱅크(1)의 각 메모리 셀로부터의 데이터를 증폭하는 16 개의 메인 앰프로 구성되며, 메인 앰프 블록(2)에서 증폭된 각 데이터는 글로벌 데이터 버스 라인(GIO)을 통해 비교 블록(3)으로 전송되고, 비교 블록(3)은 전송된 데이터를 비교하여 그 결과를 출력한다.The main amplifier block 2 is composed of 16 main amplifiers that amplify the data from each memory cell of a specific bank 1, and each data amplified in the main amplifier block 2 is connected to the global data bus line GIO. Is transmitted to the comparison block 3, and the comparison block 3 compares the transmitted data and outputs the result.
도 2를 참조하면, 비교 블록(3)은 4 개의 엑스 노아 게이트(EXN0 - EXN3)로 구성되며, 각 엑스 노아 게이트(EXN0 - EXN3)는 컬럼 데이터 버스 라인(CD0 - CD3)각각에 의해 선택된 4비트씩의 데이타를 입력받아, 엑스클루시브 노아링(exclusive noring)하여 그 결과(Z0 - Z3)를 각각 출력한다. 입력되는 4비트 데이터가 모두 같으면, 엑스 노아 게이트는 1을 출력하고, 4비트의 데이터 중 하나라도 다른 경우에는 0을 출력한다.Referring to FIG. 2, the comparison block 3 is composed of four X Noah gates EXN0-EXN3, and each X Noah gate EXN0-EXN3 is selected by each of the column data bus lines CD0-CD3. The data is received bit by bit, and the result is exclusive noring and outputs the results Z0 to Z3, respectively. If all of the 4-bit data input is the same, the x-noar gate outputs 1, and if any of the 4-bit data is different, 0 is output.
비교 블록(3)의 각 엑스 노아 게이트(EXN0 - EXN3)로부터 출력된 4비트의 데이터(Z0 - Z3)는 데이터 출력 버퍼 블록(4)에서 버퍼링되어 4개의 데이터 출력 패드를 통해 출력된다.Four bits of data Z0-Z3 output from each of the X-Noah gates EXN0-EXN3 of the comparison block 3 are buffered in the data output buffer block 4 and output through the four data output pads.
데이터 출력 패드를 통해 출력된 데이터는 테스터 회로(미도시)로 입력되며, 테스터 내에서 예상 데이터와 비교되어, 메모리 셀의 불량 여부가 판정된다.Data output through the data output pad is input to a tester circuit (not shown) and compared with expected data in the tester to determine whether the memory cell is defective.
상술한 바와 같이, 종래의 반도체 메모리 소자의 병렬 테스트 장치는 특정 뱅크의 메모리 셀 각각의 데이터 모두를 일반적인 리드(read)동작을 통해 읽어 낸 후, 테스트가 이루어지는데, 데이터를 일반적인 리드 동작을 통해 읽어 내는 데 있어, 한 번에 읽어 낼 수 있는 비트 수는 데이타 출력 패드의 수에 의해 제한되며, 따라서, 한 번에 테스트 할 수 있는 비트 수도 제한된다.As described above, the conventional parallel test apparatus of a semiconductor memory device reads all data of each memory cell of a specific bank through a general read operation, and then performs a test. The data is read through the general read operation. In outputting, the number of bits that can be read at one time is limited by the number of data output pads, thus limiting the number of bits that can be tested at one time.
예를 들어, 4개의 데이터 출력 패드를 구비한 상기 종래의 반도체 메모리 소자의 병렬 테스트 장치는 한 번에 한 뱅크의 16비트 데이터를 읽어 내어, 비교 블록을 통해, 4비트로 압축되며, 압축된 4비트의 데이터는 4개의 데이터 출력 패드를 통하여 각각 출력된다. 이에 따라, 데이터 출력 패드 수의 4배의 비트만을 한 번에 처리할 수 있어, 반도체 메모리 소자의 테스트에 많은 시간이 소요되며, 특히, 많은 메모리 셀을 테스트해야 하는 패키지 테스트나 웨이퍼 테스트의 경우 소요 시간은 훨씬 더 길어진다.For example, a parallel test apparatus of the conventional semiconductor memory device having four data output pads reads one bank of 16-bit data at a time and compresses it into four bits through a comparison block, and compresses four bits. The data of is output through each of the four data output pads. As a result, only four times as many bits as the number of data output pads can be processed at a time, which takes a lot of time to test a semiconductor memory device, especially in a package test or a wafer test that requires testing many memory cells. The time gets much longer.
본 발명은 상술한 바와 같은, 종래의 병렬 테스트 장치의 문제점을 해결하기 위해 이루어진 것으로, 메인 앰프 블록과 데이터 출력 패드 사이에 두 개 이상의 비교 블록을 구비하여, 다수의 뱅크로부터 출력되는 여러 데이터를 동시에 테스트 할 수 있는 반도체 메모리 소자의 병렬 테스트 장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the conventional parallel test apparatus as described above, and includes two or more comparison blocks between the main amplifier block and the data output pad to simultaneously display various data output from multiple banks. An object of the present invention is to provide a parallel test apparatus for a testable semiconductor memory device.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자 병렬 테스트 장치는The semiconductor memory device parallel test apparatus of the present invention for achieving the above object
다수 개의 뱅크로 구성된 반도체 메모리 소자에 있어서,In a semiconductor memory device composed of a plurality of banks,
상기 다수 개의 뱅크에 저장된 데이터를 컬럼 단위로 전송하는 컬럼 데이터 버스 라인;A column data bus line transferring data stored in the plurality of banks in column units;
다수 개의 뱅크 각각으로부터 다수 개의 컬럼 데이터 버스 라인을 통해 입력된 데이터를 증폭하여 출력하는 메인 앰프 블록;A main amplifier block for amplifying and outputting data input through a plurality of column data bus lines from each of the plurality of banks;
상기 메인 앰프 블록에서 증폭된 데이터를 각각 비교하여, 그 결과를 출력하는 프리 비교 블록;A pre-comparison block for comparing the data amplified in the main amplifier block and outputting a result thereof;
상기 프리 비교 블록의 출력 데이터 각각을 전송하는 다수 개의 글로벌 데이터 버스 라인;A plurality of global data bus lines transmitting each of the output data of the pre-comparison block;
상기 글로벌 데이터 버스 라인을 통해 전송된, 상기 프리 비교 블록에서 출력된 각 데이타를 비교하여, 상기 다수 개의 뱅크 및 다수 개의 컬럼 각각의 오류발생 여부를 데이터로 출력하는 비교 블록;A comparison block which compares each data output from the pre-comparison block transmitted through the global data bus line, and outputs as data whether an error of each of the plurality of banks and the plurality of columns occurs;
상기 비교 블록의 출력 데이타 중 뱅크 오류 발생 여부의 데이터를 버퍼링하여 출력하는 뱅크 지정 데이터 출력 버퍼 블록; 및A bank specifying data output buffer block for buffering and outputting data of whether a bank error has occurred among the output data of the comparison block; And
상기 비교 블록의 출력 데이터 중 컬럼 오류 발생 여부 데이터를 버퍼링하여 출력하는 컬럼 지정 데이터 출력 버퍼 블록;A column designation data output buffer block for buffering and outputting column error occurrence data among the output data of the comparison block;
을 포함한다.It includes.
도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치의 블록도.1 is a block diagram of a parallel test apparatus of a conventional semiconductor memory device.
도 2는 도 1에 나타낸 종래의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 비교 블록의 상세 회로도.Fig. 2 is a detailed circuit diagram of a comparison block in the parallel test apparatus of the conventional semiconductor memory device shown in Fig. 1.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치 블록도.3 is a block diagram of a parallel test apparatus of a semiconductor memory device according to a first embodiment of the present invention.
도 4는 도 2에 나타낸 본 발명의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 프리 비교 블록에 사용된 비교기의 상세 회로도.4 is a detailed circuit diagram of a comparator used in a free comparison block in the parallel test apparatus of the semiconductor memory device of the present invention shown in FIG.
도 5는 도 2에 나타낸 본 발명의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 뱅크 지정 블록의 상세 회로도.Fig. 5 is a detailed circuit diagram of a bank designation block in the parallel test apparatus for the semiconductor memory device of the present invention shown in Fig. 2.
도 6은 도 2에 나타낸 본 발명의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 컬럼 지정 블록의 상세 회로도.Fig. 6 is a detailed circuit diagram of a column designation block in the parallel test apparatus of the semiconductor memory device of the present invention shown in Fig. 2.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 칩 전원 전압 측정용 패드 구동장치의 상세 회로도.7 is a detailed circuit diagram of a pad driving device for measuring a chip power voltage in a parallel test device for a semiconductor memory device according to a second embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
30 : 제1 프리 비교 블록 31 : 제2 프리 비교 블록30: first free comparison block 31: second free comparison block
32 : 제3 프리 비교 블록 33 : 제4 프리 비교 블록32: third free comparison block 33: fourth free comparison block
GIO : 글로벌 데이터 버스 라인 BI : 뱅크 지정 블록GIO: Global data bus line BI: Bank assignment block
CI : 컬럼 지정 블록 60 : 칩 전원 전압 측정용 패드CI: Column assignment block 60: Pad for chip power voltage measurement
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 제1 실시예인 반도체 메모리 소자의 병렬 테스트 장치를 도시한 것이다.3 illustrates a parallel test apparatus of a semiconductor memory device according to a first embodiment of the present invention.
본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치는Parallel test apparatus of a semiconductor memory device according to a first embodiment of the present invention
제1 내지 제4 메인 앰프 블록(20 - 23)과, 제1 내지 제4 프리 비교 블록(30 - 33)과, 글로벌 데이터 버스 라인(GIO)과, 뱅크 지정 블록(BI) 및 컬럼 지정 블록(CI)으로 구성된 비교 블록(35)과, 뱅크 지정 데이터 출력 버퍼 블록(45)과, 컬럼 지정 데이터 출력 버퍼 블록(55)으로 구성된다.The first to fourth main amplifier blocks 20 to 23, the first to fourth pre-computation blocks 30 to 33, the global data bus line GIO, the bank designation block BI, and the column designation block ( A comparison block 35 composed of CI), a bank designation data output buffer block 45, and a column designation data output buffer block 55.
각 메인 앰프 블록(20 - 23)은 각 뱅크(10 - 13)에 속한 네 개의 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33) 각각에 의해, 컬럼 단위로 선택된, 4비트씩의 데이터를 증폭하는 16개의 메인 앰프로 구성되어, 각 뱅크(10 - 13)로부터의 데이터를 증폭하여 출력한다.Each main amplifier block 20-23 is selected in column units by each of the four column data bus lines (CD00-CD03, CD10-CD13, CD20-CD23, CD30-CD33) belonging to each bank (10-13). 16 main amplifiers amplify data of 4 bits each, and amplify and output data from the banks 10 to 13.
각 프리 비교 블록(30 - 33)은 네 개씩의 비교기(CM00 - CM03, CM10 - CM13, CM20 - CM23, CM30 - CM33)를 포함하는데, 도 4를 참조하면, 각 비교기(CM00 - CM03, CM10 - CM13, CM20 - CM23, CM30 - CM33)는 엑스 노아 게이트(1EX)로 구성되어, 각 뱅크에 속한 각각의 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)에 의해 컬럼 단위로 선택되어, 각 메인 앰프 블록(20 - 23)에서 증폭된, 4비트씩의 비트의 데이터를 입력받아, 엑스클루시브 노아링하여 그 결과(Z)를 출력한다.Each pre-comparison block 30-33 includes four comparators CM00-CM03, CM10-CM13, CM20-CM23, CM30-CM33. Referring to FIG. 4, each comparator (CM00-CM03, CM10-) CM13, CM20-CM23, CM30-CM33) are composed of X-Noah gates (1EX), and are set by respective column data bus lines (CD00-CD03, CD10-CD13, CD20-CD23, CD30-CD33) belonging to each bank. Four bits of data, which are selected in units of columns and amplified in each of the main amplifier blocks 20 to 23, are input, and the result is Z-exclusive and outputs the result (Z).
제1 내지 제4 프리 비교 블록(30 - 33)의 각 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)에 해당하는 엑스 노아 게이트의 출력은 각각, 글로벌 데이터 버스 라인(GIO_0 - GIO_15)에 의해 전송된다.The outputs of the X-Noah gates corresponding to the column data bus lines CD00-CD03, CD10-CD13, CD20-CD23, and CD30-CD33 of the first to fourth pre-comparison blocks 30 to 33 are respectively global data buses. Sent by lines GIO_0-GIO_15.
도 5에, 본 발명의 제1 실시예에 따른 비교 블록(35)의 뱅크 지정 블록(BI)이 도시되어 있다.In Fig. 5, the bank designation block BI of the comparison block 35 according to the first embodiment of the present invention is shown.
본 발명의 제1 실시예에 따른 뱅크 지정 블록(BI)은 글로벌 데이터 버스 라인(GIO)에 의해 전송된 제1 내지 제4 프리 비교 블록(30 - 33)각각으로부터의 4비트 데이터를 입력하여 엑스클루시브 노아링하는 4개의 엑스 노아 게이트(2EXB0, 2EXB1, 2EXB2, 2EXB3)로 구성된다.The bank designation block BI according to the first embodiment of the present invention inputs four bits of data from each of the first to fourth free comparison blocks 30 to 33 transmitted by the global data bus line GIO. Inclusive Noahing consists of four X Noah gates (2EXB0, 2EXB1, 2EXB2, 2EXB3).
도 6에 본 발명의 제1 실시예에 따른 컬럼 지정 블록(CI)이 도시되어 있다.6 shows a column designation block (CI) according to a first embodiment of the invention.
본 발명의 제1 실시예에 따른 컬럼 지정 블록(CI)은 글로벌 데이터 버스 라인(GIO)에 의해 전송된 제1 내지 제 4 프리 비교 블록(30 - 33)의 출력 데이터 중, 같은 컬럼 넘버를 가진 4개의 컬럼 데이터 버스 라인(CD00 - CD30, CD01 - CD31,CD02 - CD32, CD03 - CD33)의 4비트 데이터를 입력하여, 엑스클루시브 노아링하는 4 개의 엑스 노아 게이트(2EXC0, 2EXC1, 2EXC2, 2EXC3)로 구성된다.The column designation block CI according to the first embodiment of the present invention has the same column number among the output data of the first to fourth pre-comparison blocks 30 to 33 transmitted by the global data bus line GIO. 4 x Noah gates (2EXC0, 2EXC1, 2EXC2, 2EXC3) that input 4 bit data of 4 column data bus lines (CD00-CD30, CD01-CD31, CD02-CD32, CD03-CD33) It is composed of
본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치의 동작을 살펴보면 다음과 같다.The operation of the parallel test apparatus of the semiconductor memory device according to the first embodiment of the present invention is as follows.
모든 메모리 셀에 같은 데이터를 입력한 후, 메모리 소자를 테스트하는 데 있어,After inputting the same data into all the memory cells, to test the memory device,
각 뱅크(10 - 13)에 속한 네 개의 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)각각에 의해 선택된 4비트씩의 데이타는, 각 메인 앰프 블록(20 - 23)에서 증폭되어, 각 프리 비교 블록(30 - 33)의 엑스 노아 게이트(1EX)에 입력된다. 엑스 노아 게이트(1EX)는, 엑스 노아 게이트(1EX)에 입력된 4개의 데이터가 모두 같으면 1을, 각 컬럼 데이터 버스 라인의 4비트 메모리 셀에 오류가 있어, 입력된 네 개의 데이터가 모두 같지 않으면 0을 출력하게 된다.Four-bit data selected by four column data bus lines (CD00-CD03, CD10-CD13, CD20-CD23, CD30-CD33) belonging to each bank (10-13) is stored in each main amplifier block (20-13). 23 is amplified and input to the X-Noah gate 1EX of each pre-comparison block 30-33. The X Noah gate 1EX has a value of 1 if all four data inputted to the X Noah gate 1EX are the same. If the 4-bit memory cell of each column data bus line has an error, the four input data are not the same. Will output 0.
제1 내지 제4 프리 비교 블록(30 - 33)의 각 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)에 해당하는 엑스 노아 게이트의 출력은 각각 글로벌 데이터 버스 라인(GIO_0 - GIO_15)에 의해 전송된다.The outputs of the X-NOA gates corresponding to the column data bus lines CD00-CD03, CD10-CD13, CD20-CD23, and CD30-CD33 of the first to fourth pre-comparison blocks 30 to 33 are respectively global data bus lines. Transmitted by (GIO_0-GIO_15).
전송된 데이터는 비교 블록(35)의 뱅크 지정 블록(BI) 및 컬럼 지정 블록(CI)으로 각각 입력되어, 뱅크 지정 블록(BI)의 엑스 노아 게이트(2EXB0, 2EXB1, 2EXB2, 2EXB3)에 의해 엑스클루시브 노아링되어, 각 뱅크 오류 여부가 결과데이터(BK0, BK1, BK2, BK3)로 출력되며, 컬럼 지정 블록(CI)의 엑스 노아 게이트(2EXC0, 2EXC1, 2EXC2, 2EXC)에 의해 엑스클루시브 노아링(EX-NORing)되어,각 컬럼의 뱅크 오류 여부가 결과 데이터(Yi0, Yi1, Yi2, Yi3)로 출력되는데, 오류가 있으면 0을, 없으면 1을 출력한다.The transmitted data is input to the bank designation block BI and the column designation block CI of the comparison block 35, respectively, and the X and N gates 2EXB0, 2EXB1, 2EXB2 and 2EXB3 of the bank designation block BI are extracted. Inclusive, each bank error is output to the result data (BK0, BK1, BK2, BK3), and is inclusive by the X Noah gates (2EXC0, 2EXC1, 2EXC2, 2EXC) of the column designation block No-ring is performed, and whether or not a bank error of each column is output as result data Yi0, Yi1, Yi2, and Yi3. If an error is found, 0 is outputted, and if not, 1 is outputted.
뱅크 지정 블록(BI)으로부터 출력된 4비트의 데이터(BK0, BK1, BK2, BK3) 및 컬럼 지정 블록(CI)으로부터 출력된 4비트의 데이터(Yi0, Yi1, Yi2, Yi3)는 각각 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55)을 통해 버퍼링되어, 데이터 출력 패드를 통해 출력된다.The 4-bit data (BK0, BK1, BK2, BK3) output from the bank designation block (BI) and the 4-bit data (Yi0, Yi1, Yi2, Yi3) output from the column designation block (CI) are respectively the bank designation data. Buffered through output buffer block 45 and column specific data output buffer block 55, and output through the data output pad.
본 발명의 제2 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치는Parallel test apparatus of a semiconductor memory device according to a second embodiment of the present invention
상기 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치에 있어, 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55)과 칩 전원 전압 측정용 패드(60) 사이에, 칩 전원 전압 측정용 패드 구동장치를 더 구비하여, 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55)에서 출력되는 데이터를, 선택적으로, 데이터 출력 패드 또는 칩 전원 전압 측정용 패드(60)를 통해 출력한다.In the parallel test apparatus of the semiconductor memory device according to the first embodiment of the present invention, between the bank designation data output buffer block 45 and the column designation data output buffer block 55 and the chip power supply voltage measurement pad 60. And a pad driving device for measuring chip power supply voltage to selectively output data output from the bank designation data output buffer block 45 and the column designation data output buffer block 55 to a data output pad or chip power supply voltage. Output through the measuring pad 60.
도 7에 각 칩 전원 전압 측정용 패드의 구동 장치가 도시되어 있다. 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치에 사용된 각각의 칩 전원 전압 측정용 패드 구동 장치는 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55) 에서 출력되는 8비트 데이터 중 하나 및 테스트 모드 제어 신호(TM)를 입력받아, 낸딩하는 낸드 게이트(ND1)와, 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55) 에서 출력되는 8비트 데이터 중 하나 및 테스트 모드 제어 신호(TM)의 반전 신호를 입력받아, 노아링하는 노아 게이트(NOR1)와, 전원 전압(Vcc)과 접지 사이에 직렬로 연결되어, 게이트로, 낸드 게이트(ND1)의 출력 신호 및 노아 게이트(NOR1)의 출력 신호를 각각 입력받는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)로 구성된다.7 shows a driving device of each chip power supply voltage measurement pad. Each of the pad driving devices for measuring the chip power voltage used in the parallel test apparatus of the semiconductor memory device according to the second embodiment of the present invention is the bank designation data output buffer block 45 and the column designation data output buffer block 55. One of the output 8-bit data and the test mode control signal TM is input, and is output from the NAND gate ND1 for NAND, the bank designation data output buffer block 45 and the column designation data output buffer block 55. One of the 8-bit data and the inverted signal of the test mode control signal TM is input, and is connected in series between the NOR gate NOR1 and the power supply voltage Vcc and the ground, which serves as a gate, and the NAND gate ( The PMOS transistor PM1 and the NMOS transistor NM1 receive the output signal of the ND1 and the output signal of the NOR gate NOR1, respectively.
칩 전원 전압 측정용 패드 구동 장치의 동작을 살펴보면,Looking at the operation of the pad drive device for measuring the chip power voltage,
우선, 테스트 모드가 아닌 경우에, '로우'의 테스트 모드 제어 신호가 입력되면, 낸드 게이트(ND1)에서는 입력되는 데이터에 상관없이 '하이' 신호가 출력되며, 노아 게이트(NOR1)에서는 입력되는 데이터에 상관없이 '로우'신호가 출력되어, 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)는 모두 턴-오프되고, 칩 전원 전압 측정용 패드(60)는 구동되지 않는다.First, when the test mode control signal 'low' is input in the non-test mode, a 'high' signal is output from the NAND gate ND1 regardless of the data input, and the data input from the NOR gate NOR1. Regardless, the 'low' signal is output, so that both the PMOS transistor PM1 and the NMOS transistor NM1 are turned off, and the pad 60 for chip power voltage measurement is not driven.
반면, 테스트 모드에서는, '하이'의 테스트 모드 출력 신호가 입력되며,On the other hand, in the test mode, the test mode output signal of 'high' is input,
입력되는 데이터가 '하이'일 때, 낸드 게이트(ND1)의 '로우' 출력 신호에 의해 피모스 트랜지스터(PM1) 턴-온되고, 노아 게이트(NOR1)의 '로우' 출력 신호에 의해, 엔모스 트랜지스터(NM1)는 턴-오프 되어 '하이'의 출력 신호가 칩 전원 전압 출력용 패드로 출력되며, 입력 데이터가 '로우'일 때, 피모스 트랜지스터(PM1)는 턴-오프되고, 엔모스 트랜지스터(NM1)는 턴-온되어, 칩 전원 전압 출력용 패드로 '로우' 신호가 출력된다.When the input data is 'high', the PMOS transistor PM1 is turned on by the 'low' output signal of the NAND gate ND1, and the NMOS is turned on by the 'low' output signal of the NOR gate NOR1. The transistor NM1 is turned off so that the 'high' output signal is output to the pad for outputting the chip power voltage. When the input data is 'low', the PMOS transistor PM1 is turned off and the NMOS transistor ( NM1) is turned on, and a 'low' signal is output to the pad for outputting the chip power supply voltage.
이상 설명한 바와 같은 본 발명의 반도체 메모리 소자의 병렬 테스트 장치는 여러 뱅크의 메모리 셀로부터 출력되는 데이터를 두 개 이상의 비교 블록에서 비교하여, 결과적으로 오류가 발생한 메모리 셀의 위치를 지정하는 데이터를 출력하는데, 같은 수의 메모리 셀 데이터 모두를 읽어 낸 후 테스트 할 때에 비해, 데이터 출력시, 훨씬 더 적은 수의 데이터 출력 패드를 사용하게 된다.As described above, the parallel test apparatus of the semiconductor memory device of the present invention compares data output from memory cells of various banks in two or more comparison blocks, and outputs data specifying a location of a memory cell in which an error occurs as a result. In comparison, when reading and testing all the same number of memory cell data, a much smaller number of data output pads are used to output the data.
따라서, 정해진 데이터 출력 패드 수에 대해, 훨씬 더 많은 수의 메모리 셀을 테스트 할 수 있는 효과가 있다. 특히, 한 번에 많은 수의 메모리 셀을 테스트 해야 하는 패키지나 웨이퍼 테스트의 경우, 테스트에 소요되는 시간 감소 효과는 현저하다.Thus, for a given number of data output pads, there is an effect of testing a much larger number of memory cells. In particular, for package or wafer testing where a large number of memory cells must be tested at one time, the time required for testing is significant.
더욱이, 본 발명의 반도체 메모리 소자의 병렬 테스트 장치는 칩 전원 전압 측정용 패드 구동 장치를 포함하여, 테스트 동작 시 사용되지 않는 칩 전원 전압 측정용 패드를 테스트 데이터 출력시 활용하므로, 칩 전원 전압 측정용 패드(60)를 사용하지 않을 때에 비해, 테스트 속도는 현저히 증가한다.Furthermore, the parallel test apparatus of the semiconductor memory device of the present invention includes a chip driving voltage measuring pad driving device, and utilizes a chip power measuring pad which is not used in a test operation when outputting test data, thereby measuring chip power supply voltage. Compared to not using the pad 60, the test speed is significantly increased.
또한, 오류가 발생한 메모리 셀의 위치가 본 발명의 테스트 장치 내에서, 두 개의 비교 장치에 의해 파악되므로, 메모리 테스터에서 오류를 구별 할 필요가 없다.In addition, since the location of the memory cell in which the error occurred is identified by the two comparison devices in the test apparatus of the present invention, there is no need to distinguish the error in the memory tester.
아울러 본 발명의 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이므로, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, the embodiments of the present invention are disclosed for the purpose of illustration, and those skilled in the art will be capable of various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications should be regarded as belonging to the following claims. something to do.
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