KR20020002499A - 카메라 시스템, 카메라 시스템 제조 방법, 카메라 시스템동작 방법 및 집적 회로 - Google Patents
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Abstract
본 발명은 고체 상태 기판 내에 집적되는 전자기 방사(electromagnetic radiation)를 위한 검출기 및 카메라 시스템에 관한 것이다. 상기 기판은 제 1 도전성의 제 1 영역 및 제 2 도전성의 제 2 영역을 포함하는데, 상기 제 1 영역은 상기 제 2 영역에 인접하고, 상기 제 1 및 제 2 영역은 검출 접합(a detection junction)을 형성하며, 상기 접합의 적어도 일부는 상기 검출 접합 위의 기판의 표면의 평면에 대하여 실질적으로 직교한다. 카메라 시스템은 고체 상태 기판 내에 집적되는 이미징 센서(an imaging sensor)내의 픽셀들의 구성(a configuration of pixels)을 포함하는데, 본질적으로 각각의 픽셀은 적어도 부분적으로 제 2 도전성 타입의 영역에 의해서 둘러싸이는 제 1 도전성 타입의 영역을 포함하며, 이로 인하여 접합 영역을 형성하고, 제 1 도전성 타입의 영역은 적어도 하나의 컨택트 영역(contact area)을 포함한다. 카메라 시스템은 상기 기판 상의 적어도 상기 제 1 도전성 타입의 상기 영역, 상기 접합 영역 및 상기 컨택트 영역에 입사(impinging) 방사에 의해서 생성되는 전하 캐리어를 수집하는 수단을 더 포함한다.
Description
본 발명은 고체 상태 이미징 디바이스(solid state imaging devices) 분야 및 이러한 디바이스를 제조하며 동작시키는 방법에 관한 것이다. 보다 구체적으로, 금속 산화물 반도체(Metal-Oxide-Semiconductor(MOS)) 또는 상보형 금속 산화물 반도체(Complementary Metal-Oxide-Semiconductor(CMOS)) 기술에서 제조가능한 이미징 디바이스가 개시된다.
본 기술 분야에는 고체 상태 이미징 센서(Solid state imaging sensor)가 공지되어 있다. 통상적으로, 고체 상태 이미징 센서는 CCD 기술, CMOS- 또는 MOS- 기술에서 실시된다. 고체 상태 이미징 센서는 카메라 시스템에서 광범위하게 이용된다. 이러한 실시예에서, 감광성 소자들(light sensitive elements)을 포함하는 픽셀의 매트릭스(a matrix of pixels)가 이미징 센서(an imaging sensor)를 구성하는데, 이는 카메라 시스템 내에 마운팅(mounting)된다. 상기 매트릭스의 신호는 측정되어 소위 비디오 신호에 멀티플렉싱된다(multiplexed).
고체 상태 이미징 센서 기반 카메라 시스템은 통상적으로 폐쇄 회로 텔레비전(Closed Circuit Television(CCTV)), 비디오 카메라와 캠코더, 스캐너 및 PC 카메라, PDA, 이동 전화와 DSC, 비디오 회의용 카메라(cameras for video conferencing) 및 디지털 스틸 카메라(Digital Still Cameras) 등의 새로이 개발된 시장과 같은 전자 이미징 애플리케이션에서 주로 이용된다. 카메라 시스템내의 고체 상태 이미징 센서의 다른 애플리케이션은 실제 이미지가 필름 물질 상에 찍히지 않고 고체 상태 센서(solid state sensor)내에 찍히는 디지털 사진 카메라 시스템(digital photography camera systems)내에서의 이용이다. 고체 상태 이미지 센서의 보편적인 형태 중 하나는 전하 결합 디바이스(Charge Coupled Device(CCD)) 이미지 센서이며, 표준 CMOS 기술에서 제조된 센서들 또한 이용되고 있다. 이러한 CCD 및 CMOS 이미지 센서는 통상적으로 반도체 기판 내에 형성된 픽셀들의 어레이(an array of pixels)를 포함하는데, 각각의 픽셀은 통상적으로 입사광에 응답하기 위하여 광다이오드(a photodiode) 또는 대안적으로 폴리실리콘 전극(a polysilicon electrode)(포토게이트(photogate)) 형태의 감광성 소자(photosensitive element)를 포함한다.
CCD 기반 카메라 시스템은 CMOS 또는 MOS 기반 카메라 시스템과 비교하여 이미지 내에 보다 적은 잡음 요동(noise fluctuations)을 가진다. 따라서, 근래에는 비디오 또는 정지 영상 카메라 애플리케이션과 같은 고질의 이미지가 요구되는 애플리케이션에서 CCD 기반 카메라 시스템이 선호된다. 본 기술 분야에서는 CMOS 기반 카메라 시스템의 이미지 질을 향상시키기 위한 계속적인 노력이 있다. CMOS 전자 기술의 부가적인 소형화(miniaturization)에 기인하여, 복잡한 CMOS 또는 MOS기반 픽셀을 CCD 기반 픽셀만큼 작게 구현하는 것이 보다 더 가능해졌다. 또 다른 CMOS 또는 MOS 기반 픽셀의 장점은 CMOS는 대부분의 파운드리(foundries)에서 기술이 제공되는 반면, CCD 기술은 좀처럼 제공되지 않으며 보다 복잡하고 비용이 많이 든다는 점이다. CMOS 또는 MOS 기술에서 실시된 이미지 센서에서, 수동 픽셀(passive pixels)을 가지는 CMOS 또는 MOS 이미지 센서들과 능동 픽셀(active pixels)을 가지는 CMOS 또는 MOS 이미지 센서들은 구분된다. 능동 픽셀은 픽셀 내에 집적되어 감광성 소자 상에 수집된 전하를 증폭하는 수단으로 구성된다. 수동 픽셀은 상기 수단을 가지지 않아서 픽셀 내에 집적되지 않으며, 픽셀을 향한 긴 라인으로 접속되는 감전하 증폭기(a charge-sensitive amplifier)를 요구한다. 이러한 연유에서, 능동 픽셀 이미지 센서는 수동 픽셀 이미지 센서보다 잠재적으로 잡음 요동에 덜 민감하다. 능동 픽셀내의 추가적인 전자 소자에 기인하여, 능동 픽셀 이미지 센서는 보다 복잡한 기능들을 수행할 수 있을 것인데, 이는 카메라 시스템의 성능을 위하여 바람직할 수 있다. 상기 기능들은 필터링, 보다 높은 스피드에서의 동작 또는 보다 과도한 조도(extreme illumination) 조건에서의 동작을 포함할 수 있다.
CMOS 기반 능동 픽셀 센서(active pixel sensors(APS))의 제조는 보다 많은 장점을 가진다. APS 센서는 용이하게 소형화될 수 있다. 이것은 카메라 시스템이 기본적으로 단일 칩 및 렌즈일 수 있으며, 단일 칩은 단일 처리 기능을 포함하기 때문이다. 전체 카메라 시스템을 소형화하는 데에 제공될 가능성은, 예를 들어 셀룰러 전화 또는 이동 PC와 같은 이동 애플리케이션에 있어서 중요하다. 하나의 칩상에의 증가된 기능의 집적화에 기인하여, APS 칩의 전력 소비 또한 감소될 수 있다. 더욱이, 신호 처리 기능의 칩 상의 집적화는 각각의 센서의 픽셀로의 랜덤 액세스와 같은 특정한 특징의 실시와, 머신 비전(machine vision) 또는 트랙킹(tracking)과 같은 애플리케이션에 대하여 원하는 작은 윈도우의 판독(readout of small windows)과 소비자 애플리케이션을 위한 전자 팬(electronic pan) 및 줌(zoom)을 가능하게 한다.
상기 기술된 바와 같이, 능동 픽셀을 가지는 CMOS 이미지 센서는 각각의 픽셀 내에 적어도 하나의 감광성 소자 및 적어도 하나의 MOS 증폭 트랜지스터를 포함한다. 통상적인 픽셀 타입은 감광성 소자, 감광성 소자와 직렬로 연결된 리셋 트랜지스터(a reset transistor) 및 감광성 소자와 리셋 트랜지스터에 접속된 증폭 트랜지스터(an amplifying transistor)를 포함하는 소위 3T 픽셀이다(Yadid-Pecht, IEEE Trans. Electr. Dev. 38(8), 1772(1991) 참조). 몇몇 애플리케이션에서는, 리셋 트랜지스터는 로그 특성(a logarithmic characteristic)을 가지는 3T 트랜지스터를 규정하도록 구성된다(M.A. mahowald, SPIE Proceedings Vol. 1473, 52(1991) 참조).
고체 상태 이미징 디바이스에서의 이미징 프로세스는 고체 상태 기판 상에 입사하는(impinging) 방사에 의해서 개시된다. 실리콘 기판에서, 광(light)과 같은 입사 전자기 방사(impinging electromagnetic radiation)는 수집(collect)되어 픽셀의 매트릭스의 주변(periphery of pixels) 또는 픽셀 내에 또는 픽셀의 매트릭스 내에 집적된 증폭 전자 소자에서 증폭 전자 소자(amplifying electronics)에서추가적으로 처리될 전하 캐리어들(전자-정공 쌍)을 생성한다. 통상적으로, 입사 광(impinging light)은 나중에 p-n 접합으로 칭해지는(labeling)되는 p-n 또는 n-p 또는 n+-p 또는 p+-n 또는 이와 같은 접합이 존재하는 감광성 소자 내에서 검출된다. 따라서, 감광성 소자는 바이폴라 트랜지스터와 같은 트랜지스터일 수도 있으며, 또는 감광성 소자는 MOS 트랜지스터의 실리사이드되지 않은 드레인/소스 영역(an unsilicided drain/source area of a MOS transistor)과 같은 트랜지스터의 일부일 수도 있다. 감광성 소자는 1셀 전하 결합 디바이스 라인(a one-cell charge coupled device(CCD) line) 또는 IR 타입의 센서와 같은 포토게이트(photogate)일 수도 있다. p-n 접합은 통상적으로 역 바이어스되며, 따라서 강화된 공핍층을 가진다. p-n 접합은 통상적으로 픽셀들의 매트릭스가 집적되는 고체 상태 기판의 표면에 위치한다. 이러한 디바이스의 기하학적 구조의 예가 특허 출원 WO93/19489인 도 2 및 특허 출원 WO98/49729인 도 3 내지 도 11에 도시되어 있다. 통상적인 기하 구조는 본 특허 출원인 도 1에 도시되어 있다. 도 1에 도시된 바는 MOS 기술에서 통상적으로 실시된 고체 상태 이미징 디바이스의 일부의 단면도이다. 감광성 소자는 공핍 영역(13)이 적절한 전압의 인가를 통하여 강화될 수 있는 n+-p 접합(p 영역(12)상의 n+영역(11))에 의해서 형성된다. p 영역은 기판내의 p 웰(p-well) 또는 p 타입 기판 자체일 수 있다. 상이한 감광성 소자는 필드 격리 영역(field isolation regions(산화물 물질(14)로 만들어진 LOCOS 영역))에 의해서 격리된다. 또한, 전체 픽셀 구성(a whole pixel configuration),즉 관련된 증폭 및/또는 액세스 트랜지스터들은 감광성 소자들로 격리 영역 중간의 영역 내에 집적될 수 있다.
고체 상태 이미징 디바이스의 주된 애플리케이션에 있어서, 입사 방사(impinging radiation)의 변환에서의 고효율의 획득은 중요한 목표이며, 중요한 설계 기준이 된다. 특히, CMOS 기반 이미징 디바이스에 있어서 이러한 목표가 이미징 디바이스의 중요한 비용 상승을 초래할 비표준 프로세스와 같은 MOS 프로세스 흐름을 상당히 변경하지 않고서 구현되는 것은 바람직하다.
특허 출원 EP883187은 입사 방사(impinging radiation)의 변환에서 고효율을 가지는 CMOS 기반 이미징 디바이스를 개시한다. 그러나, EP883187에 개시된 개념은 보다 큰 게이트 길이 디바이스(larger gate length devices), 즉 1.2 또는 0.7 또는 0.5 또는 0.35㎛ CMOS 기술에 실시되는 CMOS 기반 이미징 디바이스의 경우에만 적합하다. 더욱이, 이러한 개념은 표준 CMOS 프로세스 흐름에 몇몇 변경을 요구한다. EP883187의 개념은 소비자 애플리케이션(5,6 ×5,6 ㎛)과 같은 보다 작은 픽셀 크기는 수용될 수 없는 많은 애플리케이션에서 보다 큰 픽셀 크기(>7,5 ㎛ ×7,5 ㎛)에 대하여 10%의 오더(order)의 변조 전달 함수(Modulation Transfer Function)의 결함을 여전히 보여준다.
통상적으로, 보다 작은 게이트 길이 디바이스에서, 특히 보다 작은 게이트 길이 디바이스에서의 상이한 영역의 필요한 도핑 밀도가 증가함에 따라 감광성 소자의 공핍층 또한 감소된다. 변환의 결과로서, 이러한 보다 작은 게이트 길이 CMOS 기반 이미징 디바이스의 효율은 감소하며, 따라서 중요한 설계 기준을 충족시킬수 없다. 더욱이, 접합 누설 전류는 적어도 한 오더의 크기(an order of magnitude)만큼 증가하며, 접합 캐패시턴스는 수배(sereral factors)만큼 감소한다.
본 기술에 있어서의 다른 문제점은 입사 방사(impinging radiation)의 침투 깊이(penetration depth)와 관련되어 있다. 도 1에 도시된 바와 같은 종래 기술의 검출 기하 구조(detection geometry)에서, 예를 들면 고체 상태 기판 내에 보다 깊이 침투하는 광량자(light photon) 에 의해서 기판 내에 보다 깊이 생성된 전하 캐리어는 수집되지 않는다. 이러한 현상은 CMOS 기반 이미징 디바이스의 변환 효율의 감소를 초래한다. 특허 출원 EP883187에 개시된 이러한 문제점의 해결책은 감광성 소자의 p-n 접합 외부의, 고체 상태 기판의 표면 영역 내에서 생성된 전하 캐리어가 수집되지 않는다는 사실에 의해서 방해받는다.
본 기술의 또 다른 문제점은 고체 상태 기판의 표면에서의 손상 및 댕글링 본드(dangling bonds)가 존재한다는 점이다. 감광성 소자의 p-n 접합내의 이러한 표면 상태의 존재는 고체 상태 이미징 센서의 성능에 부정적인 영향을 미쳐서 이미징 디바이스의 성능에 부정적인 영향을 미칠 수 있는 전하층(a charge layer) 및 누설 전류를 생성할 수 있다.
본 발명의 목적은 입사 방사(impinging radiation)의 변환에 있어서 고효율을 가지는 검출기 또는 센서 또는 카메라 시스템과 같은 고체 상태 이미징 디바이스를 개시하는 것이다. 본 발명의 다른 목적은 표준 생산 프로세스를 상당히 변경하지 않아 적절한 비용으로 고체 상태 이미징 디바이스를 만들 수 있는 제조가능한검출기 또는 카메라 시스템과 같은 고체 상태 이미징 디바이스를 개시하는 것이다. 본 발명의 몇몇 측면은 아래와 같이 요약된다. 본 섹션 및 본 명세서에 걸쳐 설명되는 본 발명의 상이한 측면 및 실시예는 결합될 수 있다. 본 발명의 각각의 측면 또는 실시예는 적어도 하나의 상기 언급된 종래 기술에 있어서의 문제점을 해결한다. 본 요약 및 본 명세서에서 사용되는 많은 용어들은 본 섹션의 말미에서 설명된다.
본 발명의 제 1 측면에서, 전자기 방사용 검출기가 개시된다. 이러한 검출기는 고체 상태 (실리콘)기판내의 집적 회로의 일부일 수 있다. 검출기는 또한 적어도 부분적으로 고체 상태 기판 내에 집적될 수 있는데, 상기 기판은 제 1 도전성의 제 1 영역 및 제 2 도전성의 제 2 영역을 포함하고, 상기 제 1 영역은 상기 제 2 영역에 인접하며, 상기 제 1 및 제 2 영역은 검출 접합(a detection junction)을 형성하고, 상기 검출 접합의 적어도 일부는 실질적으로 상기 검출 접합 위의 기판의 표면의 평면에 대하여 직교한다. 상기 제 1 영역의 적어도 일부 및 상기 검출 접합은 패시베이팅 층(a passivating layer)으로 피복되어 제 1 영역과의 평탄한 계면(a smooth interface)을 선택적으로 규정할 수 있다. 패시베이팅 층은 절연 물질 또는 반도전성 물질일 수 있다. 바람직한 실시예에서, 패시베이팅 층은 산화물 층이다. 이들 실시예에서, 제 1 영역 및 제 2 영역은 기판의 표면층 내에 위치한다. 또한 제 2 영역은 동일하거나 다른 패시베이팅 층에 의해서 피복될 수 있다. 본 발명의 한 실시예에서, 상기 패시베이팅 층은 기판 물질의 적어도 하나의 상승부(elevated portion)로 인터럽트(interrupt)될 수 있으며, 컨택트 영역은 선택적으로 상승부내에 위치할 수 있다. 제 2 도전성 타입의 영역은 제 2 도전성 타입의 영역을 측면을 따라서 전체적으로 둘러쌀 수 있다. 본 발명의 이러한 제 1 측면의 실시예에 따르면, n 타입 도전성의, 바람직하게 1015-1016-1017/cm3의 오더(order)의 전하 캐리어의 도핑 농도의 제 1 영역 및 p 타입 도전성의, 바람직하게 1015-1016-1017/cm3의 오더(order)의 전하 캐리어의 도핑 레벨의 제 2 영역을 이용하여 전자기 방사용 검출기를 만들 수 있다. 또한, 도핑 레벨은 5.1014/cm3의 오더(order)로 낮아지거나 5.1014-1018/cm3의 오더로 높아질 수 있다. 이러한 실시예에 따른 제 1 및 제 2 영역은 약 0.3 내지 0.5 내지 1 ㎛의 깊이를 가질 수 있다. 또한, 단지 제 1 영역만이 이러한 깊이를 가질 수 있으며, 제 2 영역은 기판의 일부이거나 동일한 도핑 타입을 가지지만, 기판과는 상이한 도핑 레벨을 가진다.
검출기는 카메라 및 비디오 카메라 및 캠코더, 비디오 회의용, 또는 디지털 사진 또는 의료기내의 카메라 시스템, 또는 산업용 이미징 시스템과 같은 전자 이미징 애플리케이션용 카메라 시스템의 일부로서 이용될 수 있다. 또한, 검출기는 PC 또는 이동 전화 또는 도입부에서 기술된 카메라와 같은 메모리 기능을 가지는 환경에서의 카메라 시스템의 일부일 수 있다. 카메라 시스템에서, 검출기에 입사(impinging) 방사 또는 적어도 제 1 영역 및 제 1 영역과 제 2 영역 중간의 접합 상에 입사(impinging) 방사에 의해서 생성된 전하 캐리어는 컨택트 영역 내에 수집되어 컨택트 영역의 금속화(metallization)를 거쳐서 증폭 및 이미지 처리 전자 장치에 전송될 수 있다. 본 발명의 실시예에서, 제 1 영역내의 전하 캐리어를 수집하기 위하여 제 1 영역내의 컨택트 영역에 전압이 인가될 수 있으며, 바람직하게 상기 제 1 영역을 둘러싸는 제 2 영역은 접지된다. 카메라 시스템의 적어도 일부는, 예를 들면 실리콘 기판내의 집적 회로(칩)내에 집적될 수 있다. 이러한 실시예에서, 카메라 시스템은 근본적으로 단일 칩과, 예를 들면 마이크로 렌즈(a microlens)와 같은 렌즈일 수 있는데, 이 단일 칩은 전자기 방사용 검출기, 신호 처리 기능부 및 획득된 이미지를 저장하는 메모리를 포함한다.
본 발명의 제 2 측면에서, 전자기 방사용 카메라 시스템이 개시된다. 상기 카메라 시스템은 픽셀들의 구성(a configuration) 또는 매트릭스(matrix)를 고체 상태 기판 내에 집적되는 이미징 센서 내에 포함하는데, 필수적으로 각각의 픽셀은 제 2 도전성 타입의 영역에 의해서 적어도 부분적으로 둘러싸이는 제 1 도전성 타입의 영역을 포함하며, 이로 인하여 적어도 하나의 컨택트 영역을 포함하는 제 1 도전성 타입의 접합 영역을 형성한다.
카메라 시스템은 상기 컨택트 영역내의, 상기 제 1 도전성 타입의 적어도 상기 영역 및 상기 접합 영역내의 상기 기판 상에 입사(impinging) 방사에 의해서 생성되는 전하 캐리어를 수집하는 수단을 더 포함할 수 있다. 이에 관하여, 이러한 본 발명의 제 2 측면의 실시예에서, 이러한 제 1 영역내의 전하 캐리어를 수집하기 위하여 제 1 영역내의 컨택트 영역에 전압이 인가될 수 있으며, 바람직하게 상기 제 1 영역을 둘러싸며 인접하는 픽셀들간에 공유되는 제 2 영역은 접지될 수 있다.
카메라 시스템은 상기 제 2 도전성 타입의 영역의 일부에 집적되는 적어도하나의 동작 트랜지스터(operation transistor) 또한 포함할 수 있다. 이러한 방식으로, 제 1 영역의 컨택트 영역을 제 2 영역내의 트랜지스터 또는 트랜지스터의 세트에 접속함으로써 픽셀 구성(a pixel configuration)이 만들어 질 수 있다. 또한, 트랜지스터는 제 1 도전성 타입의 영역 내에 규정될 수 있다. 카메라 시스템의 센서의 픽셀의 검출 접합은 실질적으로 상기 검출 접합 위의 기판의 표면의 평면과 직교하며, 제 2 도전성 타입의 영역은 제 1 도전성 타입의 영역을 하나의 픽셀 또는 모든 픽셀의 측면을 따라 실질적으로 전적으로 둘러쌀 수 있다.
카메라 시스템은 하나의 픽셀 또는 그 이상 또는 모든 픽셀 내의 제 1 도전성 타입의 영역 상에 패시베이팅 층(a passivating layer)을 더 가질 수 있는데, 이 패시베이팅 층은 제 1 도전성 타입의 영역으로 선택적으로 평탄한 표면을 규정한다. 이 패시베이팅 층은 영역 상에 제공될 수도 있다. 패시베이팅 층은 절연체 물질을 포함할 수 있으며, 제 1 도전성 부분의 영역 내의 컨택트 영역은 기판의 상승부일 수 있으며, 상기 상승부는 절연체 물질을 포함하는 상기 층을 인터럽트(interrupt)한다.
카메라 시스템상에 입사 방사는 바람직하게 상기 이미징 센서 상에 입사 방사를 상기 제 1 도전성 타입의 상기 영역 및 상기 접합 영역 내로 보내는 마이크로렌즈 시스템을 통하여 상이한 픽셀로 보내어질 수 있다. 이 카메라 시스템은 카메라 시스템 상에 입사 광의 색(color)과 같은 입사 방사(impinging radiation)의 특성에 민감한 필터를 또한 포함할 수 있다. 본 발명의 실시예에서, 카메라 시스템 또는 이의 일부는 1.2 또는 0.7 또는 0.5 또는 0.35 또는 0.25 또는 0.18㎛ 또는보다 작은 게이트 길이 CMOS 프로세스에 따라 픽셀의 매트릭스로 실리콘 기판 내에 집적될 수 있다. CMOS 프로세스는 STI-선택사양을 포함할 수 있다. 이러한 방식으로, 카메라 시스템은 기본적으로 단일 실리콘 칩 및 렌즈일 수 있는데, 단일 실리콘 칩은 신호 처리 기능을 포함한다. 전체 카메라 시스템을 최소화하기 위하여 제공되는 가능성은, 예를 들어 셀룰러 폰 또는 이동 PC와 같은 이동 애플리캐이션에 있어서 매우 중요하다. 기능 및 센서의 한 칩 상의 집적에 기인하여, 카메라 시스템의 전력 소비는 감소될 수 있다. 더욱이, 신호 처리 기능의 한 칩 상의 집적은 센서의 각각의 픽셀로의 랜덤 액세스, 머신 비전(machine vision) 또는 트랙킹(tracking), 소비자 애플리케이션을 위한 전자 팬(electronic pan) 및 줌(zoom)과 같은 애플리케이션에 대하여 원하는 작은 윈도우 판독과 같은 특정 피쳐(feature)의 실시를 가능하게 한다.
전자 이미징 애플리케이션용 카메라 시스템은 카메라 또는 비디오 카메라 또는 캠코더 또는 비디오 회의용 카메라 시스템 또는 디지털 사진용 카메라 시스템 또는 의학용 이미징 애플리케이션 또는 산업용 이미징 애플리케이션일 수 있다. 또한 카메라는 PC 또는 이동 전화 또는 도입부에서 언급된 카메라와 같은 메모리 기능을 가지는 환경에서 집적될 수 있다.
본 발명의 제 3 측면에서, 전자기 방사용 카메라 시스템을 제조하는 방법이 개시되는데, 상기 카메라 시스템은 제 2 도전성 타입의 고체 상태 기판 내에 집적되는 이미징 센서 내에 픽셀들의 구성(a configuration of pixels)을 포함한다. 이 방법은
상기 기판 내에 제 1 도전성 타입의 영역을 규정하는 단계와,
상기 기판 내에 상기 제 1 도전성 타입의 상기 영역에 인접한 제 2 도전성 타입의 영역을 규정하고, 여기에 접합 영역을 규정하는 단계와,
제 1 도전성 타입의 영역의 기판의 적어도 일부를 에칭하여 여기에 상기 기판내의 트렌치(trench)를 형성하는 단계와,
에칭된 트렌치를 패시베이팅 물질(a passivating material)로 충진하는 단계와,
제 1 도전성 타입의 영역을 컨택트하는 수단 및 제 1 도전성 타입의 영역에 컨택트하는 수단 내에 상기 제 1 도전성 타입의 적어도 상기 영역 및 상기 접합 영역 내에 상기 기판상에 입사 방사에 의해서 생성되는 전하 캐리어를 수집하는 수단을 제공하는 단계를 포함한다.
본 발명의 제 4 측면에서, 전자기 방사용 카메라 시스템을 동작시키는 방법이 개시되는데, 상기 카메라 시스템은 고체 상태 기판 내에 집적되는 이미징 센서 내에 픽셀들의 구성(a configuration of pixels)을 포함하며, 본질적으로 각각의 픽셀은 적어도 부분적으로 제 2 도전성 타입의 영역에 의해서 둘러싸이는 제 1 도전성 타입의 영역을 포함하며, 여기에 접합 영역을 형성하고, 제 1 도전성 타입의 영역은 적어도 하나의 컨택트 영역을 포함한다. 이 방법은 상기 컨택트 영역 내에 적어도 상기 제 1 도전성 타입의 상기 영역 및 상기 접합 영역 내에 상기 기판 상에 입사(impinging) 방사에 의해서 생성되는 전하 캐리어를 수집하기 위하여 제 1 도전성 타입의 영역 및 제 2 도전성 타입의 영역을 구성하는 단계를 포함한다.
이 요약 및 명세서에 걸쳐 이용되는 많은 용어는 아래에서 설명될 것이다. 예를 들면 '인접하는 영역'에서처럼, '인접하는'이라는 용어에 대하여, 이는 영역들이 여전히 서로 격리되어 있으나 인접할 수 있으며, 이 영역들은 서로 인접하여 접함을 의미한다. 동작 트랜지스터는 픽셀의 액세스 트랜지스터 또는 증폭 트랜지스터와 같은 센서 또는 카메라 시스템의 일부를 형성하는 트랜지스터일 수 있다. 메모리 기능을 가지는 환경은, 예를 들면 PC 또는 컴퓨터 또는 메모리 기능을 가지는 우리의 ASIC 또는 디지털 사진 또는 이미징 센서일 수 있다.
도 1은 MOS 기술로 통상적으로 실시되는 종래 기술의 고체 상태 이미징 디바이스의 일부의 도식적인 단면도를 도시한다. 고체 상태 이미징 디바이스의 픽셀의 감광성 소자는 공핍 영역(13)이 적절한 n 전압의 인가를 통하여 강화될 수 있는 n+-p 접합(p 영역(12)상의 n+영역(11))에 의해서 형성된다.
도 2는 CMOS 0.18㎛ 기술에서의 실시예에 따른 본 발명의 시각 센서(a vision sensor)의 설계의 일부를 도식적으로 도시한다. 도시된 부분은 실리콘 고체 상태 기판(222)내에 집적되는 전자기 방사용 검출기의 일부이다. p-도핑 레벨인 실리콘 기판(222)내에서 n 웰 영역(n-well region)(21)이 규정된다. n 웰 영역(21)에 인접하여 접하는 p 웰 영역(22) 또한 규정된다. n 웰 영역(21)과 p 웰 영역(22) 및/또는 p 기판(222) 사이의 접합에 공핍 영역(23)이 존재한다. 광(light)에 대하여 투명한 절연 (산화물) 영역(24)이 기판의 표면내의 트렌치(atrench)내의 접합 위에 존재한다. n 웰 및 p 웰 영역은 적어도 부분적으로 n+(28), p+ 영역 및/또는 산화물 영역에 의해서 피복되는데, 여기에 트랜지스터 및 컨택트 영역이 규정될 수 있다.
도 3은 본 발명의 시각 센서(vision sensor)의 다른 실시예의 단면도를 도식적으로 도시한다. 도시된 바는 이미징 센서의 픽셀의 매트릭스(a matrix of pixels)를 구성하는 p-타입 실리콘 기판내의 교번하는(alternating) n 웰(31,411-419) 및 p 웰 영역(32,42)의 반복을 나타낸다.
도 4는 도 3에 도시된 본 발명의 센서(sensor)의 평면도를 도시한다. 여기서는 3 ×3의 픽셀의 매트릭스가 도시된다.
도 5a는 본 발명의 최상 모드(a best mode)의 실시예에 따른 센서의 설계 레이아웃(a design layout)을 도시하며, 도식적인 픽셀 구성이 도 5b에 도시되어 있다.
도 6은 본 발명의 센서의 제조 프로세스의 최상 모드의 실시예에 따른 프로세스 단계의 시퀀스(sequence)를 도시한다.
본 발명을 설명하기 위하여, 본 발명의 방법 및 디바이스의 바람직한 실시예가 이후에 기술된다. 본 발명의 특정 실시예에서, MOS 기반 이미징 디바이스 및 0.18㎛ CMOS에서 제조가능하거나 보다 작은 게이트 길이 기술이 개시된다. 본 기술 분야의 당업자에게 본 발명의 다른 대안 및 등가의 실시예가 생각될 수 있으며본 발명의 진정한 사상으로부터 벗어나지 않고서 실시할 수 있음은 자명할 것이며, 본 발명의 범주는 첨부된 청구항에 의해서만 한정될 것이다.
본 발명의 목적 중 하나는 입사 방사(impinging radiation)의 변환시에 고효율인 고체 상태 이미징 디바이스를 개시하는 것이다. 특히, CMOS 기반 이미징 디바이스에 대한 본 발명의 실시예에서는 CMOS 프로세스 흐름을 상당하게 변경하지 않고서도 이러한 목적이 구현된다.
입사 방사(impinging radiation)에 대한 감도는 CMOS 기반 시각 센서 이미징 디바이스의 실시예에 대하여 아래에 기술된다. UV, IR 및 가시 광선에 대한 센서의 감도는 입사 광양자(impinging photon)가 센서내에서 신호, 즉 전기적 신호를 생성하는 확률로서 표현될 수 있다. 이러한 확률은 효율의 곱 η= ηgeom* ηtrans* ηcoll로 표현될 수 있는 효율 η로 레이블링(labeling)된다.
상이한 부분은 상이한 기원을 가진다. ηgeom은 센서의 '충진도(fill factor)'로도 알려져 있는데, 이는 입사 광(impinging light)에 민감하지 않은 센서상의 영역('사영역(dead area's)')의 존재에 관련된 것이다. 종래 기술의 센서에서, 이러한 영역의 예는 필드 격리 영역, 산화물 물질로 만들어진 LOCOS 영역(도 1에서의 14)이다. 또한, 격리 영역들의 중간 영역 내에 감광성 소자와 함께 집적된 관련된 증폭 및/는 액세스 트랜지스터는 '사영역(dead area's)'이다. ηtrans는 센서의 표면에서의 광의 부분적 반사 및 또는 흡수에도 관련된다. 예를 들면, 실리사이드된(silicided) 실리콘 표면 영역은 모든 입사 방사(impinging radiation)를 반사한다. 따라서, ηtrans는 이들 영역에 대해서는 0과 동일하다. CMOS 기반 시각 센서의 실리사이드된 영역의 이러한 문제점을 회피하기 위하여, 특별한 마스크 세트 및 프로세스가 CMOS 프로세스 흐름에 도입될 수 있다. 그러나, 이것은 프로세서 복잡성의 증가를 초래하며, 이러한 CMOS 시각 센서의 비용을 증가시킨다. CMOS 시각 센서의 효율 η의 정의에서의 마지막 부분 ηcoll은 입사 광(impinging light)에 의해서 생성된 전하 캐리어의 효율적인 수집에 관련되어 있다. 센서의 전기 신호에 기여하기 위하여 입사 광(impinging light)에 의해서 생성된 전하 캐리어, 전자-정공 쌍은 효율적으로 수집되어야 한다. 이러한 인자의 결과로서의 감도의 손실은 높은 결정 질(a high crystalline quality)을 가지는 기판을 이용함으로써 최소화될 수 있으며, 따라서 전하 캐리어에 대한 낮은 재결합 속도 및 높은 확산 길이를 가진다. 또한, 이러한 인자의 결과인 감도의 손실은 시각 센서의 감광성 소자의 p-n 접합의 공핍 영역을 증가시킴으로써 최소화될 수 있다.
시각 센서의 설계에 있어서 통상적인 규칙으로서, 입사 광(impinging light)의 광학 경로는 임피던스(impendance)가 없는 것이 더욱 바람직하다. 여기에 시각 센서의 금속화가 대부분의 입사 광(impinging light)이 을 포함하는 감광성 소자로 보내질 것의 요구를 충족하여야 한다.
CMOS 프로세스에서의 시각 센서의 설계에 있어서의 다른 경계 조건은 트랜지스터 치수가 감소함에 따라, p- 및 n- 영역의 도핑 레벨이 증가하며, 이로 인하여 공핍 영역이 감소할 것이라는 점이다. 결과적으로, 시각 센서의 감도 및 변환 효율은 감소된다.
본 명세서에서, 고체 상태 기판 내에 집적되는 전자기 방사용 검출기가 개시되며, 상기 기판은 제 1 도전성의 제 1 영역 및 제 2 도전성의 제 2 영역을 포함하고, 상기 제 1 영역은 상기 제 2 영역에 인접하며, 상기 제 1 및 제 2 영역은 검출 접합(a detection junction)을 형성하며, 상기 검출 접합의 적어도 일부는 상기 검출 접합 위의 기판의 표면의 평면에 대하여 실질적으로 직교한다. 검출기는 전자기 방사용 카메라 시스템의 일부일 수 있으며, 상기 카메라 시스템은 고체 상태 기판 내에 집적되는 이미징 센서 내에 픽셀들의 구성(a configuration of pixels)을 포함하고, 본질적으로 각각의 픽셀은 상기 기술된 바와 같은 검출기를 포함한다. 또한, 각각의 픽셀은 제 2 도전성 타입의 영역에 의해서 적어도 부분적으로 둘러싸이는 제 1 도전성 타입의 영역의 피쳐(feature)를 가질 수 있으며, 이로 인하여 접합 영역, 적어도 하나의 컨택트 영역을 포함하는 제 1 도전성 타입의 영역 및 상기 컨택트 영역내의 적어도 상기 제 1 도전 타입의 상기 영역 및 상기 접합 영역 내에 기판 상에 입사(impinging) 방사에 의해서 생성되는 전하 캐리어를 수집하는 수단을 형성한다. 적어도 하나의 동작 트랜지스터는 상기 제 2 도전성 타입의 영역상의, 또는 제 1 도전성 타입의 영역내의 영역부 내에 집적될 수 있다.
도 2는 CMOS 0.18㎛ 기술에서의 실시예에 따른 본 발명의 시각 센서의 설계의 일부를 도식적으로 도시한다. 실리콘 고체 상태 기판(222) 내에 집적되는 전자기 방사용 검출기의 일부가 도시되어 있다. 이러한 검출기는 카메라 시스템의 시각 센서의 일부일 수 있다. p-도핑 레벨의 실리콘 기판(222)내에 n 웰 영역(21)이 규정된다. 또한, n 웰 영역에 인접하여 접하는 p 웰 영역이 규정된다. 또한, p 웰 영역은 n 웰 영역에 인접하나 n 웰 영역과 접촉하지 않으며 n 웰 영역으로부터 격리된다. p 웰 영역은 생략될 수 있으며, 단지 n 웰(21)과 p 기판(222) 사이의 접합만이 남는다. n 웰(21)과 p 웰 영역(22) 및/또는 p 기판(222) 사이의 접합에서, 공핍 영역(23)이 존재한다. 광에 대하여 투명한 절연 (산화물) 영역(24)은 기판의 표면내의 트렌치 내의 접합 위에 존재한다. 도 2에는 n 웰 영역(21)과 p 웰 영역 사이의 접합이 검출 접합의 기판의 표면의 평면에 대하여 실질적으로 직교함이 도시되어 있다. n 웰 및 p 웰 영역은 적어도 부분적으로 n+(28), p+영역(29) 및/또는 산화물 영역에 의해서 피복되며, 여기에 트랜지스터 및 컨택트 영역이 규정될 수 있다. p 웰 영역이 접지에 바이어싱되고 컨택트 영역이 n+ 영역 내에 규정되어 여기에 적절한 전압(예를 들면, 1-5 V의 전압)이 인가되는 경우에는, 절연 영역(24)을 통하여 상기 n 웰(21) 및 상기 접합 영역(23)상에 입사 방사에 의해서 생성되는 전하 캐리어는 상기 컨택트 영역 내에 수집되며, 전기적 응답 또는 출력 신호를 생성하는 데에 이용될 수 있다.
도 2에 도시된 검출기는 바람직하게 입사 광의 상이한 파장의 광양자는 검출 접합의 상이한 깊이에서 전하 캐리어를 생성한다는 사실을 이용한다. 접합 깊이 또는 웰(21)의 깊이는 실질적으로 이러한 모든 전하 캐리어를 수집할 수 있다. 전형적으로, 웰 영역(21)의 깊이는 0.18㎛ CMOS 프로세스에서 약 0.7 - 1.0㎛이며,평면 검출 기하 구조에서의 p-n 접합의 효율적인 깊이는 단지 약 0.1㎛이다. 결과적으로 ηcoll인자는 매우 향상된다. 또한, 검출 접합이 절연 영역(24) 아래에 위치하므로, 영역(28) 및 영역(29)은 실리사이드(silicidation)를 회피하는 마스크를 도입할 필요 없이도 처리될 수 있으며, 이것에 의해서 표준 프로세스로부터 많이 벗어나지 않고서도 검출기 제조 프로세스가 수행될 수 있다.
도 2에 도시된 검출기의 상이한 구성이 상상될 수 있다. 도 3 및 4는 p-타입 실리콘 기판내의 교번하는 n 웰(31,411-419) 및 p 웰 영역(32,42)의 반복이 어떻게 카메라 시스템의 일부일 수 있는 이미징 센서를 구성하는 픽셀의 매트릭스를 구성하는 지를 도시한다. 픽셀의 3 ×3 매트릭스가 도시된다. 각각의 n 웰 영역(31,411-419)은 주변의 p 타입 영역과 함께 픽셀의 매트릭스의 픽셀을 형성할 수 있다. 상승부(321,311,4111-99)에서, 정규의 산화물 및 실리사이드(silicide) 처리가 행해질 수 있다. 결과적으로, n 웰 영역(311,4111-99)의 상승부(311,4111-99)내에서, 본 기술 분야의 당업자에게 공지된 기술에 따라 컨택트 영역이 규정될 수 있다. p 타입 물질(321)의 상승부내에서, 픽셀의 관련 증폭 및/또는 액세스 트랜지스터는 본 기술 분야의 당업자에게 공지된 기술에 따라 규정될 수 있다. 또한, 이들 트랜지스터는 n 웰 영역의 상승부내에서 규정될 수 있다. p 타입 및 n 타입 영역인 이들 상승부내에서는, 컨택트 영역 및 트랜지스터는 본 기술 분야의 당업자에게 공지된 표준 프로세스 단계에 따라 규정될 수 있다. 이들 영역에서, 이들 영역에서의 실리사이드의 존재는 이미지 센서의 변환 효율에 불이익이 되지않으므로 실리사이드된 영역이 규정될 수 있다. p-n 접합 및 n 웰 영역 위의 영역은 투명 절연체 (산화물) 물질로 피복된다. 금속간 유전층(35,45)은 실리콘 기판의 상승부(311) 및 절연층을 덮는다. 다른 금속화 층들 및 비아 및 컨택트 홀(contact holes)들은 중간 금속간 유전층 위 및 금속간 유전층 내에 존재할 수 있다. 금속 라인이 절연체 영역(34)의 주위에 만들어지거나, 절연 영역(34)위에서 국부적으로 박화될(thinned) 수 있다. n 웰 영역내의 컨택트 영역은 금속화 층을 경유하여 상승부 내의 트랜지스터에 접속될 수 있다. 이러한 방식으로 픽셀이 규정된다. p 웰 영역이 접지에 바이어싱되고, 적절한 전압(2 - 5 V)이 n+영역내의 컨택트 영역 상에 규정되는 경우에는, 절연 영역(34)을 통하여 n 웰(31) 및 접합 영역(33)상에 입사(impinging) 방사에 의해서 생성된 전하 캐리어는 상기 컨택트 영역 내에 수집되며 전기적 응답 또는 출력 신호를 생성하는 데에 이용될 수 있다(도 5 참조). p 영역이 n 웰 영역을 둘러싸므로, p 영역이 접지에 바이어싱되는 것이 바람직하다. 그러나, 입사 방사(impinging radiation)에 의해서 생성된 전하 캐리어의 효율적인 수집을 보장하기 위하여 n 및 p 영역 상에 다른 전압이 인가될 수 있다. 또한, n 및 p 타입 영역이 웰로서 규정될 필요는 없으며, n 타입 및 p 타입 도전성의 영역이 존재하는 것으로 충분하다. n 타입 및 p 타입 영역들의 위치 및 역할은 서로 바뀔 수 있으며, 다른 도핑 타입을 가지는 기판이 선택될 수 있으며, 영역들은 도면에 도시된 것과는 상이한 기하 구조를 가질 수 있다. 또한, 도 3 및 도 4에 도시된 상승부는 실리콘 기판의 평탄한 영역일 수 있는데, 여기에컨택트 영역 및 트랜지스터가 규정된다. 기판은 실리콘, 실리콘 온 인슐레이터 물질(silicon-on-insulator material), GaAs 또는 폴리머(polymer)와 같은 고체 상태 물질일 수 있다. 이미징 센서의 감광성 부분은 투명 물질로 피복되는데, 이는 절연 폴리머(an insulating polymer), 산화물, 질화물, 탄화물 물질(a carbide material) 또는 이들의 결합와 같은 절연체 또는 반도전성 물질로 만들어 질 수 있다.
투명 절연체 또는 반도전성 물질이 반드시 존재하여야 하는 것은 아니나, 감광성 소자의 표면 영역내의 댕글링 본드(dangling bonds), 인터페이스 상태 및 전하의 존재를 감소시키는 데에 유익하다. 기판 및/또는 n 타입 및 p 타입 (웰)영역의 낮은 도핑 레벨은 실리콘 표면에서의 인터페이스 상태의 낮은 밀도를 달성하는 데에 더욱 유리하다. 상기 설명된 바와 같이, 낮은 도핑 레벨은 입사 방사(impinging radiation)의 변환에 있어서 고효율을 획득하기 위해서도 유익하다.
금속화 층상, 금속화 층 내에, 또는 직접적으로 절연 영역(34)상에는 입사되는 광의 초점을 감광성 소자 상에(따라서, n 웰 영역(31) 및 접합 영역(33)상에) 모으는 마이크로렌즈(microlens) 또한 위치할 수 있으며, 컬러 필터(color filters), IR 광 필터 또는 UV 광 필터 또한 위치할 수 있다. 이러한 마이크로렌즈 및 감광성 필터들을 만드는 기술은 본 기술 분야에 공지되어 있다. 마이크로렌즈를 만드는 기술은, 예를 들면 US5871888, US6001540 및 US5796154에 개시되어 있는데, 이들은 본 명세서에서 참조로 인용된다.
바람직하게, 도 3에 도시된 바와 같이 n 웰 영역(31)은 p 웰 영역(32)보다 크게 만들어 질 수 있는데, 이는 ηgeom인자를 증가시킨다. 또한, 도 3에 도시된 바와 같이, n 웰 영역 및 p 웰 영역은 인접하지만 접촉하지는 않아서 서로 격리되는 것이 바람직하다. 이러한 기하 구조에서, n-p--p 다이오드가 만들어지는데, 이는 다시 ηcoll인자가 증가되도록 한다.
도 3 및 도 4에 도시된 구조의 0.18㎛ 기술에서의 전형적인 치수는 다음과 같다. 상승부(311)의 높이는 약 0.3㎛이며, 웰 영역의 깊이는 약 0.7 - 1.0 ㎛이다. 도 4에 도시된 바와 같은 n 웰 영역(411-9)의 크기는 약 2 ×2 ㎛ 또는 4 ×4 ㎛이거나, 이보다 클 수 있다. 활성 픽셀 센서가 만들어지는 경우에 p 웰 영역은 적어도 증폭 트랜지스터를 포함하여야 하며, 0.18㎛ CMOS 기술에서 두 개의 n 웰 영역 중간의 p 웰 영역은 약 0.09 - 1.2 ㎛2만큼 커야한다. 상이한 영역들의 전형적인 도핑 레벨은 1015- 1017/cm3의 오더(order)이다. 또한, 도핑 레벨은 5.1014/cm3의 오더(order)로 보다 낮거나, 5.1017- 1018의 오더(order)로 보다 높을 수 있다. 따라서, 본 발명의 실시예에 따르면, 광(light)에 대한 검출기를 만들기 위하여 바람직하게 1015- 1017/cm3의 오더(order)의 전하 캐리어의 도핑 레벨인 n 타입 도전성의 제 1 영역 및 바람직하게 1015- 1017/cm3의 오더(order)의 전하 캐리어의 도핑 레벨인 p 타입 도전성의 제 2 영역을 이용할 수 있다. 본 실시에에 따른 제 1 영역은 실리콘 기판내의 n 웰일 수 있다. 제 2 영역은 기판의 일부이거나 기판내의 추가적인 p 웰일 수 있다. 본 실시예에 따른 제 1 및 제 2 영역은 약 0.3 내지 0.5 내지 1 ㎛의 깊이를 가질 수 있다. 제 1 영역만이 이러한 깊이를 가질 수 있으며, 제 2 영역은 기판의 일부이거나 동일한 도핑 타입을 가지지만 기판과는 상이한 도핑 레벨을 가질 수 있다. 제 1 영역 및 제 2 영역은 이온 주입에 의해서, 또는 n 타입, p 타입 도펀트의 확산에 의해서 p- 기판 또는 앞선 제조 단계에서 만들어진 기판내의 다른 웰 내에 만들어 질 수 있다.
도 5a는 본 발명의 최상의 모드의 실시예에 따른 카메라 시스템의 일부인 이미징 센서(3 ×3 픽셀 매트릭스)의 설계 레이아웃(평면도)을 도시하는데, 도식적인 픽셀 구조는 도 5b에 도시된다. 상기 기술된 바와 같이, 도 5a는 0.18㎛ CMOS 프로세스의 설계 규칙에 따라 설계된다. 도 5a에는 p 타입 기판(52)내에 서로 엮여있는 미로같은 영역인 n 웰 영역(51)이 도시된다. 여기에는 n 타입 및 p 타입 영역내의 n+ 타입(58) 및 p+ 타입(59) 영역이 존재한다. 픽셀의 회로 소자를 n 웰 영역에 컨택트하기 위한 n 웰 영역(51)내의 컨택트(영역)(571)가 존재한다. 도 5b에 도시된 3T 트랜지스터 픽셀의 상이한 회로 소자는 5a에 나타날 수 있다. Vdd공급 전압은 컨택트(572)를 경유하여 각각의 픽셀에 접속된다. 선택 트랜지스터(select transistor)의(593) 게이트 및 증폭 트랜지스터(592)의 게이트는 도 5a에 나타난다. 각각의 픽셀의 선택 트랜지스터는 선택 라인(a select line)(5931)에 접속된다. 상이한 픽셀의 리셋 트랜지스터(591)의 게이트는 리셋폴리(a reset poly)(5911)에 접속된다. 컨택트(573)는 한 컬럼(column)의 모든 픽셀의 출력 신호를 취하는 컬럼 버스(column bus)(50)에 접속된다. 도 5b의 감광성 소자(590)는 n 웰 영역 및 n 웰 영역과 p 타입 기판 사이의 검출 접합의 공핍 영역에 의해서 형성된다. p 타입 기판은 접지된다(도 5a에는 도시되지 않음). 0.18㎛ CMOS 프로세스에서의 Vdd공급 전압에 대한 전형적인 값은 3V보다 작으며, 1,8 내지 2,5 V의 오더(order)이다. 리셋 트랜지스터상의 전형적인 전압은 0 - 3 V의 오더(order)이다.
도 6은 제조 프로세스의 최상의 모드의 실시예에 따른 본 발명의 검출기의 제조에 대한 프로세스 흐름을 도시한다. 전자기 방사용 카메라 시스템을 제조하는 방법이 개시되는데, 상기 카메라 시스템은 제 2 도전성 타입의 고체 상태 기판 내에 집적되는 이미징 센서 내에 픽셀들의 구성을 포함한다. 이 방법은 상기 기판내의 제 1 도전성 타입의 영역을 규정하는 단계와, 상기 기판내의 상기 제 1 도전성 타입의 상기 영역에 인접하는 제 2 도전성 타입의 영역을 규정하여 접합 영역을 형성하는 단계와, 기판의 적어도 일부를 에칭하여 이로부터 상기 기판 내에 트렌치(trench)를 형성하는 단계와, 에칭된 트렌치를 절연체 물질로 충진하는 단계와, 제 1 도전성 타입의 영역을 컨택트하고, 제 1 도전성 타입의 영역에 컨택트하는 상기 수단내의 상기 영역내의 적어도 상기 제 1 도전성 타입의 상기 영역 및 상기 접합 영역내의 상기 기판 상에 입사(impinging) 방사에 의해서 생성되는 전하 캐리어를 수집하는 수단을 제공하는 단계를 포함하는 많은 단계를 포함한다.
본 발명의 제조 프로세스를 수행하는 최상의 모드 프로세스가 이후에 기술된다. 이러한 프로세스는 얕은 트렌치 격리(Shallow-Trench-Isolation(STI)) 선택사양을 가지는 0.18㎛ CMOS 프로세스 프로세스의 일부이다.
본 발명의 최상의 모드 프로세스를 수행하는 제 1 단계에서, 실리콘 고체 상태 기판(622)내에서 p-타입의 도핑 레벨의 실리콘 웨이퍼, 교번하는 n 웰(61) 및 p 웰(62) 영역은 비소 및 붕소 도펀트의 확산에 의해서 규정된다. 다른 실시에에서, 이들 영역은 주입에 의해서 규정될 수 있다. 실리콘 웨이퍼상에, 2 - 20 ㎚ 두께의 실리콘 산화물의 층이 규정되고, 여기에 약 150㎚의 두께의 Si3N4의 층(6222)이 증착된다. 이러한 스택(stack)상에 포토마스크 층(a photomask layer)(6223)이 만들어진다(도 6a). 또한, 다른 실시예에서 포토마스크 층은 하드 마스크 층(a hard mask)일 수 있다. 포토리소그래피 기술을 가지고, 포토마스크 층 내에 패턴이 규정된다. 그런 다음, 결과적인 구조는 약 300W의 전력에서 동작하는 APPLIED MATERIALS 5000 rf 플라즈마 에칭기(an APPLIED MATERIAL 5000 rf plasma etcher)내에서 에칭된다. 깊이 'a'는 약 250 - 400㎚이다. 각 α는 전형적으로 약 80 - 87°이다. 본 기술 분야의 당업자에게 공지된 다른 제조자의 다른 에칭 장치 또한 이용될 수 있다. 또한, 에칭 단계는 습식 에칭 공정으로도 수행될 수 있다.
본 발명의 프로세스를 수행하는 제 2 단계에서, 예를 들면 산소 플라즈마 내에서 에칭함으로써, 또는 화학 용액을 이용한 습식 에칭에 의해서 포토마스크 층(6223)이 제거될 수 있다. 이러한 프로세스 단계는 본 기술 분야에서 통상적으로 이용된다.
그 후에, 얇은 실리콘 산화물(641)이 실리콘 기판 내에 존재하는 트렌치 내에서 성장된다(도 6b). 이러한 산화물은 약 20 - 25㎚의 두께를 가질 수 있으며, TEL 또는 ASM에 의해서 상용화된 것과 같은 통상적인 산화로(oxidation furnace)에서 약 1200 - 1250℃의 온도에서의 H2O/O2환경에서 성장될 수 있다. 얇은 산화물 층의 이러한 성장 단계는 선택적으로 희생 산화물을 성장하는 단계 뒤에 올 수 있으며, 그 후에 희생 산화물의 HF 기반 에칭(예를 들면, 1:100의 비의 HF:H2O)이 수행될 수 있다. 20 - 25㎚의 얇은 산화물 층을 성장하는 단계는 실리콘 표면에서의 댕글링 본드(dangling bonds) 및 플라즈마 손상을 감소시키는 데에 유익하다. 전형적으로, 얇은 산화물 층(641)의 성장 동안에 산화로는 필요한 온도(1200 - 1250℃)로 빠른 속도로 상승하는데, 이러한 상승동안에, 낮은 산소 농도가 노(furance)안의 환경에 존재한다. 이후에 H2O/O2환경의 존재하에 일정한 온도(1200 - 1250℃)를 가지는 정상 상태 체제(a steady state regime)가 인스톨(install)된다. 가열 사이클(a heating cycle)의 마지막에서, N2또는 He 또는 다른 비반응성 환성이 노(furnace)내에 제공된다. 가열 사이클 동안에 DCE 또는 염화옥살릴(oxalylchloride)와 같은 염소 또는 염소 함유 분자를 노내에 유입하는 것 또한 가능하다. 이러한 얇은 산화물 층(641)의 성장 단계후에, 두꺼운 실리콘 산화물(a thick silicon-oxide)(642)이 웨이퍼 상에 증착된다. 실리콘 웨이퍼 상에 존재하는 상이한 구조들의 종횡비(aspect ratio)의 차이의 문제점을 회피하기위하여, SACVD(화학 기상 증착법(Chemical Vapour Deposition)) 또는 HDP(고밀도 플라즈마(High Density Plasma)) 시스템으로 두꺼운 실리콘 산화물이 성장된다.
다음 단계에서, 웨이퍼의 표면은 화학 기계적 폴리싱(CMP)에 의해서 평탄화된다. 이후에, 질화물 층(6222)이 제거된다(도 6c 및 6d 참조). 질화물 층은 건식 에칭 시스템(a dry etching system)을 이용하거나 H3PO4및/또는 H2SO4를 에칭제로 사용하는 습식 에칭 시스템(a wet etching system)을 이용하여 제거될 수 있다. 산화물 영역(6221)내에, 또는 산화물 영역(6221)상에, 트랜지스터가 규정될 수 있다. 산화물상에, 금속화 층들의 스택(stack) 및 금속간 유전체가 규정될 수 있다.
프로세스의 마지막에서, 실리콘 웨이퍼 상의 최종 구조가 약 30 - 60분의 기간동안 N2/H2(90:10) 환경에서 가열될 수 있다. H로 변환될 수 있는 H2분자의 존재는 댕글링 본드(dangling bonds)의 추가적인 패시베이션(passivation)에 기여한다.
Claims (16)
- 전자기 방사용(for electromagnetic radiation) 카메라 시스템에 있어서,고체 상태 기판(a solid state substrate)내에 집적되는 이미징 센서(an imaging sensor)내에 픽셀들의 구성(a configuration of pixels)을 포함하며, 본질적으로 각각의 픽셀은적어도 부분적으로 제 2 도전성 타입의 영역에 의해서 둘러싸이며, 여기에 검출 접합(a detection junction)의 영역을 형성하는 제 1 도전성 타입의 영역과,상기 검출 접합 위의 상기 기판의 표면의 평면에 실질적으로 직교하는 상기 검출 접합의 적어도 일부를 포함하는 카메라 시스템.
- 제 1 항에 있어서,상기 제 2 도전성 타입의 영역 상의 영역 일부 내에 집적되는 적어도 하나의 동작 트랜지스터(operation transistor)를 더 포함하는 카메라 시스템.
- 제 1 항에 있어서,상기 제 1 도전성 타입의 영역은 적어도 하나의 컨택트 영역(contact area)을 포함하고, 상기 카메라 시스템은 상기 컨택트 영역 내에, 적어도 상기 제 1 도전성 타입의 상기 영역 및 상기 검출 접합의 상기 영역내에 상기 기판 상에 입사(impinging) 방사에 의해서 생성되는 전하 캐리어를 수집하는 수단을 포함하는 카메라 시스템.
- 제 1 항에 있어서,상기 제 2 도전성 타입의 영역은 상기 제 1 도전성 타입의 영역을 상기 제 1 도전성 타입의 측면을 따라 둘러싸는 카메라 시스템.
- 제 1 항에 있어서,상기 제 2 도전성 타입의 영역은 적어도 두 개의 인접하는 픽셀들 사이에 공유되며, 상기 제 2 도전성 타입의 영역은 접지되는 카메라 시스템.
- 제 1 항에 있어서,상기 제 1 영역은 패시베이팅 층(a passivating layer)에 의해서 적어도 부분적으로 피복되며, 상기 패시베이팅 층은 상기 제 1 영역과의 평탄한 계면(a smooth interface)을 선택적으로 규정하는 카메라 시스템.
- 제 6 항에 있어서,상기 컨택트 영역은 상기 기판의 상승부(an elevated part)이며, 상기 상승부는 상기 패시베이팅 층을 포함하는 상기 층을 인터럽트(interrupt)하는 카메라 시스템.
- 제 1 항에 있어서,상기 이미징 센서상에 입사(impinging) 상기 방사를 상기 제 1 도전성 타입의 상기 영역 내로 보내는 마이크로렌즈 시스템(a microlens system)을 더 포함하며, 상기 입사 방사(impinging radiation)의 특성에 민감한 필터(filter)를 포함하는 카메라 시스템.
- 제 1 항에 있어서,상기 센서는 STI 옵션(STI-option)을 포함하는 0.18㎛ 또는 보다 작은 게이트 길이 CMOS 프로세스에 따라 실리콘 기판 내에 집적되는 카메라 시스템.
- 고체 상태 기판내의 집적 회로에 있어서,상기 고체 상태 기판 내에 집적되는 전자기 방사용 검출기를 포함하며, 상기 기판은 제 1 도전성 타입의 제 1 영역 및 제 2 도전성 타입의 제 2 영역을 포함하고, 상기 제 1 영역은 상기 제 2 영역에 인접하며, 상기 제 1 및 상기 제 2 영역은 검출 접합을 형성하고, 상기 검출 접합의 적어도 일부는 상기 검출 접합 위의 상기 기판의 평면에 실질적으로 직교하는 집적 회로.
- 제 10 항에 있어서,상기 제 1 영역 및 상기 제 2 영역은 상기 기판의 표면 층내에 위치하며, 상기 제 1 영역의 적어도 일부는 패시베이팅 층으로 피복되는 집적 회로.
- 제 11 항에 있어서,상기 패시베이팅 층은 적어도 하나의 상기 기판 물질의 상승부로 인터럽트(interrupt)되며, 컨택트 영역은 상기 상승부 내에 존재하는 집적 회로.
- 제 12 항에 있어서,상기 제 2 영역은 상기 제 1 영역을 둘러싸며, 상기 제 2 영역은 접지되는 집적 회로.
- 제 10 항에 있어서,상기 검출기는 전자기 방사용 이미징 센서(an imaging sensor)의 일부이며, 상기 센서는 픽셀들의 구성(a configuration of pixels)을 포함하며, 적어도 하나의 픽셀은 감광성 소자로서 약 1015- 1017/cm3의 범위의 도핑 레벨인 n 타입 도전성의 제 1 영역 및 약 1015- 1017/cm3의 범위의 도핑 레벨인 p 타입 도전성의 제 2 영역을 포함하며, 적어도 상기 제 1 영역은 0.3 내지 1.5㎛의 범위의 깊이를 가지는 집적 회로.
- 전자기 방사용 카메라 시스템을 제조하는 방법에 있어서,상기 카메라 시스템은 제 2 도전성 타입의 고체 상태 기판 내에 집적되는 이미징 센서 내에 픽셀들의 구성(a configuration of pixels)을 포함하며,상기 방법은상기 기판 내에 제 1 도전성 타입의 영역을 규정하는 단계와,상기 기판 내에 상기 제 1 도전성 타입의 상기 영역에 인접한 제 2 도전성 타입의 영역을 규정하며, 여기에 접합 영역(a junction region)을 형성하는 단계와,상기 제 1 도전성 타입의 상기 영역의 기판의 적어도 일부를 에칭하고, 여기에 상기 기판 내의 트렌치를 형성하는 단계와,상기 에칭된 트렌치를 패시베이팅 물질(a passivating material)로 충진하는 단계와,상기 제 1 도전성 타입의 상기 영역을 컨택트하며, 상기 제 1 도전성 타입의 상기 영역을 컨택트하는 상기 수단 내에 상기 제 1 도전성 타입의 적어도 상기 영역 및 상기 접합 영역 내의 상기 기판 상에 입사(impinging) 방사에 의해서 생성되는 전자 캐리어들을 수집하는 수단을 제공하는 단계를 포함하는 카메라 시스템 제조 방법.
- 전자기 방사용 카메라 시스템을 동작시키는 방법에 있어서,상기 카메라 시스템은 고체 상태 기판 내에 집적되는 이미징 센서내에 내에 픽셀들의 구성을 포함하고, 본질적으로 각각의 상기 픽셀은 제 2 도전성 타입의 제 2 영역에 의해서 적어도 부분적으로 둘러싸이는 제 1 도전성 타입의 영역을 포함하며, 여기에 접합 영역을 형성하고, 상기 제 1 도전성 타입의 상기 영역은 적어도 하나의 컨택트 영역을 포함하고, 상기 방법은 상기 컨택트 영역 내에, 적어도 상기 제 1 도전성 타입의 상기 영역 및 상기 접합 영역 내에 상기 기판 상에 입사(impinging) 방사에 의해서 생성되는 전하 캐리어들을 수집하기 위하여 상기 제 1 도전성 타입의 상기 영역 및 제 2 도전성 타입의 상기 영역을 구성하는 단계를 포함하는 카메라 시스템 동작 방법.
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