KR20020002004A - Transistor in ESD protection circuit and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 국부적 에피택셜(Epitaxial)층 성장 공정으로 이에스디(Electro Static Discharge : ESD) 보호 회로의 드레인 영역의 높이를 높여 ESD 보호 회로의 전기적 특성을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and in particular, to improve the electrical characteristics of an ESD protection circuit by increasing the height of the drain region of an ESD protection circuit by a local epitaxial layer growth process. It relates to a semiconductor device and a method of manufacturing the same.
도 1은 일반적인 ESD 보호 회로를 나타낸 블록도이고, 도 2는 일반적인 ESD의 파괴 전압을 나타낸 도면이다.1 is a block diagram illustrating a general ESD protection circuit, and FIG. 2 is a diagram illustrating a breakdown voltage of a general ESD.
일반적으로 반도체 장치에 있어서, ESD 보호 회로는 약 200 ~ 2000 V의 정전기 등으로부터 내부회로가 파괴되는 것을 막기 위한 보호 회로이다.In general, in a semiconductor device, an ESD protection circuit is a protection circuit for preventing internal circuits from being destroyed from static electricity of about 200 to 2000V.
즉, ESD 보호 회로는 도 1에서와 같이, ESD 보호 회로(2)를 패드(1)와 메인칩(Main Chip)(3) 사이의 입력 핀에 구성하여 메인칩(3)의 내부로 가해지는 ESD를 적절한 경로로 방전시키므로 입력 단과 출력 단에 걸리는 전압을 일정 범위 내로 유지되도록 하고 정전파괴 현상이 일어나지 않도록 입력 단 및 출력 단을 보호한다.That is, as shown in FIG. 1, the ESD protection circuit configures an ESD protection circuit 2 on an input pin between the pad 1 and the main chip 3 to be applied to the inside of the main chip 3. By discharging ESD in the proper path, the voltage across the input and output stages is kept within a certain range, and the input and output stages are protected from electrostatic breakdown.
현재 반도체 제품들은 회로동작 속도를 증가시키기 위해 셀리사이드 (Salicide) 공정을 사용하고 있으나, ESD 보호 회로는 파괴 전압이 다른 회로보다 높기 때문에 안정적인 회로 동작을 위한 저항이 필요하고, 상기 저항을 갖기 위해서 또는 도 2에서와 같이, 셀리사이드층이 형성되면 ESD가 급격히 감소(A)되기 때문에 ESD 보호 회로에는 상기 셀리사이드층이 형성되지 않도록 셀리사이드 보호 공정이 필요하다.Currently, semiconductor products use a salicide process to increase the circuit operation speed, but the ESD protection circuit requires a resistor for stable circuit operation because the breakdown voltage is higher than that of other circuits. As shown in FIG. 2, since the ESD is abruptly reduced (A) when the celicide layer is formed, a celicide protection process is required in the ESD protection circuit so that the celicide layer is not formed.
도 3은 종래의 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도이다.3 is a structural cross-sectional view showing a transistor of a conventional ESD protection circuit.
종래의 ESD 보호 회로의 트랜지스터는 도 3에서와 같이, 격리 영역의 p형 반도체 기판(11)에 형성되는 필드 산화막(12), 상기 활성 영역의 반도체 기판(11)상에 게이트 산화막(13)을 개재하며 형성되는 게이트 전극(14), 상기 게이트 전극(14) 양측의 반도체 기판(11)상에 형성되는 산화막 측벽(16), 상기 산화막 측벽(16)을 포함한 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 제 1, 제 2 불순물 영역(15,17)으로 엘디디(Lightly Doped Drain : LDD) 구조를 갖으며 형성되는 소오스/드레인 불순물 영역으로 구성된다.A transistor of a conventional ESD protection circuit includes a field oxide film 12 formed on an p-type semiconductor substrate 11 in an isolation region, and a gate oxide film 13 on a semiconductor substrate 11 in the active region, as shown in FIG. The semiconductor substrates on both sides of the gate electrode 14 including the gate electrode 14 interposed therebetween, the oxide sidewall 16 formed on the semiconductor substrate 11 on both sides of the gate electrode 14, and the oxide sidewall 16. (11) It is composed of source / drain impurity regions having an LDD structure as first and second impurity regions 15 and 17 in the surface.
여기서, 상기 ESD 보호 회로의 트랜지스터 이외 영역의 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층이 형성된다.In this case, a celicide layer is formed on the surface of the gate electrode 14 and the source / drain impurity region of the non-transistor region of the ESD protection circuit.
도 4a 내지 도 4b는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도이고, 도 5는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 누설 전류 증가를 나타낸 도면이다.4A to 4B are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to the prior art, and FIG. 5 is a diagram illustrating an increase in leakage current of a transistor of the ESD protection circuit according to the prior art.
종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법은 도 4a에서와같이, p형 반도체 기판(11)상의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 방법에 의해 필드 산화막(12)을 형성한다.In the method of manufacturing a transistor of an ESD protection circuit according to the related art, as shown in FIG. 4A, the field oxide film 12 is formed in the isolation region on the p-type semiconductor substrate 11 by a general shallow trench isolation (STI) method. .
그리고, 상기 반도체 기판(11)상에 열산화 공정으로 제 1 산화막을 성장시킨 다음, 상기 제 1 산화막상에 다결정 실리콘과 제 1 감광막(도시하지 않음)을 차례로 형성한다.Then, a first oxide film is grown on the semiconductor substrate 11 by a thermal oxidation process, and then polycrystalline silicon and a first photosensitive film (not shown) are sequentially formed on the first oxide film.
이어 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘과 제 1 산화막을 선택적으로 식각하여 게이트 산화막(13) 및 게이트 전극(14)을 형성하고, 상기 제 1 감광막을 제거한다.Subsequently, after selectively exposing and developing the first photoresist film so as to remain only at a portion where a gate electrode is to be formed, the polycrystalline silicon and the first oxide film are selectively etched using the selectively exposed and developed first photoresist film as a gate oxide film ( 13) and gate electrode 14 are formed, and the first photosensitive film is removed.
도 4b에서와 같이, 상기 게이트 전극(14)을 마스크로 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 제 1 불순물 영역(15)을 형성한 다음, 상기 게이트 전극(14)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백하여 상기 게이트 전극(14) 양측에 산화막 측벽(16)을 형성한다.As shown in FIG. 4B, the first impurity region 15 is formed by implanting and driving in low concentration n-type impurity ions onto the entire surface with the gate electrode 14 as a mask, and then forming the first impurity region 15. An oxide film is formed on the entire surface including the (), and the oxide film sidewalls 16 are formed on both sides of the gate electrode 14 by etching back the oxide film.
그리고, 상기 게이트 전극(14)과 산화막 측벽(16)을 마스크로 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 2 불순물 영역(17)을 형성한다. 여기서 상기 형성된 제 1, 제 2 불순물 영역(15,17)으로 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 형성한다.The second impurity region 17 is formed by implanting and driving in high concentration n-type impurity ions using the gate electrode 14 and the oxide film sidewall 16 as a mask. The first and second impurity regions 15 and 17 are formed to form source / drain impurity regions of the LDD structure in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14.
여기서, 상기 ESD 보호 회로의 트랜지스터 이외 영역의 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층을 형성한다.In this case, a cellicide layer is formed on the surface of the gate electrode 14 and the source / drain impurity region in the region other than the transistor of the ESD protection circuit.
상술한 바와 같이, ESD 보호 회로에는 상기 셀리사이드층(18)이 형성되지 않도록 하기 위한 셀리사이드 보호 공정과 부과된 전세 공정 등에 의해 상기 필드 산화막(12)이 과도 식각되어 도 5에서와 같이 누설 전류가 증가(B)한다.As described above, in the ESD protection circuit, the field oxide layer 12 is excessively etched by a celicide protection process and an imposed charter process to prevent the formation of the celicide layer 18, and thus, a leakage current as shown in FIG. Increases (B).
그러나 종래의 반도체 소자 및 그의 제조 방법은 파괴 전압에 대해 회로의 안정적인 동작에 필요한 저항 확보를 위한 셀리사이드 보호 공정과 전세 공정 등이 부과되므로, 공정 횟수가 증가되어 생산비용이 증가하고 상기 부과된 공정에 의해 상기 필드 산화막이 과도 식각되어 누설 전류가 증가되고 또한 드레인 영역의 면적의 증가로 인하여 열방출이 발생되므로 ESD 보호 회로의 동작 특성이 저하되는 문제점이 있다.However, the conventional semiconductor device and its manufacturing method impose a celide protection process and a charter process for securing resistance required for stable operation of the circuit against breakdown voltage, so that the number of processes is increased to increase the production cost and the imposed process. Due to the excessive etching of the field oxide film, the leakage current increases and heat emission occurs due to the increase of the area of the drain region, thereby deteriorating the operating characteristics of the ESD protection circuit.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 국부적 에피택셜층 성장 공정을 사용하여 드레인 영역의 높이를 증가시키므로 ESD 보호 회로에서 요하는 드레인 저항을 확보하고 누설 전류 및 열방출의 발생을 방지하는 ESD 보호 회로의 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and increases the height of the drain region by using a local epitaxial layer growth process, thereby securing drain resistance required by the ESD protection circuit and preventing occurrence of leakage current and heat emission. It is an object of the present invention to provide a transistor of an ESD protection circuit and a manufacturing method thereof.
도 1은 일반적인 ESD 보호 회로를 나타낸 블록도1 is a block diagram showing a typical ESD protection circuit.
도 2는 일반적인 ESD의 파괴 전압을 나타낸 도면Figure 2 shows the breakdown voltage of a typical ESD
도 3은 종래의 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도3 is a structural cross-sectional view showing a transistor of a conventional ESD protection circuit.
도 4a 내지 도 4c는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도4A to 4C are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to the prior art.
도 5는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 누설 전류 증가를 나타낸 도면5 is a diagram illustrating an increase in leakage current of a transistor of an ESD protection circuit according to the related art.
도 6은 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도6 is a cross-sectional view illustrating a transistor of an ESD protection circuit according to an embodiment of the present invention.
도 7a 내지 도 7f는 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도7A to 7F are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
31 : SOI 기판 32 : 실리콘 기판31 SOI substrate 32 Silicon substrate
33 : 매립 산화막 34 : 제 1 에피택셜층33: buried oxide film 34: first epitaxial layer
35 : PSG층 36 : 제 2 감광막35 PSG layer 36 second photosensitive film
37 : 기판 전극 콘택홀 38 : 제 3 감광막37 substrate electrode contact hole 38 third photosensitive film
40 : 소오스 영역 41 : 제 2 에피택셜층40 source region 41 second epitaxial layer
42 : 채널 영역 43 : 드레인 영역42: channel region 43: drain region
44 : 게이트 산화막 45 : 게이트 전극44 gate oxide film 45 gate electrode
본 발명의 ESD 보호 회로의 트랜지스터는 실리콘 기판상에 전극 콘택홀을 갖으며 형성되는 매립 산화막과 제 1 에피택셜층이 순차적으로 적층되어 형성된 SOI 기판, 상기 제 1 에피택셜층내에 형성되는 소오스 영역, 상기 전극 콘택홀과 상기 전극 콘택홀에 인접한 제 1 에피택셜층상에 제 2 에피택셜층의 성장 공정으로 형성되는 채널 영역, 상기 채널 영역 양측의 제 1 에피택셜층상에 게이트 절연막을 개재하며 형성되는 게이트 전극 및 상기 채널 영역과 게이트 전극상에 형성되는 드레인 영역을 포함하여 구성됨을 특징으로 한다.The transistor of the ESD protection circuit of the present invention comprises an SOI substrate formed by sequentially stacking a buried oxide film formed with electrode contact holes on a silicon substrate and a first epitaxial layer, a source region formed in the first epitaxial layer, A channel region formed by a process of growing a second epitaxial layer on the electrode contact hole and a first epitaxial layer adjacent to the electrode contact hole, and a gate formed on the first epitaxial layer on both sides of the channel region with a gate insulating film interposed therebetween And an drain region formed on the channel region and the gate electrode.
본 발명의 ESD 보호 회로의 트랜지스터의 제조 방법은 실리콘 기판상에 전극 콘택홀을 갖으며 형성되는 매립 산화막과 제 1 에피택셜층이 순차적으로 적층되어 형성되며 NMOS와 PMOS가 형성될 부위가 각각 정의된 SOI 기판을 마련하는 단계, 상기 SOI 기판상에 제 1 도전형 불순물 이온이 주입된 절연막을 형성하는 단계, 상기 절연막, 제 1 에피택셜층, 매립 산화막 및 실리콘 기판을 선택 식각하여 트렌치 형태의 기판 전극 콘택홀을 형성하는 단계, 상기 기판 전극 콘택홀에 인접한 절연막을 선택 식각하여 채널 영역을 정의하는 단계, 전면의 열처리에 의해 상기 절연막에 주입된 제 1 도전형 이온이 상기 제 1 에피택셜층에 주입되어 소오스 영역을 형성하는 단계, 상기 기판 전극 콘택홀(37)과 채널 영역(39) 및 드레인 영역이 형성될 부위에 제 2 에피택셜층을 성장시켜 채널 영역을 형성하는 단계, 상기 절연막상의 제 2 에피택셜층에 고농도 제 1 도전형 불순물 이온을 주입하여 드레인 영역을 형성한 후, 상기 절연막을 제거하는 단계 및 상기 채널 영역 양측의 드레인 영역 하측에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a transistor of the ESD protection circuit of the present invention, a buried oxide film and a first epitaxial layer, which are formed with electrode contact holes on a silicon substrate and are sequentially stacked, are sequentially formed, and regions where NMOS and PMOS are to be formed are defined, respectively. Forming an SOI substrate, forming an insulating film implanted with a first conductivity type impurity ion on the SOI substrate, selectively etching the insulating film, the first epitaxial layer, the buried oxide film, and the silicon substrate to form a trench electrode Forming a contact hole, selectively etching an insulating film adjacent to the substrate electrode contact hole to define a channel region, and implanting first conductivity type ions implanted into the insulating film by heat treatment on the entire surface of the insulating film Forming a source region, and forming a second epitaxial layer at a portion where the substrate electrode contact hole 37, the channel region 39, and the drain region are to be formed. Forming a channel region by implanting a high concentration of first conductivity type impurity ions into the second epitaxial layer on the insulating layer to form a drain region, and then removing the insulating layer and a lower side of the drain region on both sides of the channel region. And forming a gate electrode through the gate insulating film.
상기와 같은 본 발명에 따른 ESD 보호 회로의 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, a preferred embodiment of the transistor and the manufacturing method of the ESD protection circuit according to the present invention as described above in detail as follows.
도 6은 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도이고, 도 7a 내지 도 7f는 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.6 is a cross-sectional view illustrating a transistor of an ESD protection circuit according to an embodiment of the present invention, and FIGS. 7A to 7F are cross-sectional views illustrating a method of manufacturing a transistor of an ESD protection circuit according to an embodiment of the present invention.
본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터는 도 6에서와 같이, 실리콘(Si) 기판(32)상에 전극 콘택홀을 갖으며 형성되는 매립 산화막(33)과 제 1 에피택셜층(34)이 순차적으로 적층되어 형성된 SOI(Silicon On Insulator) 기판(31), 상기 제 1 에피택셜층(34)내에 형성되는 소오스 영역(40), 상기 기판 전극 콘택홀(37)과 상기 기판 전극 콘택홀(37)에 인접한 제 1 에피택셜층(34)상에 제 2 에피택셜층(41)의 성장 공정으로 형성되는 채널 영역(42), 상기 채널 영역(42) 양측의 제 1 에피택셜층(34)상에 게이트 산화막(44)을 개재하며 형성되는 게이트 전극(45), 상기 채널 영역(42)과 게이트 전극(45)상에 형성되는 드레인 영역(43)으로 구성된다.As shown in FIG. 6, a transistor of an ESD protection circuit according to an exemplary embodiment of the present invention includes a buried oxide film 33 and a first epitaxial layer 34 formed with an electrode contact hole on a silicon (Si) substrate 32. (Silicon On Insulator) substrate 31 formed by sequentially stacking, source region 40 formed in the first epitaxial layer 34, the substrate electrode contact hole 37 and the substrate electrode contact hole The channel region 42 formed by the process of growing the second epitaxial layer 41 on the first epitaxial layer 34 adjacent to the 37, and the first epitaxial layer 34 on both sides of the channel region 42. The gate electrode 45 is formed on the gate oxide layer 44 via the gate oxide layer 44, and the drain region 43 is formed on the channel region 42 and the gate electrode 45.
본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법은 도 7a에서와 같이, NMOS와 PMOS가 형성될 부위가 각각 정의된 에스오아이(Silicon On Insulator : SOI) 기판(31)상에 피에스지(Phospho Silicate Glass : PSG)층(35)을 형성한다.In the method of manufacturing a transistor of an ESD protection circuit according to an exemplary embodiment of the present invention, as illustrated in FIG. 7A, a PSG is formed on a silicon on insulator (SOI) substrate 31 in which portions of NMOS and PMOS are to be defined. (Phospho Silicate Glass: PSG) layer 35 is formed.
여기서, 상기 SOI(Silicon On Insulator) 기판(31)은 실리콘(Si) 기판(32)상에 매립 산화막(33)과 에피택셜층(34)이 순차적으로 적층되어 형성된다.Here, the silicon on insulator (SOI) substrate 31 is formed by sequentially filling the buried oxide film 33 and the epitaxial layer 34 on the silicon (Si) substrate 32.
도 7b에서와 같이, 상기 PSG층(35)상에 제 2 감광막(36)을 도포한 후, 상기 제 2 감광막(36)을 기판 전극 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 7B, after the second photoresist layer 36 is applied on the PSG layer 35, the second photoresist layer 36 is selectively exposed and developed to be removed only at a portion where the substrate electrode contact is to be formed.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기PSG층(35), 에피택셜층(34), 매립 산화막(33) 및 실리콘 기판(32)을 선택 식각하여 트렌치(Trench) 형태의 기판 전극 콘택홀(37)을 형성한다.The PSG layer 35, the epitaxial layer 34, the buried oxide layer 33, and the silicon substrate 32 are selectively etched using the selectively exposed and developed second photosensitive layer 36 as a mask to form a trench. A substrate electrode contact hole 37 in the form of) is formed.
도 7c에서와 같이, 상기 제 2 감광막(36)을 제거하고, 상기 전극 콘택홀(37)을 포함한 전면에 제 3 감광막(38)을 도포한 후, 상기 제 3 감광막(38)을 채널 영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 7C, after removing the second photoresist layer 36 and applying the third photoresist layer 38 to the entire surface including the electrode contact hole 37, the third photoresist layer 38 may have a channel region. It is selectively exposed and developed to be removed only at the site to be formed.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막(38)을 마스크로 상기 PSG층(35), 에피택셜층(34) 및 매립 산화막(33)을 선택 식각하여 채널 영역을 정의한다.The PSG layer 35, the epitaxial layer 34, and the buried oxide layer 33 are selectively etched using the selectively exposed and developed third photoresist layer 38 to define a channel region.
도 7d에서와 같이, 상기 제 3 감광막(38)을 제거하고, 전면의 열처리 공정에 의해 상기 PSG층(35)에 주입된 인 이온이 상기 에피택셜층(34)에 주입되어 소오스 영역(40)을 형성한다.As shown in FIG. 7D, the third photoresist film 38 is removed, and phosphorus ions implanted into the PSG layer 35 by an annealing process on the entire surface are implanted into the epitaxial layer 34 to form a source region 40. To form.
도 7e에서와 같이, 상기 노출된 실리콘 기판(32)상의 전극 콘택홀(37)과 채널 영역(39)에 제 2 에피택셜층(41)을 성장시킨다.As shown in FIG. 7E, a second epitaxial layer 41 is grown in the electrode contact hole 37 and the channel region 39 on the exposed silicon substrate 32.
여기서, 상기 정의된 채널 영역의 제 2 에피택셜층(41) 성장 공정으로 채널 영역(42)을 형성한다.Here, the channel region 42 is formed by the process of growing the second epitaxial layer 41 of the channel region.
그리고, 상기 PSG층(35)상의 드레인 영역이 형성될 부위의 제 2 에피택셜층(41)을 100 ∼ 1000㎚의 높이로 그리고 1019∼ 1022㎤의 도핑(Doping) 농도로 형성한다.Then, the second epitaxial layer 41 at the portion where the drain region on the PSG layer 35 is to be formed is formed at a height of 100 to 1000 nm and a doping concentration of 10 19 to 10 22 cm 3.
도 7f에서와 같이, 상기 PSG층(35)상의 제 2 에피택셜층(41)에 고농도 n형불순물 이온을 주입하여 드레인 영역(43)을 형성한 후, 상기 PSG층(35)을 제거한다.As shown in FIG. 7F, after the high concentration n-type impurity ions are implanted into the second epitaxial layer 41 on the PSG layer 35 to form the drain region 43, the PSG layer 35 is removed.
그리고, 상기 드레인 영역(43)을 포함한 전면의 열산화 공정에 의해 상기 노출된 제 1, 제 2 에피택셜층(34,41) 표면상에 게이트 산화막(44)을 성장시킨다.The gate oxide layer 44 is grown on the exposed surfaces of the first and second epitaxial layers 34 and 41 by a thermal oxidation process on the entire surface including the drain region 43.
이어, 상기 게이트 산화막(44)을 포함한 전면에 제 2 다결정 실리콘층을 형성하고, 선택 식각하여 상기 채널 영역(42) 양측의 드레인 영역(43) 하측에 게이트 전극(45)을 형성한다.Subsequently, a second polycrystalline silicon layer is formed on the entire surface including the gate oxide layer 44, and selectively etched to form a gate electrode 45 under the drain region 43 on both sides of the channel region 42.
본 발명의 ESD 보호 회로의 트랜지스터 및 그의 제조 방법은 국부적 에피택셜층 성장 공정을 사용하여 드레인 영역의 높이를 조절하므로, 공정 횟수를 줄이고, ESD 보호 회로에서 요하는 드레인 저항을 확보하며 드레인 영역의 면적의 증가로 인하여 열방출의 발생을 방지하므로 ESD 특성을 향상시키는 특징이 있다.The transistor of the ESD protection circuit of the present invention and its manufacturing method adjust the height of the drain region by using a local epitaxial layer growth process, thereby reducing the number of processes, ensuring the drain resistance required in the ESD protection circuit and the area of the drain region. Due to the increase of the prevent the occurrence of heat emission is characterized by improving the ESD characteristics.
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| US5427976A (en) * | 1991-03-27 | 1995-06-27 | Nec Corporation | Method of producing a semiconductor on insulating substrate, and a method of forming a transistor thereon |
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2000
- 2000-06-29 KR KR1020000036397A patent/KR20020002004A/en not_active Application Discontinuation
Patent Citations (2)
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