KR20020001571A - 트렌치형 ｄｒａｍ 셀의 보다 높은 충전 유지 시간을 위한페디스털 칼라 구조 - Google Patents
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Abstract
메모리 구조는 기판에 형성된 트렌치를 갖는다. 칼라 산화물(collar oxide)은 트렌치의 상부에 배치되고 페디스털 부(pedestal portion)를 포함한다. 페디스털 칼라를 구비한 칼라 산화물을 가진 메모리 장치를 형성하는 방법이 또한 개시된다.
Description
본 발명은 DRAM 메모리 셀 구조에 관한 것으로서, 특히, 강화된 충전 유지력을 가진 트렌치형 캐패시터에 관한 것이다.
전형적인 트렌치 캐패시터는 시간이 경과하면 자연적으로 방전한다. 상기방전의 한가지 원인은 스토리지 노드와 매립 플레이트(즉, 표면 노드 확산) 사이의 누설 전류이다. 충전 유지 시간을 증가시키는 한가지 방법은 스토리지 노드 확산과 매립 플레이트 사이의 누설 전류를 감소시키는 것이다.
도 1a를 참조하면, 기생 수직형 트랜지스터(parasitic vertical transister)(10)를 사용하여, 종래의 트렌치형 메모리 셀의 한가지 주요한 누설 경로의 일례가 도시되어 있다. 트랜지스터(10)는 트렌치(13)의 내면(interior surface)(12)에 형성된 칼라 산화물(11)을 포함한다. 트랜지스터(10)는 게이트(17), 스토리지 노드들(13, 18)과 매립 플레이트(19)를 더 포함하는 DRAM 메모리 셀(16)에 포함된다.
도 1b는 트랜지스터(10)에 대응하는 전기 회로도를 도시한다.
몇몇 종래의 방법들이 누설 전류를 최소화하기 위하여 제시 또는 구현되어왔다. 기생 트랜지스터(10)의 임계 전압을 증가시킴으로써 누설 전류를 감소시킬 수 있다. 임계 전압은 기생 채널내에 일정한 깊이로 웰안쪽으로 이온(p형 웰의 경우 p형)을 주입함으로써 증가될 수 있다. 또한, 임계 전압은 칼라 산화물(11) 두께를 증가시킴으로써 증가될 수 있다.
그러나, 상기 방법들은 고밀도 DRAM 프로세스에 통합될 때 문제점들을 가진다. 예를 들면, 이온 주입으로 인해 원하지 않는 불순물이 다른 영역으로 유입될 수 있다. 애스팩트 비(aspect ratio)(칼라 깊이/트렌치 개구)가 매우 높기 때문에(예를 들면, 1㎛/0.15㎛ = 6.7), 주입 각도는 칼라 산화물에 거의 평행이거나 웨이퍼 표면에 수직일 필요가 있다. 주입 각도의 결과로서, 비교적 높은 에너지 이온 주입이 필요하게 되고, 활성 채널 영역으로의 원하지 않는 주입이 야기될 수도 있다.
보다 두꺼운 칼라 산화물의 단점은 트렌치 개구의 축소이다. 트렌치 개구의 축소는 스토리지 전극 저항의 증가를 야기한다. 트렌치 개구 축소의 부가적인 단점은 협소한 개구를 가진 트렌치를 채우는데 필요한 복잡성이 증가될 수 있다는 것이다.
따라서, 본 발명의 목적은 강화된 충전 유지력을 가진 트렌치형 캐패시터를 위한 구조 및 방법을 제시하는 것이다.
본 발명의 일 측면에 따라서, 메모리 구조는 기판에 형성된 트렌치로 형성된다. 칼라 산화물은 트렌치의 상부에 배치되고 페디스털 부를 포함한다.
본 발명의 다른 측면에 따라, DRAM은 상부를 갖는, 기판에 형성된 트렌치를 포함한다. 칼라 산화물은 트렌치의 상부에 배치된다. 칼라 산화물은 페디스털을 포함한다. 트렌치는 도체로 채워진다. 페디스털은 도체의 전하 누설을 감소시킨다.
본 발명의 또 다른 측면에 따라, 본 발명은 메모리 장치를 형성하는 방법을 포함한다. 상기 방법은 기판에 트렌치를 형성하는 단계를 포함한다. 비정형(non-conformal) 산화물은 트렌치의 상부에 증착되는데, 상기 비정형 산화물은 수직 표면들보다는 수평 표면을 따라 더 두껍다. 페디스털들은 상기 비정형 산화물의 하부에 형성된다.
도 1a는 종래의 트렌치형(trench-type) 캐패시터(capacitor)의 개략도.
도 1b는 도 1a의 트렌치형 캐패시터에 대응하는 전기 회로도.
도 2a는 본 발명의 일 측면에 따른 트렌치 캐패시터의 회로도.
도 2b는 도 2a의 트렌치 캐패시터에 대응하는 전기 회로도.
도 3a 내지 도 3f는 본 발명의 일 측면에 따라 그 위에 국부적으로 두꺼워진 산화물 부분(locally thickened oxide portion)이 형성되어 있는 칼라 산화물을 갖는 트렌치 캐패시터를 형성하는 방법을 도시한 도면.
도 4a 내지 도 4e는 본 발명의 다른 측면에 따라 그 위에 두꺼워진 산화물 부분이 형성되어 있는 칼라 산화물을 갖는 트렌치 캐패시터를 형성하는 방법을 도시한 도면.
도 5a 내지 도 5h는 본 발명의 또 다른 측면에 따라 그 위에 두꺼워진 산화물 부분이 형성되어 있는 칼라 산화물을 갖는 트렌치 캐패시터를 형성하는 방법을 도시한 도면.
도 6a 내지 도 6f는 본 발명의 또 다른 측면에 따라 그 위에 두꺼워진 산화물 부분이 형성되어 있는 칼라 산화물을 갖는 트렌치 캐패시터를 형성하는 방법을 도시한 도면.
도 7a 내지 도 7f는 본 발명의 또 다른 측면에 따라 그 위에 두꺼워진 산화물 부분이 형성되어 있는 칼라 산화물을 갖는 트렌치 캐패시터를 형성하는 방법을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기생 수직형 트랜지스터
20 : 트렌치 캐패시터
21 : 칼라 산화물
25 : 페디스털 칼라
306 : 패드 질화물
316 : 폴리실리콘 스페이서
519 : 산화물 언더컷
615 : 포토레지스트
상술된 여타 목적들, 측면 및 장점들은 도면들을 참조하여 본 발명의 바람직한 실시예의 상세한 설명에 따라 보다 잘 이해될 것이다.
도 2a를 참조하면, 트렌치 캐패시터(20)는 트렌치(23)의 내부 측벽 표면(22)을 따라 형성된 칼라 산화물(21)을 가지고 있다. 칼라 산화물(21)은 페디스털 칼라(25)를 형성하는, 국부적으로 두꺼운 산화물 부분을 갖는다. 양호한 실시예에서, 칼라 산화물(21)은 CVD법에 의해 형성된 비정형 산화물을 포함한다. 트렌치 캐패시터(20)는 게이트(27), 스토리지 노드들(28) 및 매립 플레이트(29)를 포함하는 DRAM 메모리 셀(26)에 통합된다.
트렌치 캐패시터(20)를 사용함으로써, 스토리지 노드들(23)과 매립 플레이트(29)사이의 누설 전류를 감소시킬 수 있다. 누설 전류(또는 MOS 트랜지스터의 서브-스레쉬홀드(sub-threshold) 전류)는 임계 전압의 지수 함수이고 채널 길이의 반비례 함수이다. 따라서 누설 전류는 칼라 길이의 일부분상의 칼라 산화물 두께를 증가시킴으로써 상당히 감소될 수 있다(임계 전압 제어는 채널 길이 제어보다 더 효과적이다).
예를 들면, 도 2a는 칼라 산화물(21)의 10%(길이방향)(즉, 페디스털 칼라(25))가 칼라 산화물(21)의 나머지 부분보다 더 두껍다는 것을 도시한다. 스토리지 폴리실리콘 두께의 대부분(90% 길이방향)이 종래의 트랜지스터와 동일하기 때문에, 상기 일례는 페디스탈 칼라(25)에 의한 채널 폭의 협소화로 인해 스토리지 폴리실리콘 저항이 상당히 증가한다는 것을 의미하지는 않는다. 그러나, 산화물두께의 증가는 임계 전압을 증가시키고 누설 전류를 감소시키기에 충분하다.
도 2b는 트렌치(20; 도 2a)에 대응하는 회로를 도시한다. 전기 회로도는 상이한 임계 전압과 채널 길이를 가진 두개의 트랜지스터들(예를 들면, 칼라 산화물(21)과 페디스털 칼라(25)로 정의됨)의 직렬 접속으로 표현될 수 있다. 트랜지스터(20; 도 2a)의 두 채널 길이의 합은 트렌치형 트랜지스터(10; 도 1a)의 채널 길이와 같다.
도 3a 내지 도 3f는 국부적으로 두꺼운 산화물 부분(예를 들면, 페디스털 칼라)을 가진 칼라 산화물을 구비한 트렌치 캐패시터를 형성하는 하나의 방법을 도시한다. 특히, 도 3a를 참조하면, 트렌치(300)는 기판에 형성된다. 트렌치(300)는 내부 측벽 표면들(302)과 외부 측벽 표면들(304)을 가진다. 패드 질화물 층(306)은 상기 웨이퍼 기판 위에 형성된다. 폴리실리콘(310)은 트렌치(300)의 베이스(312)를 채운다.
비정형 칼라 산화물(314)은 내부 측벽 표면들(302) 상에 증착되고 패드 질화물(306)을 따라 증착된다(도 3b). 바람직하게는, 칼라 산화물(314)은 HDP(high density plasma) 프로세스에 의해 증착된다. 패드 질화물(306)과 폴리실리콘(312) 상의 산화물 두께는 트렌치(300)의 내부 측벽 표면(302)에서보다 더 두껍다.
본 실시예의 한가지 장점은 비정형 칼라 산화물(314)이 트렌치 표면(302) 상에 선택적인 이온 주입을 가능하게 한다는 것이다. 특히, 칼라 산화물(314)은 비교적 얇은 칼라 산화물(314)을 통하여 트렌치 벽(즉, 내부 측벽 표면(302))으로의 이온 주입을 가능하게 한다. 한편, 패드 질화물(306)을 구비한 비정형산화물(314)의 두꺼워진 영역은 Si 표면으로의 이온 주입을 차단한다.
예를 들면, 증착된 산화물(314)이 수평 방향(즉, 패드 질화물 층(306) 위에 형성됨)과 수직 방향(즉, 내부 측벽 표면(302) 위에 형성됨)사이에서 5:1의 두께 비율을 가진다고 가정하고, 주입된 영역의 깊이가 1.0㎛, 트렌치 폭이 0.15㎛ 라고 가정할 때, 요구되는 종래의 주입 각도는 8.5도 보다 작게 된다(ATN(0.15/1)=8.53).
실리콘 표면으로의 주입을 효과적으로 차단하기 위해서, 효과적인 산화물 두께(즉, 실리콘 웨이퍼 표면 상의 높이)는 적어도 2000Å(300/sin(8.53)=2022A)이 되어야 한다. 따라서, 2000 Å의 재료가 패드 질화물(306)을 포함하는 실리콘 웨이퍼 상에 증착되거나 형성되어야 한다. 단지 1500Å(종래의 경우)의 패드 질화물(306)을 가진 일례에서는, 실리콘 표면으로의 이온 주입이 필연적이다. 그러나, 본 발명에서 패드 질화물(306)(1500Å)과 칼라 산화물 두께(314)(1500Å)의 총 두께는 2000Å보다 훨씬 더 두껍다. 그 결과, 본 발명에 따른 칼라 산화물(314)에 의해, 트렌치 벽(302)의 주입 중에 웨이퍼 표면으로의 바람직하지 못한 이온 주입은 방지될 수 있다.
폴리실리콘들 증착과 RIE(reactive ion etching) 드라이 에칭과 같은 표준 프로세싱 기술을 사용하여, 폴리실리콘 스페이서들(spacers)(316)은 도 3c에 도시된 바와 같이 칼라 산화물(314)에 인접해서 트렌치(300)의 내부에 형성된다.
이 때에, 폴리실리콘 스페이서의 도핑 레벨은 매립된 스트랩 외부 확산(buried strap out diffusion)을 제어하기 위해 종래의 방법들을 사용하여 조절될 수 있다(즉, 스페이서 폴리실리콘에는 저농도의 도핑으로, 폴리실리콘 충전에는 고농도의 도핑(이후에 형성됨)). 저농도로 도핑된 폴리실리콘은 후속 열적 프로세싱도중에 비소 외부 확산(arsenic out diffusion)을 감소시킬 것이다.
칼라 산화물 페디스털(318)은, 도 3d에 도시된 바와 같이, 트렌치(300)의 베이스(310)에 위치한 산화물 층(314)의 일부분을 제거함으로써, 트렌치(300)의 중앙에 노출된 산화물의 산화물 RIE에 의해 칼라 산화물(314)의 국부적으로 두꺼운 산화물 영역으로 형성된다. RIE 프로세스는 또한 패드 질화물(306)의 표면으로부터 증착된 산화물(314)을 제거한다. 선택적으로, 산화물 습식 에칭(도시되지 않음)이 칼라 산화물 페디스털(318)을 형성하기 위해 도 3d에 도시된 RIE 프로세스를 대체할 수 있다.
폴리실리콘(320)은 트렌치(300) 내에 채워지고 CMP법(chemical mechanihcal polishing)을 사용하여 평탄화된다(도 3e). 상술된 바와 같이, 본 발명은 폴리실리콘 스페이서들(316)이 폴리실리콘 충전물(320)과 상이한 도핑 농도를 갖게 함으로써, 후속 열적 싸이클동안 불순물(예를 들면, 비소)의 외부 확산을 감소시킨다.
이제 도 3f를 참조하면, 표준 트렌치 캐패시터 DRAM 프로세싱 기술들이 DRAM 장치를 완성하는데 사용된다. 따라서, 본 기술 분야에 숙련된 자들에게 공지된 종래의 프로세스들이 STI(shallow trench isolation) 산화물 충전물(322), 게이트(324), 소스(326), 드레인(328) 및 인접한 노드(328)로 도체(320)를 연결하는 스트랩을 형성하기 위해 다양한 영역을 패턴, 증착 및 도핑하는데 사용된다.
본 발명의 다른 실시예를 형성하기 위한 공정은 도 4a 내지 도 4e에 도시되어 있다. 상기 실시예에서, 칼라 산화물(414)은 노드 유전체(node dielectric) 형성(즉, LOCOS 칼라 프로세스) 이전에 형성된다. 희생 칼라 질화물(407)은 상기 실시예의 고유한 효과들을 달성하는데 사용된다.
특히, 도 4a를 참조하면, 비정형 산화물(413)(즉, HDP 산화물)은 트렌치(400)에서 트렌치 내부 측벽 표면들(402)을 따라, 그리고, 칼라 질화물 층(407) 상에 증착된다. 또한, 비정형 산화물(413)은 패드 질화물(406) 상에 증착된다. 다음으로, 비정형 산화물(413)은 질화물 패드(406)의 상부와 칼라 질화물(407) 상을 제외하고 제거된다(도 4b). 이러한 제거는 종래의 등방성 습식 에칭 공정을 사용함으로써 달성될 수 있다.
바람직한 실시예에서, 수소 열처리 공정이 내부 트렌치 측벽 표면들(402)을 보다 매끄럽고 우묵하게 만들기 위해 적용되며(도 4b에 도시됨), 차례로, 트렌치 개구가 과도하게 협소하게 되지 않은 상태에서 보다 더 균일하고 두꺼운 칼라 산화물을 제공한다. 칼라 산화물(414)은 트렌치(400)의 내부 측벽 표면(402)과 외부 측벽 표면(404) 상에 열적 성장된다(도 4c). 칼라 산화물 하부(410)에 있는 산화물은 국부적으로 더 두껍고, 그 결과 페디스털 칼라 구조(418)가 된다.
초기 산화물(즉, 산화물(413)) 및 열적 성장된 칼라 산화물(414)이 비교적 얇기(∼300Å) 때문에, 초기 산화물 층(413)으로 인한 트렌치(300) 베이스의 산화속도 손실은 중요하지 않다.
다음으로, 표준 LOCOS 칼라 프로세싱이 DRAM 장치를 완성하는데 사용된다. 질화물 패드(406)와 산화물 층(413)은 제거된다(도 4d). 매립 플레이트 도핑과 노드 유전체 형성이 실행된다. 폴리실리콘(420)은 트렌치(400) 내에 증착되고 CMP법은 전형적인 프로세싱 기술들을 사용하여 실행된다. 이제 도 4e를 참조하면, STI 영역(422), 게이트(424), 소스(426) 및 드레인(428)이 공지된 공정들을 사용하여 다시 형성된다.
본 발명의 상기 실시예에서, 칼라 산화물(414)은 트렌치 개구가 과도하게 협소하게 되지 않은 상태에서 더 두껍게 만들어 질 수 있다. 상술된 바와 같이, 산화물을 더 두껍게 함으로써, 임계 전압은 증가될 수 있고 누설 전류는 감소될 수 있다. (LOCOS 칼라 내의 다른 영역에 비해) 칼라 하부에서 칼라 산화물이 더 얇게 성장했다는 것을 고려하면, 누설 전류 감소는 특히 LOCOS 칼라형 트렌치 DRAM 제조에 중요한 의미를 지닐 수 있다. 더 나아가 본 발명은 LOCOS 프로세스를 단순화한다.
본 발명의 다른 실시예와 프로세스는 도 5a 내지 도 5h에 도시되어 있다. 이 실시예에서, 칼라 산화물 페디스털의 방향은 캐패시터 트렌치 내부로의 확장에서 캐패시터 트렌치로부터의 외부 확장으로 변경된다.
특히, 도 5a를 참조하면, 패드 질화물 층(506)이 실리콘 웨이퍼 위에 형성된다. 칼라 질화물(507)은 트렌치(500)의 베이스(510)에 형성된다. 다음으로, 비정형 산화물(513)과 같은 산화물이 증착된다. 바람직하게는, HDP가 비정형 산화물(513)을 증착하기 위해 사용된다.
폴리실리콘 스페이서들(516)은 증착된 산화물(513)의 수직 표면들 위에 형성된다(도 5b). 특히, 스페이서들은 예를 들면 RIE와 같은 이방성 드라이 에칭 공정을 사용하여 형성된다. 이방성 드라이 에칭 또는 측벽 스페이서 에칭은 수평 표면으로부터 높은 속도로 재료를 제거하지만, 수직 표면으로부터는 비교적 낮은 속도로 재료를 제거한다. 매우 선택적인 이방성 스페이서 에칭은 산화물 측벽을 따라서는 재료를 남기지만, 수평 표면으로부터는 재료를 제거한다. 이러한 공정은 폴리실리콘 스페이서 형성후 비정형 산화물(513) 부분의 하부 모서리 부분(517)이 노출된 채로 남도록 한다.
그 후, 산화물 언더컷(519)을 생성하기 위해 비정형 산화물(513)의 노출된 하부 모서리 부분(517)을 선택적으로 제거하는데 습식 산화물 에칭이 사용된다. 또한, 질화물 패드(506)의 수평 표면 상의 비정형 산화물(513)이 제거된다(도 5c).
이어서, 기판 언더컷(521)을 형성하기 위해 실리콘 언더컷이 산화물 언더컷 개구(519)에 인접해서 실행된다(도 5d). 실리콘 언더컷 공정중에 폴리실리콘 스페이서들(516)이 또한 제거된다(도 5d).
HDP 산화물 제거 공정은 비정형 산화물(513)의 잔류 부분을 제거한다(도 5e). 열 산화물은 내부 측벽 표면들(502)과 외부 측벽 표면들(504) 상에서 성장되어 칼라 산화물(514)을 형성한다(도 5f). 도 3과 도 4의 실시예들의 경우에 산화가 3면으로부터 발생할 수 있기 때문에 한면에서 산화되는 것과 비교하여 보다 두꺼운 산화물이 실리콘 언더컷(521) 영역에서 성장된다. 국부적으로 두꺼운 산화물 부분은 페디스털(518)을 형성한다. 다시 말하면, 페디스털 칼라는 상술된 장점들을 야기할 것이다.
잔류 공정은 상술된 실시예들과 동일하게 진행된다. 표준 LOCOS 칼라 프로세스는 DRAM 장치를 완성하기 위해 적용될 수 있다. 질화물 패드(506)는 제거된다(도 5g). 이 때에, 매립 플레이트 도핑 및 노드 유전체 형성이 실행될 수 있다. 최종적으로, 폴리실리콘(520)이 트렌치(500)내에 증착되고, CMP법이 전형적인 공정 기술들을 사용하여 실행된다. 이제 도 5h를 참조하면, STI 산화물 충전물(522), 게이트(524), 소스(526) 및 드레인(528)이 상술된 바와 같이 형성된다.
도 5a 내지 도 5h에서 도시되고 상술된 실시예는, 도 3 및 도 4에 도시된 바와 같은 본 발명의 다른 형태들과 비교할 때 더 길어진 누설 경로를 제공하고, 이에 따라 누설 전류를 감소시킨다. 페디스털 칼라(518)는 각각 트렌치들(300, 400)에 대해, 페디스털 칼라들(318, 418)이 내부로 확장되는 것보다 트렌치(500)로부터 외부 방향으로 더 확장될 수 있다. 그 결과로서, 상기 실시예는 더욱 강화된 충전 유지력을 제공할 수 있다.
도 5a 내지 도 5h의 실시예의 두번째 장점은 페디스털 칼라(518)가 트렌치(500) 내부가 아닌 트렌치(500)로부터 외부로 확장되기 때문에, 페디스털 칼라 산화물(518)에 기인한 저항 증가가 없다는 것이다. 폴리실리콘(520)의 폭(트렌치(500)내에 형성/증착됨)은 임의의 점에서 페디스털 칼라(518)에 의해 감소되지 않는다. 따라서, 페디스털 칼라(518)는 어떠한 저항 증가도 초래하지 않는다.
다른 실시예(도 4a 내지 도 4e의 실시예와 관련됨)가 도 6a 내지 도 6f에 도시되어 있다. 비교적 두꺼운 패드 질화물(406)(도 4a의 질화물 칼라(407)를 형성함) 대신 ASG(Arsenic Silicate Glass)(607)의 스택 층(605) 및 칼라 질화물(609)이 실리콘 기판 위에 형성된다(도 6a).
그 후, 트렌치 구조는 포토레지스트(615)와 같은 희생 재료로 채워진다. 개방된 칼라 영역(611)을 형성하기 위해 스택 층(605)은 레지스트 리세스 공정으로 에칭된다(도 6b).
다음으로, 희생 재료(615)는 제거되고 HDP 산화물 층(613)을 형성하기 위하여 HDP 산화물 증착이 차례로 실행된다(도 6c). 습식 에칭 공정은 스택층(605) 및 패드 질화물(606)의 상부를 제외하고 HDP 산화물(613)을 선택적으로 제거한다(도 6d).
칼라 산화물(614)을 형성하기 위하여 열적 산화법에 의해 트렌치(600)의 내부 측벽 표면(602)과 외부 측벽 표면들(604) 상에서 열적 산화물이 성장된다(도 6e). 잔류하는 HDP 산화물(613)은 칼라 산화물(614) 위에 페디스털 칼라(618)(즉,국부적으로 두꺼운 산화물 부분)를 형성한다(도 6f). 이어서, ASG(607)와 칼라 질화물(609)이 제거된다(도 6f). 다음으로, 노드 유전체가 형성되고, 스토리지 플레이트가 폴리실리콘(620)으로 채워지고 CMP법에 의해 평탄화된다(도 6f). 최종적으로, 완성된 DRAM 장치는 도 4e에서 도시되고 상술된 대로 공정이 진행될 수 있다.
도 6a 내지 도 6f의 실시예의 한가지 장점은 As의 확산이 칼라 산화에 의해 감소 또는 제거된다는 것이다. 잔류하는 HDP 산화물(613)은(도 6d) 칼라 산화물(614)이 형성되는 동안 As의 외부 확산을 방지한다(도 6e). 칼라 산화물의 두께와 ASG 드라이브 인(drive-in) 조건에 의존하는 전형적인 LOCOS 프로세스에서는, 바람직하지 못한 As가 칼라 산화물을 통해 확산될 수 있으며, 이는 기생 수직형 트랜지스터의 임계 전압을 감소시킨다. 그러나, 본 발명은 칼라 산화물(614)을 사용함으로써 상기 확산을 방지하고 높은 임계값과 그에 대응하는 낮은 누설 전류를 유지한다. 칼라 산화물(614)이 산화/확산되는 동안 As 분위기 조건에 노출되지 않기 때문에, 칼라 산화물(614)/실리콘 기판 계면은 As 불순물이 존재하지 않는다.
도 6a 내지 도 6f의 실시예의 다른 장점은 트렌치 측벽 도핑(예를 들면, LOCOS 칼라 산화물 형성 이후에 공정처리됨)이 칼라 산화물 형성 공정과 결합됨으로써 공정 단계들과 열처리를 줄일 수 있다는 것이다. 특히, ASG 층(607)은 불순물 As를 포함한다. 도 6e의 산화물 성장(614) 중에, As 불순물이 트렌치 측벽으로 확산된다. 따라서, 본 발명은 종래에 요구되던 개별적인 불순물 확산 단계를 거치지 않는다.
본 발명의 또 다른 실시예가 도 7a 내지 도 7f에 도시되어 있다. 이 실시예에서, 스토리지 폴리실리콘(720)의 저항을 감소시키기 위해 TiN과 같은 금속 층(730)이 칼라 질화물(709)과 결합된다. 이제, 특히, 도 7a를 참조하면, 패드 질화물(706)의 층(705), 스토리지 폴리실리콘(720)(노드 유전체용), 금속층(730) 및 칼라 질화물(709)이 표준 DT(deep trench), 매립 플레이트 도핑 프로세싱 및 노드 유전체 막 형성 후에 실리콘 기판 및 트렌치(700)의 내부 측벽 표면(702) 상에 형성된다.
포토레지스트(715)는 트렌치(700) 내부에 증착되고, 레지스트 리세스 프로세스는 개방된 칼라 영역(711)을 형성하기 위해 사용된다(도 7b). 그 후 레지스트(715)는 제거되고 HDP 산화물(713)은 트렌치(700)의 내부 측벽표면들(702) 상에 증착된다(도 7c). 다음으로, 상술된 대로 칼라 영역의 하부(710)를 제외하고 HDP 산화물(713)이 제거된다(도 7d). 금속(730)을 덮고 있는 잔류하는 HDP 산화물(713)은 후속 공정도중에 잠재적인 금속 산화가 발생하는 것을 방지한다. 칼라 산화물(714)은 트렌치 내부 측벽 표면들(702)과 외부 측벽 표면들(704) 상에 열적 성장된다(도 7e). 칼라(714)의 국부적으로 두꺼워진 산화물 부분은 상술된 바와 같이 페디스털 칼라(718)를 형성한다. 금속(730)과 폴리실리콘(720) 사이의 전기적 접속을 제공하기 위해 칼라 질화물(709)은 스트랩 폴리실리콘(720) 증착(도 7f) 이전에 에칭된다(도 7e).
따라서, 본 발명의 페디스털 칼라 구조는 스토리지 도체 저항을 증가시키지 않고(산화물이 트렌치의 일부분에서만 더 두껍기 때문임), 누설 전류를 감소시킨다(더 두꺼운 산화물을 가짐). 상술된 다양한 실시예 또한 트렌치 개구가 협소해지는 양을 제한하고, 주위 기판에 페디스털을 형성하며(임의의 저항 증가를 제거하기 위함), 불순물 외부 확산을 감소시키고, 저항을 더 감소시키기 위하여 금속층을 포함한다.
또한, 본 발명에 따른 칼라 산화물(314)에 의해, 트렌치 벽(302)의 주입 중에 웨이퍼 표면으로의 바람직하지 못한 이온 주입은 방지될 수 있다.
또한, 트렌치 측벽 도핑이 칼라 산화물 형성 공정과 결합됨으로써 공정 단계들과 열처리를 줄일 수 있다는 것이다.
본 발명은 양호한 실시예들에 대해 기술되었지만, 본 발명의 첨부된 청구범위의 사상과 범위 내에서 변경이 이루어질 수 있음을 본 기술 분야에 숙련된 자들은 인식할 것이다.
Claims (16)
- 메모리 장치에 있어서,기판;상부(upper portion)를 갖는, 상기 기판내의 트렌치; 및상기 트렌치의 상기 상부내의 칼라 산화물(collar oxide)을 포함하고,상기 칼라 산화물은 페디스털(pedestal)를 포함하는것을 특징으로 하는 메모리 장치.
- 제1항에 있어서,상기 트렌치를 충전하는 도체를 더 포함하고,상기 페디스털은 상기 도체 내로 확장되는 것을 특징으로 하는 장치.
- DRAM 장치에 있어서:기판;상부를 갖는, 상기 기판내의 트렌치;페디스털을 포함하는, 상기 트렌치의 상기 상부내의 칼라 산화물; 및상기 트렌치를 충전하는 도체를 포함하고,상기 페디스털이 상기 도체의 전하 누설을 감소시키는것을 특징으로 하는 DRAM 장치.
- 제1항 또는 제3항에 있어서,상기 페디스털은 상기 칼라 산화물의 하부에 배치되는 것을 특징으로 하는 장치.
- 제1항 또는 제3항에 있어서,상기 페디스털은 상기 칼라 산화물의 두께가 증가된 영역을 포함하는 것을 특징으로 하는 장치.
- 제1항 또는 제3항에 있어서,상기 페디스털은 상기 트렌치 길이의 약 10%를 포함하는 것을 특징으로 하는 장치.
- 제3항에 있어서,상기 페디스털은 상기 도체 내로 확장되는 것을 특징으로 하는 장치.
- 제1항 또는 제3항에 있어서,상기 페디스털은 상기 기판 내로 확장되는 것을 특징으로 하는 장치.
- 제1항 또는 제3항에 있어서,상기 페디스털 아래에 상기 트렌치의 금속 라이너(metal liner)를 더 포함하는 것을 특징으로 하는 장치.
- 메모리 장치를 형성하는 방법에 있어서,기판에 트렌치를 형성하는 단계;상기 트렌치의 상부에 비정형(non-conformal) 산화물을 증착하는 단계; 및상기 비정형 산화물의 일부분에 페디스털을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제10항에 있어서,상기 비정형 산화물의 증착 이전에 상기 트렌치의 하부를 도체로 충전하는 단계;상기 비정형 산화물의 하부가 노출되도록 상기 비정형 산화물을 따라 희생 스페이서(sacrificial spacers)를 형성하는 단계;상기 페디스털을 형성하기 위해 상기 비정형 산화물의 상기 하부를 제거하는 단계;상기 희생 스페이서를 제거하는 단계; 및상기 트렌치의 상기 상부를 도체로 충전하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제10항에 있어서,상기 페디스털의 상기 형성 단계전에, 상기 비정형 산화물을 통해 불순물을 주입하는 단계를 더 포함하고,상기 비정형 산화물의 비일관된 두께에 근거하여, 상기 불순물이 수평 표면을 통해 통과하는 것을 방지하고, 단지 수직 표면을 통해서만 상기 트렌치의 측벽으로 통과하는 것을 특징으로 하는 방법.
- 제10항에 있어서,상기 페디스털의 상기 형성 단계는,상기 비정형 산화물의 상기 증착전에 상기 트렌치의 하부에 희생 칼라 스페이서를 형성하는 단계;상기 페디스털이 잔류하도록 수직 표면으로부터 상기 비정형 산화물을 제거하는 단계;상기 트렌치의 상기 상부에 상부 칼라 산화물을 성장시키는 단계;상기 희생 칼라 스페이서들을 제거하는 단계; 및상기 트렌치를 도체로 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제13항에 있어서,상기 트렌치의 상기 하부와 상기 희생 칼라 스페이서사이에 도핑된 글래스 층(doped glass layer)을 형성하는 단계를 더 포함하고,상기 상부 칼라 산화물의 상기 성장동안에, 상기 도핑된 글래스 층으로부터 상기 트렌치의 측벽으로 불순물이 확산하는 것을 특징으로 하는 방법.
- 제13항에 있어서,상기 트렌치의 상기 하부와 상기 희생 칼라 스페이서사이에 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제10항에 있어서,상기 페디스털의 상기 형성 단계는,상기 비정형 산화물의 상기 증착 전에 상기 트렌치의 하부에 희생 칼라 스페이서를 형성하는 단계;상기 비정형 산화물의 노출된 부분이 잔류하도록, 상기 비정형 산화물 상에 제2 스페이서를 형성하는 단계;상기 비정형 산화물의 상기 노출된 부분을 제거하는 단계;언더컷 개구(undercut opening)를 생성하기 위해 상기 노출된 부분에 인접한 영역들의 상기 기판을 미리 언더컷하는 단계;상기 제2 스페이서들과 상기 비정형 산화물을 제거하는 단계;상부 칼라 산화물과 상기 페디스털을 성장시키는 단계 - 상기 페디스털은 상기 언더컷 개구들 내에 배치됨 - ;상기 칼라 스페이서를 제거하는 단계; 및상기 트렌치를 도체로 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
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| E701 | Decision to grant or registration of patent right | ||
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