KR20010114056A - 플래쉬 메모리 소자의 워드라인 형성 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 워드라인 형성 방법에 관한 것으로, 필드 산화막의 상부에 일부 중첩되어 형성된 플로팅 게이트의 측벽에 스페이서를 형성하거나, 경사 식각 공정으로 플로팅 게이트를 확정함으로써 콘트롤 게이트로 사용되는 텅스텐 실리사이드막의 크랙 현상을 방지할 수 있는 플래쉬 메모리 소자의 워드라인 형성 방법이 제공된다.
Description
본 발명은 플래쉬 메모리 소자의 워드라인 형성 방법에 관한 것으로, 특히 필드 산화막의 상부에 일부 중첩되어 형성된 플로팅 게이트의 측벽에 스페이서를 형성하거나, 경사 식각 공정으로 플로팅 게이트를 확정함으로써 콘트롤 게이트로 사용되는 텅스텐 실리사이드막의 크랙 현상을 방지할 수 있는 플래쉬 메모리 소자의 워드라인 형성 방법에 관한 것이다.
도 1은 플래쉬 메모리 소자의 워드라인을 형성한 후의 레이아웃이고, 도 2는 상기 워드라인의 A-A' 라인을 따라 절취한 상태의 단면도로서, 이들을 이용하여 종래의 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하면 다음과 같다.
반도체 기판(1 및 11)의 소정 영역에 필드 산화막(2 및 12)이 형성된다. 필드 산화막(2 및 12)은 예를들어 NSLOCOS 공정에 의해 형성된다. 노출된 반도체 기판(11) 상부에 터널 산화막(13)이 형성된 후 전체 구조 상부에 제 1 폴리실리콘막 (14)이 형성된다. 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(14) 및 터널 산화막(13)이 식각되어 플로팅 게이트(3)가 형성된다. 플로팅 게이트(3)는 필드 산화막(2 및 12)의 소정 부분이 중첩되도록 형성된다. 전체 구조 상부에 유전체막(15), 제 2 폴리실리콘막(16), 텅스텐 실리사이드막(17) 및 반사 방지막(18)이 순차적으로 형성된다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 반사 방지막(18)부터 유전체막(15)까지가 패터닝되어 콘트롤 게이트(4)가 형성된다.
그런데, 상기와 같은 공정으로 플래쉬 메모리 소자의 워드라인이 형성될 경우 필드 산화막 상부의 소정 영역과 중첩되도록 플로팅 게이트가 확정되기 때문에 필드 산화막에 중첩되어 형성된 부분과 반도체 기판 상부에 형성된 부분과 단차가 발생된다. 이로 인하여 제 1 폴리실리콘막 상부에 형성되는 제 2 폴리실리콘막의 경우에는 문제가 발생되지 않지만, 그 상부에 형성되는 텅스텐 실리사이드막의 경우는 스텝 커버러지가 불량하므로 도 3에 도시된 바와 같은 크랙(crack)(B)이 발생된다. 크랙(B)이 발생될 경우 워드라인의 저항률을 증가시키게 된다. 한개의 워드라인에 1024개의 셀을 사용하는 플래쉬 메모리 소자의 경우 워드라인의 저항률이 증가될 경우 전압 강하 현상이 발생될 수 있으며, 이로 인해 플래쉬 메모리 소자의 프로그램 및 소거 동작시의 속도를 저하시킬 수 있다. 또한, 워드라인을 확정할 경우 크랙이 발생된 부분에 식각률의 차이로 인하여 식각 이후에 잔류물이 남는등 공정상에도 많은 문제점이 발생할 수 있다.
이와 같은 크랙(B)은 플로팅 게이트 사이의 공간이 0.3㎛ 이하인 경우에 더욱 심각하게 된다. 이를 개선하기 위하여 플로팅 게이트 사이의 공간을 늘리게 되면 필드 산화막과의 오버랩 마진이 줄어들어 되어 플로팅 게이트의 크기가 줄어드는 결과를 낳게 된다. 한편으로 전체 셀의 사이즈를 크게 하면 되지만, 이는 소형 및 고집적화되는 반도체 소자의 추세에 부합되지 못하게 된다.
따라서, 본 발명은 텅스텐 실리사이드막의 크랙 현상을 방지할 수 있는 플래쉬 메모리 소자의 워드라인 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 필드 산화막이 선택적으로 형성된 반도체 기판 상부에 터널 산화막이 형성되는 단계와, 전체 구조 상부에 제 1 폴리실리콘막이 형성된 후 상기 필드 산화막에 일부 중첩되도록 패터닝되어 플로팅 게이트가 형성되는 단계와, 전체 구조 상부에 유전체막 및 제 2 폴리실리콘막이 형성되는 단계와, 상기 제 2 폴리실리콘막이 전면 식각되어 상기 필드 산화막에 일부 중첩된 플로팅 게이트 측벽에 스페이서가 형성되는 단계와, 전체 구조 상부에 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막이 형성되는 단계와, 상기 반사 방지막, 텅스텐 실리사이드막, 제 3 폴리실리콘막 및 유전체막이 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 본 발명의 다른 실시 예는 플로팅 게이트를 형성하기 위해 제 1 폴리실리콘막을 경사 식각하여 상기 필드 산화막에 일부 중첩된 부분이 45° 내지 90°의 경사를 갖도록 하는 것을 특징으로 한다.
한편, 본 발명의 또다른 실시 예는 필드 산화막을 연마하여 평탄화시킨 후 후속 공정을 실시하는 것을 특징으로 한다.
도 1은 플래쉬 메모리 소자의 제조 공정중 워드라인 형성 후의 레이아웃.
도 2는 종래의 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위해 도 1의 A-A' 라인을 따라 절취한 상태의 단면도.
도 3은 텅스텐 실리사이드막의 크랙 현상을 나타낸 SEM 사진.
도 4(a) 및 도 4(b)는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위해 도 1의 A-A' 라인을 따라 절취한 상태의 공정 순으로 도시한 소자의 단면도,
도 5(a) 및 도 5(b)는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위해 도 1의 A-A' 라인을 따라 절취한 상태의 공정순으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 필드 산화막
3 : 플로팅 게이트 4 : 콘트롤 게이트
11, 21 및 31 : 반도체 기판 12, 22 및 23 : 필드 산화막
13, 23 및 33 : 터널 산화막 14, 24 및 34 : 제 1 폴리실리콘막
15, 25 및 35 : 유전체막 16, 26 및 36 : 제 2 폴리실리콘막
17, 28 및 37 : 텅스텐 실리사이드막
18, 29 및 38 : 반사 방지막 27 : 제 3 폴리실리콘막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 플래쉬 메모리 소자의 워드라인을 형성한 후의 레이아웃이고, 도 4(a) 및 도 4(b)는 본 발명의 제 1 실시 예에 따른 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위해 도 1의 A-A' 라인을 따라 절취한 상태를 공정 순서대로 도시한 단면도이다.
도 1 및 도 4(a)를 참조하면, 반도체 기판(1 및 21) 상의 선택된 영역에 필드 산화막(2 및 22)이 형성된다. 필드 산화막(2 및 22)은 예를들어 NSLOCOS 공정에 의해 형성된다. 노출된 반도체 기판(21) 상부에 터널 산화막(23)이 형성된 후 전체 구조 상부에 제 1 폴리실리콘막(24)이 형성된다. 플로팅 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(24) 및 터널 산화막(23)이 식각되어 플로팅 게이트(3)가 형성된다. 플로팅 게이트(3)는 필드 산화막(2 및 22)의 소정 부분이 중첩되도록 형성된다. 전체 구조 상부에 유전체막(25) 및 제 2 폴리실리콘막(26)이 순차적으로 형성된 후 제 2 폴리실리콘막(26)이 전면 식각된다.제 2 폴리실리콘막(26)은 300∼2000Å의 두께로 형성된다.
도 1 및 도 4(b)를 참조하면, 제 2 폴리실리콘막(26)이 전면 식각되어 필드 산화막(2 및 22)과 중첩되어 단차가 높은 제 1 폴리실리콘막(24) 및 유전체막(25)의 측벽에 스페이서 형태로 잔류된다. 전체 구조 상부에 제 3 폴리실리콘막(27), 텅스텐 실리사이드막(28) 및 반사 방지막(29)이 순차적으로 형성된다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 반사 방지막(29)부터 유전체막(25)까지가 패터닝되어 콘트롤 게이트(4)가 형성된다.
본 발명의 제 1 실시 예에 의하면 단차가 높은 필드 산화막과 중첩된 제 1 폴리실리콘막의 측벽에 스페이서가 형성되어 이후 형성되는 제 3 폴리실리콘막 및 텅스텐 실리사이드막의 토폴로지를 줄일 수 있어 텅스텐 실리사이드막의 크랙 현상을 방지할 수 있다.
도 1은 플래쉬 메모리 소자의 워드라인을 형성한 후의 레이아웃이고, 도 5(a) 및 도 5(b)는 본 발명의 제 2 실시 예에 따른 플래쉬 메모리 소자의 워드라인 형성 방법을 설명하기 위해 도 1의 A-A' 라인을 따라 절취한 상태를 공정 순서대로 도시한 단면도이다.
도 1 및 도 5(a)를 참조하면, 반도체 기판(1 및 31) 상의 선택된 영역에 필드 산화막(2 및 32)이 형성된다. 필드 산화막(2 및 32)은 예를들어 NSLOCOS 공정에 의해 형성된다. 노출된 반도체 기판(31) 상부에 터널 산화막(33)이 형성된 후 전체 구조 상부에 제 1 폴리실리콘막(34)이 형성된다. 플로팅 게이트 마스크를 이용한리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(34) 및 터널 산화막(33)이 식각되어 플로팅 게이트(3)가 형성된다. 플로팅 게이트(3)는 필드 산화막(2 및 32)의 소정 부분이 중첩되도록 형성된다. 이때, 필드 산화막(2 및 32) 상부에 소정 부분이 중첩되는 플로팅 게이트(3)가 소정의 경사를 갖도록 식각 가스에 N2의 비율을 증가시켜 식각 공정을 실시한다. 이에 의해 필드 산화막(2 및 32) 상부에 소정 부분이 중첩되는 플로팅 게이트(3)의 부분은 45°∼90°의 경사를 갖게 된다.
도 1 및 도 5(b)를 참조하면, 전체 구조 상부에 유전체막(35), 제 2 폴리실리콘막(36), 텅스텐 실리사이드막(37) 및 반사 방지막(38)이 순차적으로 형성된다. 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 반사 방지막(38)부터 유전체막(35)까지가 패터닝되어 콘트롤 게이트(4)가 형성된다.
상기와 같은 본 발명의 제 2 실시 예에 의하면 단차가 높은 필드 산화막의 소정 부분과 중첩되는 제 1 폴리실리콘막이 소정의 경사를 가지고 패터닝되기 때문에 이후 형성되는 제 2 폴리실리콘막 및 텅스텐 실리사이드막의 토폴로지를 줄일 수 있어 텅스텐 실리사이드막의 크랙 현상을 방지할 수 있다.
본 발명의 또다른 실시 예로서 필드 산화막을 형성한 후 CMP 공정을 실시하여 필드 산화막의 전체 두께중 10∼50%를 연마하여 이후 공정을 실시한다. 이에 의해 필드 산화막의 단차에 의한 크랙 현상을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면 레이아웃의 사이즈를 조절하지 않고도 텅스텐 실리사이드막의 크랙 현상을 방지할 수 있으므로 소자의 동작 속도를 향상시킬 수 있고 신뢰성을 향상시킬 수 있다.
Claims (6)
- 필드 산화막이 선택적으로 형성된 반도체 기판 상부에 터널 산화막이 형성되는 단계와,전체 구조 상부에 제 1 폴리실리콘막이 형성된 후 상기 필드 산화막에 일부 중첩되도록 패터닝되어 플로팅 게이트가 형성되는 단계와,전체 구조 상부에 유전체막 및 제 2 폴리실리콘막이 형성되는 단계와,상기 제 2 폴리실리콘막이 전면 식각되어 상기 필드 산화막에 일부 중첩된 플로팅 게이트 측벽에 스페이서가 형성되는 단계와,전체 구조 상부에 제 3 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막이 형성되는 단계와,상기 반사 방지막, 텅스텐 실리사이드막, 제 3 폴리실리콘막 및 유전체막이 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 워드라인 형성 방법.
- 제 1 항에 있어서, 상기 제 2 폴리실리콘막은 300 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 워드라인 형성 방법.
- 필드 산화막이 선택적으로 형성된 반도체 기판 상부에 터널 산화막이 형성되는 단계와,전체 구조 상부에 제 1 폴리실리콘막이 형성된 후 상기 제 1 폴리실리콘막이 경사 식각 공정으로 패터닝되어 상기 필드 산화막에 일부 중첩되도록 플로팅 게이트가 형성되는 단계와,전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막이 형성된 후 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 워드라인 형성 방법.
- 제 3 항에 있어서, 상기 제 1 폴리실리콘막은 N2가스의 비율이 증가된 식각 가스에 의해 식각되어 상기 필드 산화막에 일부 중첩된 부분이 45° 내지 90°의 경사를 갖는 것을 특징으로 하는 플래쉬 메모리 소자의 워드라인 형성 방법.
- 반도체 기판의 소정 영역에 필드 산화막이 형성된 후 연마되는 단계와,전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막이 형성된 후 패터닝되어 상기 필드 산화막과 일부 중첩된 플로팅 게이트가 형성되는 단계와,전체 구조 상부에 유전체막, 제 2 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막이 순차적으로 형성된 후 패터닝되어 콘트롤 게이트가 형성되는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 워드라인 형성 방법.
- 제 5 항에 있어서, 상기 필드 산화막은 전체 두께의 10 내지 50%가 연마되는 것을 특징으로 하는 플래쉬 메모리 소자의 워드라인 형성 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| KR100474739B1 (ko) * | 2002-04-08 | 2005-03-08 | 동부아남반도체 주식회사 | 비휘발성 메모리 셀의 경사진 플로팅 게이트 제조방법 |
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- 2000-06-20 KR KR1020000033988A patent/KR20010114056A/ko not_active Application Discontinuation
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| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
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