KR20010113342A - Smart power device having multi-function and method thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims description 57
- 238000010438 heat treatment Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 230000035515 penetration Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910002796 Si–Al Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
다기능화된 스마트 전력 소자 및 그 제조 방법이 제시된다. 본 발명의 다기능 스마트 전력 소자는 P-형의 실리콘 기판; 실리콘 기판 상에 형성되는 제1 절연막; 제1 절연막 상에 형성되는 측면 이중 확산 모스 트랜지스터; 제1 절연막 상에 형성되는 고내압 바이폴라 트랜지스터; 제1 절연막 상에 형성되는 고속 바이폴라 트랜지스터; 제1 절연막 상에 형성되는 고집적 모스 트랜지스터를 구비한다. 본 발명의 다기능화된 스마트 전력 소자는, 고내압/ 고속 특성을 가지는 모스 및 바이폴라 트랜지스터를 모두 탑재할 수 있다. 그리고, 측면 이중 확산 모스 트랜지스터는 절연막이 관통되는 드레인 구조를 가짐으로써, 고내압 및 저열화 특성이 구현될 수 있다. 또한, 고속 바이폴라 트랜지스터는 최소화된 비활성 베이스 영역 및 베이스 아래에 형성되는 콜렉터를 포함함으로써, 높은 차단 주파수 특성을 얻을 수 있다.A multifunctional smart power device and its manufacturing method are presented. The multifunctional smart power device of the present invention comprises a P - type silicon substrate; A first insulating film formed on a silicon substrate; A lateral double diffusion MOS transistor formed on the first insulating film; A high breakdown voltage bipolar transistor formed on the first insulating film; A high-speed bipolar transistor formed on the first insulating film; And a highly integrated MOS transistor formed on the first insulating film. The multifunctional smart power device of the present invention can be loaded with both MOS and bipolar transistors having high breakdown voltage / high speed characteristics. The lateral double-diffused MOS transistor has a drain structure through which an insulating film penetrates, so that high breakdown voltage and low deterioration characteristics can be realized. In addition, the high-speed bipolar transistor includes a minimized inactive base region and a collector formed under the base, so that a high cut-off frequency characteristic can be obtained.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 스마트 전력 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a smart power device and a manufacturing method thereof.
스마트 전력 소자는 디지털 이동 통신, 가전 제품을 비롯한 전자 제품, 고성능 컴퓨터 시스템, 자동차의 전자 제어 시스템 등에서, 핵심 부품으로 사용되고 있다. 스마트 전력 소자는, 일반적으로, 모스 트랜지스터 제품과 바이폴라 트랜지스터 제품이 하나의 칩상에 구현된다.Smart power devices are used as key components in digital mobile communications, consumer electronics, electronic products, high-performance computer systems, and automotive electronic control systems. Smart power devices are typically implemented on a single chip, with both MOS transistor products and bipolar transistor products.
기존의 스마트 전력 소자는, 도 19에 도시된 바와 같이, 측면 확산 모스 트랜지스터(Ⅰ), 고내압 바이폴라 트랜지스터(Ⅱ), 고집적 모스 트랜지스터(Ⅲ)를 탑재한다.As shown in Fig. 19, the conventional smart power device includes a side diffusion MOS transistor I, a high breakdown voltage bipolar transistor II, and a highly integrated MOS transistor III.
그러나, 기존의 스마트 전력 소자에 탑재되는 고내압 바이폴라 트랜지스터(Ⅱ)는 동작 속도가 느리고, 표준 함몰 콜렉터(SBC: Standard-Buried-Collector) 기술을 적용한다. 따라서, 기존의 스마트 전력 소자는 고속 디지털 및 아날로그용의 소자로서는 적용될 수 없으며, 넓은 면적이 소요되는 단점이 있다.However, the high-voltage bipolar transistor (II) mounted on a conventional smart power device has a low operating speed and uses a standard-buried-collector (SBC) technology. Therefore, the conventional smart power device can not be applied to devices for high-speed digital and analog, and has a disadvantage that it requires a large area.
본 발명의 목적은 고내압 및 고속의 바이폴라 트랜지스터와 고집적 모스 트랜지스터를 동시에 탑재하는 서브 마이크론급의 스마트 전력 소자를 제공하는 것이다.An object of the present invention is to provide a sub-micron class smart power device that simultaneously mounts a high-breakdown-voltage and high-speed bipolar transistor and a highly integrated MOS transistor.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS For a more complete understanding of the drawings used in the detailed description of the present invention, a brief description of each drawing is provided.
도 1 내지 도 17은 본 발명의 일실시예에 따른 다기능화된 스마트 전력 소자의 제조 방법을 설명하기 위한 도면들이다.FIGS. 1 to 17 are views for explaining a method of manufacturing a multi-functionalized smart power device according to an embodiment of the present invention.
도 18은 본 발명의 일실시예에 따른 다기능화된 스마트 전력 소자의 단면도에 각 트랜지스터들을 설명하기 위한 도면이다.18 is a view for explaining each transistor in a sectional view of a multi-functionalized smart power device according to an embodiment of the present invention.
도 19는 기존의 다기능화된 스마트 전력 소자의 단면을 설명하기 위한 도면이다.19 is a view for explaining a cross section of a conventional multifunctional smart power device.
* 도면의 주요부분에 대한 부호의 설명 *Description of the Related Art [0002]
100: 실리콘 기판 101, 104, 112a, 112b: n-에피층100: silicon substrate 101, 104, 112a, 112b: n-epi layer
102: 절연막, 106a, 106b: P-웰102: insulating film, 106a, 106b: P-well
120a, 120b, 128a, 128b, 128c, 138: 산화막120a, 120b, 128a, 128b, 128c, 138:
126a, 126b, 126c, 168: 다결정 실리콘126a, 126b, 126c, and 168: polycrystalline silicon
130a, 130b, 130c, 134, 134': 질화막130a, 130b, 130c, 134, 134 ': a nitride film
132a, 132b, 132c: 측벽 산화막132a, 132b, 132c: side wall oxide film
상기 목적을 달성하기 위한 본 발명의 일면은 다기능 스마트 전력 소자의 제조 방법에 관한 것이다. 본 발명의 다기능 스마트 전력 소자의 제조 방법은 제1 내지 제6 공정을 구비한다. 제1 공정은 실리콘 기판 상에, 절연막을 형성한다. 제2 공정은 소정의 관통 영역을 통하여 상기 실리콘 기판과 관통하며, 제1 및 제2 p-웰(well) 층을 포함하는 n- 에피층을 형성한다. 제3 공정은 상기 n- 에피층을 상기 제1 p-웰(well) 층과 상기 관통 영역을 포함하여, 측면 이중 확산 모스 트랜지스터를 형성하기 위한 제1 소자 영역, 고내압 바이폴라 트랜지스터를 형성하기 위한 제2 영역, 고속 바이폴라 트랜지스터를 형성하기 위한 제3 소자 영역, 상기 제2 p-웰(well) 층을 포함하여, 고집적 모스 트랜지스터를 형성하기 위한 제4 소자 영역을 포함하는 다수개의 영역으로 분리하는 트렌치(trench)를 형성한다. 제4 공정은 상기 고내압 바이폴라 트랜지스터의 베이스와, 상기 측면 이중 확산 모스 트랜지스터의 드레인과, 상기 고내압 바이폴라 트랜지스터의 에미터 및 콜렉터, 상기 고속 바이폴라 트랜지스터의 컬렉터를 형성한다. 제5 공정은 하부에 콜렉터와 접속되는 상기 고속 바이폴라 트랜지스터의 베이스를 형성하고, 상기 측면 이중 확산모스 트랜지스터의 게이트 영역과 상기 고속 바이폴라 트랜지스터의 베이스 영역과 상기 고집적 모스 트랜지스터의 게이트 영역에 다층막을 형성한다. 제6 공정은 상기 고속 바이폴라 트랜지스터의 베이스 영역의 상기 다층막의 하부에 상기 고속 바이폴라 트랜지스터의 에미터를 형성하도록 열처리한다.In order to accomplish the above object, one aspect of the present invention relates to a method of manufacturing a multifunctional smart power device. A method of manufacturing a multifunctional smart power device of the present invention includes first to sixth processes. In the first step, an insulating film is formed on a silicon substrate. The second process penetrates the silicon substrate through a predetermined penetration region and forms an n-epi layer including first and second p-well layers. The third step includes forming the n-epi layer in the first device region for forming the lateral double diffusion MOS transistor including the first p-well layer and the penetration region, A second element region for forming a high-speed bipolar transistor, and a fourth element region for forming a highly integrated MOS transistor, including the second p-well layer, into a plurality of regions Thereby forming a trench. The fourth step forms the base of the high breakdown voltage bipolar transistor, the drain of the lateral double diffusion MOS transistor, the emitter and collector of the high breakdown voltage bipolar transistor, and the collector of the high speed bipolar transistor. The fifth step forms the base of the high-speed bipolar transistor connected to the collector and the multilayer film in the gate region of the lateral double-diffused MOS transistor, the base region of the high-speed bipolar transistor and the gate region of the highly integrated MOS transistor . The sixth step is heat treatment to form an emitter of the high-speed bipolar transistor in a lower portion of the multilayer film in the base region of the high-speed bipolar transistor.
상기 목적을 달성하기 위한 본 발명의 다른 일면은 다기능 스마트 전력 소자에 관한 것이다. 본 발명의 다기능 스마트 전력 소자는 P-형의 실리콘 기판; 상기 실리콘 기판 상에 형성되는 절연막; 상기 절연막 상에 형성되는 측면 이중 확산 모스 트랜지스터; 상기 절연막 상에 형성되는 고내압 바이폴라 트랜지스터; 상기 절연막 상에 형성되는 고속 바이폴라 트랜지스터; 상기 절연막 상에 형성되는 고집적 모스 트랜지스터를 구비한다.According to another aspect of the present invention, there is provided a multifunctional smart power device. The multifunctional smart power device of the present invention comprises a P - type silicon substrate; An insulating film formed on the silicon substrate; A lateral double diffusion MOS transistor formed on the insulating film; A high breakdown voltage bipolar transistor formed on the insulating film; A high-speed bipolar transistor formed on the insulating film; And a highly integrated MOS transistor formed on the insulating film.
상기 측면 이중 확산 모스 트랜지스터는 P-형 불순물층 내부에 포함되는 제1 N+불순물층으로 형성되는 일측 접합과, 제2 N+불순물층으로 형성되는 타측 접합과, 제1 N-불순물층으로 형성되는 게이트 채널 영역을 가진다. 상기 고내압 바이폴라 트랜지스터는 제2 N-불순물층과, 상기 제2 N-불순물층 위에 형성되며 베이스 단자와 전기적으로 연결되는 제2 P-불순물층과, 상기 제2 P-불순물층 위에 형성되며 에미터 단자와 전기적으로 연결되는 제3 N+불순물층과, 상기 제2 N-불순물층 위에 형성되며 컬렉터 단자와 전기적으로 연결되는 제4 N+불순물층을 가진다. 상기 고속바이폴라 트랜지스터는, 제3 N-불순물층과, 상기 제3 N-불순물층 위에 형성되며 베이스 단자와 전기적으로 연결되는 제3 P-불순물층과, 상기 제3 P-불순물층 위에 형성되며 에미터 단자와 전기적으로 연결되는 제5 N+불순물층과, 상기 제3 N-불순물층 위에 형성되며 컬렉터 단자와 전기적으로 연결되는 제6 N+불순물층과, 상기 제3 N-불순물층 아래에 형성되며 컬렉터 단자와 전기적으로 연결되는 제7 N+불순물층을 가진다. 상기 고집적 모스 트랜지스터는 P-형 불순물층 내부에 포함되는 제8 N+불순물층으로 형성되는 일측 접합과, 제9 N+불순물층으로 형성되는 타측 접합을 가진다.The lateral double diffusion MOS transistor includes a first junction formed of a first N + impurity layer included in a P - type impurity layer, a second junction formed of a second N + impurity layer, and a first N - impurity layer Lt; RTI ID = 0.0 > channel region. The high-voltage bipolar transistor of claim 2 N-impurity layer, the first 2 N - is formed on the impurity layer base terminal and the 2 P to be electrically connected to - the impurity layer, the first 2 P - is formed on the impurity layer emitter A third N + impurity layer electrically connected to the first N + impurity layer and a fourth N + impurity layer formed on the second N - impurity layer and electrically connected to the collector terminal. The high-speed bipolar transistor, the 3 N-impurity layer, and the first 3 N-is formed on the impurity layer of claim 3 P to be electrically connected to the base terminal and the impurity layer, the first 3 P - is formed on the impurity layer emitter emitter and a 5 N + impurity layer terminal electrically connected to, the first 3 N - and a 6 N + impurity layer is formed on the impurity layer to be connected to the collector terminal and electrically, the first 3 N - formed under the impurity layer And a seventh N + impurity layer electrically connected to the collector terminal. The highly integrated MOS transistor has one side junction formed of the eighth N + impurity layer included in the P - type impurity layer and the other side junction formed of the ninth N + impurity layer.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 그리고, 본 명세서에서 P와, N과, p 및 n 다음의 첨자 -는 첨자 +에 비하여 농도가 낮음을 나타낸다. 그리고, o는 중간 정도의 농도를 나타낸다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. In each drawing, the same reference numerals denote the same members. In this specification, the suffixes after P, N, p and n indicate that the concentration is lower than the suffix +. And o represents a medium concentration.
도 1을 참조하면, 실리콘으로 이루어진 기판(substrate, 100)에 n-에피층(101)을 성장시킨다. 상기 n-에피층(101)은 1X1016cm-3정도의 도핑 농도와0.5um 정도의 두께로 형성될 수 있다.Referring to FIG. 1, an n-epi layer 101 is grown on a substrate 100 made of silicon. The n-epi layer 101 may have a doping concentration of about 1 × 10 16 cm -3 and a thickness of about 0.5 μm.
도 2를 참조하면, 선택적 마스크 작업을 통하여, 절연막(102) 예컨대 산화막을 사이목스(SIMOX: Separation by IMplantaion OXygen) 방법으로 형성시킨다. 상기 절연막(102)은 0.3um 정도의 두께로 형성될 수 있다.Referring to FIG. 2, an insulating film 102, for example, an oxide film is formed by a SIMOX (Separation by Implantaion Oxygen) method through selective masking. The insulating layer 102 may have a thickness of about 0.3 mu m.
도 3을 참조하면, 노출된 상기 n-에피층(101)과 상기 절연막(102) 위에 다시 n-에피층(104)을 성장시킨다. 상기 n-에피층(104)은 1X1016cm-3정도의 도핑 농도와 전체적으로 1.0um 정도의 두께로 형성될 수 있다. 상기 n-에피층(101)과 상기 n-에피층(104)은 각각 별도의 공정 절차에 의하여 형성되지만, 동일한 성질을 나타내는 물질이다. 따라서, 본 명세서에서는, 설명의 편의상, 상기 n-에피층(101)과 상기 n-에피층(104)은 다같이, n-에피층(104)으로 도시된다.Referring to FIG. 3, an n-epi layer 104 is grown on the exposed n-epi layer 101 and the insulating layer 102. The n-epi layer 104 may have a doping concentration of about 1 × 10 16 cm -3 and a thickness of about 1.0 μm as a whole. The n-epi layer 101 and the n < - > epi layer 104 are formed by separate process steps, but are materials exhibiting the same properties. Therefore, in the present specification, for convenience of explanation, the n-epi layer 101 and the n-epi layer 104 are shown as an n-epi layer 104 as well.
도 4를 참조하면, 선택적 마스크를 통하여 붕소(B, boron)를 약 5X1016cm-2정도의 농도와 50KeV 정도의 에너지로 주입하여, P- 웰(106a, 106b)을 형성한다.Referring to FIG. 4, boron (B) is implanted through a selective mask at a concentration of about 5 × 10 16 cm -2 and an energy of about 50 KeV to form P-wells 106 a and 106 b.
후속되는 공정에 의하여, 상기 P- 웰(106a)은 측면 이중 확산 모스 트랜지스터의 소스를 포함하며, 상기 P- 웰(106b)은 고집적 모스 트랜지스터의 소스/드레인을 포함한다.By a subsequent process, the P-well 106a comprises a source of a lateral double diffusion MOS transistor and the P-well 106b comprises the source / drain of a highly integrated MOS transistor.
도 5를 참조하면, 후속되는 공정에 의하여, 측면 이중 확산 모스 트랜지스터(α, 도 18 참조), 고내압 바이폴라 트랜지스터(β), 고속 바이폴라 트랜지스터(γ) 및 고집적 모스 트랜지스터(δ)를 분리시키는 영역을 수직으로 식각한다. 그리고, 상기 수직으로 식각된 영역에 (108) 예컨대 산화막을 적층한다. 따라서, 각 소자들을 서로 분리하는 트랜치가 형성된다. 상기 절연막(108)은 습식 산화막 공정으로 형성된다.5, by a subsequent process, a region for separating a lateral double-diffusion MOS transistor (see Fig. 18), a high voltage bipolar transistor (?), A high-speed bipolar transistor (?) And a highly integrated MOS transistor Is vertically etched. Then, an oxide film, for example, is deposited on the vertically etched region 108. Thus, a trench separating the elements from each other is formed. The insulating film 108 is formed by a wet oxidation process.
그리고, 상기 절연막(108) 위에 다결정 실리콘(110)을 형성한다. 상기 다결정 실리콘(110)은 9000Å 정도로 적층된 다음, 트랜치를 제외한 다른 부분을 제거함으로써 형성된다.The polycrystalline silicon 110 is formed on the insulating film 108. The polycrystalline silicon 110 is formed by stacking about 9000 ANGSTROM and then removing other portions except for the trenches.
도 6을 참조하면, 선택적 마스크 작업을 통하여, 인(phosphrous)을 약 1X1016cm-2정도의 농도와 100KeV 정도의 에너지로 주입한다. 그리고, 약 1000℃에서 90분 정도 열처리 공정이 수행된다. 그러면, N+불순물층의 측면 이중 확산 모스 트랜지스터의 드레인(112b)과 고내압 바이폴라 트랜지스터의 콜렉터(112c)가 형성되고, 상기 측면 이중 확산 모스 트랜지스터의 드레인(112b)의 하부에는 절연막(102)이 관통되어 n0층(112a)이 형성된다.Referring to FIG. 6, phosphorous is implanted at a concentration of about 1 × 10 16 cm -2 and an energy of about 100 KeV through selective masking. Then, a heat treatment process is performed at about 1000 캜 for about 90 minutes. Then, the drain 112b of the lateral double-diffused MOS transistor of the N + impurity layer and the collector 112c of the high-voltage bipolar transistor are formed, and an insulating film 102 is formed under the drain 112b of the lateral double- And the n 0 layer 112a is formed.
도 7을 참조하면, 선택적 마스크 작업을 통하여, 붕소를 약 8X1013cm-2정도의 농도와 80KeV 정도의 에너지로 주입한다. 그리고, 약 1000℃에서 60분 정도 열처리 공정이 수행된다. 그러면, P-불순물층의 고내압 바이폴라 트랜지스터의 베이스(114)가 형성된다.Referring to FIG. 7, boron is implanted at a concentration of about 8 × 10 13 cm -2 and an energy of about 80 KeV through an optional mask operation. Then, a heat treatment process is performed at about 1000 占 폚 for about 60 minutes. Then, the base 114 of the high breakdown voltage bipolar transistor of the P - impurity layer is formed.
도 8을 참조하면, 선택적 마스크 작업을 통하여, 비소(As)를 약 1X1016cm-2정도의 농도와 100KeV 정도의 에너지로 주입한다. 그리고, 약 1000℃에서 30분 정도 열처리 공정이 수행된다. 그러면, N+불순물층의 고내압 바이폴라 트랜지스터의 에미터(116)와 고속 바이폴라 트랜지스터의 콜렉터(118)가 형성된다.Referring to FIG. 8, arsenic (As) is implanted at a concentration of about 1 × 10 16 cm -2 and an energy of about 100 KeV through selective masking. Then, a heat treatment process is performed at about 1000 캜 for about 30 minutes. Then, the emitter 116 of the high-breakdown-voltage bipolar transistor of the N + impurity layer and the collector 118 of the high-speed bipolar transistor are formed.
도 9를 참조하면, 선택적 마스크 작업을 통하여, 측면 이중 확산 모스트랜지스터의 게이트 산화막(120a)과 고내압 모스 트랜지스터의 게이트 산화막(120b)을 형성한다. 상기 산화막들(120a, 120b)은 약 1000℃에서 30분 정도 열처리 공정이 수행되어, 100Å 정도의 두께로 형성될 수 있다.Referring to FIG. 9, a gate oxide film 120a of a lateral double-diffusion MOS transistor and a gate oxide film 120b of a high-voltage MOS transistor are formed through selective masking. The oxide films 120a and 120b may be formed to a thickness of about 100 Å by performing a heat treatment process at about 1000 ° C. for about 30 minutes.
도 10을 참조하면, 선택적 마스크 작업을 통하여, 붕소를 약 7X1013cm-2정도의 농도와 30KeV 정도의 에너지로 주입한다. 또한, 인이 약 1X1013cm-2정도의 농도와 180KeV 정도의 에너지로 주입된다.Referring to FIG. 10, boron is implanted at a concentration of about 7 × 10 13 cm -2 and an energy of about 30 KeV through an optional mask operation. In addition, phosphorus is implanted at a concentration of about 1 × 10 13 cm -2 and an energy of about 180 KeV.
그리고, 약 925℃에서 30분 정도 열처리 공정이 수행된다. 그러면, P-불순물층의 고속 바이폴라 트랜지스터의 베이스(124)와, N+불순물층의 고속 바이폴라 트랜지스터의 콜렉터(122)가 형성된다. 상기 콜렉터(122)는 베이스(124) 아래에 형성되어, 고속 바이폴라 트랜지스터의 차단 주파수 특성을 개선한다.Then, a heat treatment process is performed at about 925 DEG C for about 30 minutes. Then, the base 124 of the high-speed bipolar transistor of the P - impurity layer and the collector 122 of the high-speed bipolar transistor of the N + impurity layer are formed. The collector 122 is formed below the base 124 to improve the cut-off frequency characteristic of the high-speed bipolar transistor.
도 11을 참조하면, 선택적 마스크 작업을 통하여, 다결정 실리콘(126a, 126b, 126c), 산화막(128a, 128b, 128c), 질화막(130a, 130b, 130c)으로 형성되는 다층막을 형성한다. 상기 다결정 실리콘(126a, 126b, 126c)은 약 625℃에서 3300Å 정도의 두께로 형성된다. 계속하여, 인이 약 2X1016cm-2정도의 농도와 80KeV 정도의 에너지로 주입된다. 상기 산화막(128a, 128b, 128c)은 약 625℃에서 저압화 증착법으로 3000Å 정도의 두께로 형성된다. 상기 질화막(130a, 130b, 130c)은 2000Å 정도의 두께로 형성된다. 그리고, 건식 식각 방법에 의하여, 다결정 실리콘(126a, 126b, 126c), 산화막(128a, 128b, 128c), 질화막(130a, 130b, 130c)으로 형성되는 상기 다층막이 형성된다.Referring to FIG. 11, a multilayered film formed of polycrystalline silicon 126a, 126b, 126c, oxide films 128a, 128b, and 128c, and nitride films 130a, 130b, and 130c is formed through selective masking. The polycrystalline silicon layers 126a, 126b, and 126c are formed to have a thickness of about 3300 ANGSTROM at about 625 DEG C. Subsequently, phosphorus is implanted at a concentration of about 2 × 10 16 cm -2 and an energy of about 80 KeV. The oxide films 128a, 128b, and 128c are formed to have a thickness of about 3000 Å at about 625 ° C. by a low pressure deposition method. The nitride films 130a, 130b, and 130c are formed to a thickness of about 2000 Å. The multilayered film formed of the polycrystalline silicon films 126a, 126b, and 126c, the oxide films 128a, 128b, and 128c, and the nitride films 130a, 130b, and 130c is formed by a dry etching method.
도 12를 참조하면, 상기 다층막의 양측벽에 측벽 산화막(132a, 132b, 132c)을 형성한다. 상기 측벽 산화막(132a, 132b, 132c)은 전면에 산화막을 저압화 증착법으로 약 3000Å 정도의 두께로 형성한 다음, 건식 식각을 행함으로써, 형성될 수 있다.Referring to FIG. 12, sidewall oxide films 132a, 132b and 132c are formed on both side walls of the multilayer film. The sidewall oxide films 132a, 132b, and 132c may be formed by forming an oxide film on the entire surface to a thickness of about 3000 Å by a low pressure vapor deposition method and performing dry etching.
도 13을 참조하면, 먼저, 전면에 질화막(134)을 약 3000Å 정도의 두께로 도포한다. 그리고, 고속 바이폴라 트랜지스터 영역의 질화막을 건식 식각 방법으로 제거한다. 따라서, 고속 바이폴라 트랜지스터 영역의 다층막에는 측벽 질화막(134')이 형성된다.Referring to FIG. 13, first, a nitride film 134 is coated on the entire surface to a thickness of about 3000 Å. Then, the nitride film of the high-speed bipolar transistor region is removed by a dry etching method. Therefore, the sidewall nitride film 134 'is formed on the multilayer film of the high-speed bipolar transistor region.
도 14를 참조하면, 노출된 실리콘 표면을 건식 식각의 방법으로 약 2000Å 정도 깍아낸다. 그리고, 열적으로 성장되어, 약 3000Å 정도 두께의 산화막(138)이 형성된다.Referring to FIG. 14, the exposed silicon surface is shrunk by about 2000 angstroms by dry etching. Then, an oxide film 138 having a thickness of about 3000 Å is formed by thermal growth.
도 15를 참조하면, 노출된 실리콘 표면은 건식 식각의 방법으로 약 2000Å 정도 식각된다. 그리고, 열적으로 성장되어, 약 3000Å 정도 두께의 산화막(138)이 형성된다. 도포된 질화막(134)과 측벽 질화막(134')은 습식 식각의 방법으로 제거된다.Referring to FIG. 15, the exposed silicon surface is etched by about 2000 Å in a dry etching method. Then, an oxide film 138 having a thickness of about 3000 Å is formed by thermal growth. The applied nitride film 134 and the sidewall nitride film 134 'are removed by a wet etching method.
도 16을 참조하면, 선택적 마스크 작업을 통하여, 비소(As)를 약 2X1015cm-2정도의 농도와 80KeV 정도의 에너지로 주입한다. 상기 비소(As)가 주입되는 영역은 측면 이중 확산 모스 트랜지스터의 소스(142a)와 고집적 모스 트랜지스터의 소스/드레인(142b)을 형성한다. 계속되는 선택적 마스크 작업을 통하여, 붕소를 약 4X1015cm-2정도의 농도와 50KeV 정도의 에너지로 주입한다. 상기 붕소가 주입되는 영역은 측면 이중 확산 모스 트랜지스터의 p-웰 접속 영역(144a)과 고내압 바이폴라 트랜지스터의 베이스 접속 영역(144b)을 형성한다. 그리고 웨이퍼의 전면에 약 3500Å 두께의 다결정 실리콘(146)을 도포하고, 다시 붕소를 약 8X1015cm-2정도의 농도와 100KeV 정도의 에너지로 주입한다.Referring to FIG. 16, arsenic (As) is implanted at a concentration of about 2 × 10 15 cm -2 and an energy of about 80 KeV through selective masking. The region into which the arsenic As is implanted forms the source 142a of the lateral double diffusion MOS transistor and the source / drain 142b of the highly integrated MOS transistor. Through the subsequent selective mask operation, boron is implanted at a concentration of about 4 × 10 15 cm -2 and an energy of about 50 KeV. The region into which the boron is implanted forms the p-well junction region 144a of the lateral double-diffused MOS transistor and the base junction region 144b of the high-voltage bipolar transistor. Then, polycrystalline silicon 146 having a thickness of about 3500A is coated on the entire surface of the wafer, and boron is implanted at a concentration of about 8 × 10 15 cm -2 and an energy of about 100 KeV.
도 17을 참조하면, 선택적 마스크 작업을 통하여, 고속 바이폴라 트랜지스터의 베이스 영역의 다결정 실리콘(168)을 제외한, 나머지 다결정 실리콘을 건식 식각의 방법으로 제거한다. 그리고, 약 950℃에서 30분 정도 열처리 공정이 수행된다. 계속하여, 약 8500Å 두께의 산화막이 도포된다. 그리고, 선택적 마스크 작업을 통하여 측면 이중 확산 모스 트랜지스터의 소스 접점(152)/드레인 접점(154), 고내압 바이폴라 트랜지스터의 에미터 접점(156)/베이스 접점(158)/콜렉터 접점(160)과, 고속 바이폴라 트랜지스터의 에미터 접점(168)/베이스 접점(170)/콜렉터 접점(162)과, 고집적 모스 트랜지스터의 소스 접점(164)/드레인 접점(166)을 위한 영역이 개방된다. 계속하여, 약 10000Å 두께의 1%의 Si-Al이 증착되어, 접점이 형성된다.Referring to FIG. 17, the remaining polycrystalline silicon, except for the polycrystalline silicon 168 in the base region of the high-speed bipolar transistor, is removed by a dry etching method through an optional mask operation. Then, a heat treatment process is performed at about 950 DEG C for about 30 minutes. Subsequently, an oxide film having a thickness of about 8500A is applied. The source contact 152 / drain contact 154 of the lateral double-diffusion MOS transistor, the emitter contact 156 / base contact 158 / collector contact 160 of the high-voltage bipolar transistor, and the contact / The area for the emitter contact 168 / base contact 170 / collector contact 162 of the high speed bipolar transistor and the source contact 164 / drain contact 166 of the highly integrated MOS transistor is opened. Subsequently, 1% of Si-Al having a thickness of about 10,000 Å is deposited to form a contact.
도 18을 참조하면, 하나의 칩 상에 측면 이중 확산 모스 트랜지스터(α), 고내압 바이폴라 트랜지스터(β), 고속 바이폴라 트랜지스터(γ) 및 고집적 모스 트랜지스터(δ)가 동시에 탑재된다. 또한, 측면 이중 확산 모스 트랜지스터(α)의 드레인(112b)을 하부에는 절연막(102)이 관통되는 n0층(112a)으로 형성함으로써, 고내압 및 저열화 특성을 구현할 수 있다. 그리고, 고속 바이폴라 트랜지스터(γ)는 베이스 아래에 형성되는 콜렉터(122)를 포함함으로써, 고속 바이폴라 트랜지스터의 차단 주파수 특성이 개선한다.Referring to Fig. 18, a lateral double-diffused MOS transistor?, A high-voltage bipolar transistor?, A high-speed bipolar transistor? And a highly integrated MOS transistor? Are simultaneously mounted on one chip. Further, it is possible to implement by providing the lateral double diffused MOS transistor (α) n 0 layer (112a) is a drain (112b), the insulating film 102 through the lower portion of the high pressure and the low-degradation characteristics. The high-speed bipolar transistor gamma includes the collector 122 formed below the base, thereby improving the cut-off frequency characteristic of the high-speed bipolar transistor.
따라서, 본 발명을 이용한 스마트 전력 소자는 고내압/ 초고속의 특성을 가지는 모스 및 바이폴라 트랜지스터를 모두 이용할 수 있다.Therefore, the smart power device using the present invention can use both MOS and bipolar transistors having high breakdown voltage / high speed characteristics.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.
본 발명의 다기능화된 스마트 전력 소자는, 고내압/ 고속 특성을 가지는 모스 및 바이폴라 트랜지스터를 모두 탑재할 수 있다. 그리고, 측면 이중 확산 모스 트랜지스터는 절연막이 관통되는 드레인 구조를 가짐으로써, 고내압 및 저열화 특성이 구현될 수 있다. 또한, 고속 바이폴라 트랜지스터는 베이스 아래에 형성되는 콜렉터(122)를 포함함으로써, 고속 스위칭 특정이 구현될 수 있다.The multifunctional smart power device of the present invention can be loaded with both MOS and bipolar transistors having high breakdown voltage / high speed characteristics. The lateral double-diffused MOS transistor has a drain structure through which an insulating film penetrates, so that high breakdown voltage and low deterioration characteristics can be realized. In addition, the high-speed bipolar transistor includes the collector 122 formed under the base, so that a fast switching specification can be realized.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000033639A KR100338128B1 (en) | 2000-06-19 | 2000-06-19 | Smart power device having multi-function and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000033639A KR100338128B1 (en) | 2000-06-19 | 2000-06-19 | Smart power device having multi-function and method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010113342A true KR20010113342A (en) | 2001-12-28 |
| KR100338128B1 KR100338128B1 (en) | 2002-05-24 |
Family
ID=19672540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000033639A KR100338128B1 (en) | 2000-06-19 | 2000-06-19 | Smart power device having multi-function and method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100338128B1 (en) |
-
2000
- 2000-06-19 KR KR1020000033639A patent/KR100338128B1/en active IP Right Grant
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|---|---|
| KR100338128B1 (en) | 2002-05-24 |
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