KR20010110738A - 다중 스토리지 노드 전 컬러 액티브 화소 센서 - Google Patents

다중 스토리지 노드 전 컬러 액티브 화소 센서 Download PDF

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KR20010110738A
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네드위치 리차드
포베온, 인크.
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Abstract

액티브 화소 센서는 제1 도전형의 반도체 기판상에 배치되고, 기판에 배치된 복수의 반도체 영역, 반도체 영역 중 한 영역을 둘러싸는 다른 영역내에 전체적으로 둘러싸이지는 반도체 영역 중 각각 연속적인 영역을 포함한다. 복수의 반도체 영역은 제1 도전형과 제1 도전형의 영역에 대향하는 제2 도전형 사이에 교번한다. 반도체 영역 중 다른 모든 영역을 포함하는 반도체 영역 중 제1 둘러싸는 영역은 제2 도전형의 영역이어서, 복수의 직렬 접속된 광다이오드는 기판과 반도체 영역 중 최내의 둘러싸여진 영역 사이에 형성된다. 복수의 리셋 스위치 각각은 교번하는 반도체 영역 중 다른 영역에 결합되는 제1 단자와 리셋 전위에 전환가능하게 결합되는 제2 단자를 구비한다. 복수의 스토리지 노드의 각각은 복수의 교번하는 반도체 영역 중 별개의 영역에 결합된다.

Description

다중 스토리지 노드 전 컬러 액티브 화소 센서{MULTIPLE STORAGE NODE FULL COLOR ACTIVE PIXEL SENSORS}
광의 컬러를 측정하는 반도체 장치는 비-이미징(non-imaging) 기술에 공지되어 있다. 이러한 장치는 파장에 따라 광자의 흡수 깊이가 변화하는 다양한 기술로 제조되고 있다. 명칭이 "Semiconductor Radiation Wavelength Detector"인 U.S. 특허 No.4,011,016와, 명칭이 "Apparatus for Sensing the Wavelength and Intensity of Light"인 U.S. 특허 No.4,309,604에 그 예들이 개시되어 있다. 이들 특허중 어느 것도 3-색 집적 회로 컬러 센서 또는 이미징 어레이에 대한 구조는 개시하고 있지 않다.
이미징 기술에서, 광전하의 축적 및 이동을 위한 다중 매립 채널을 갖는 CCD 장치가 공지되어 있다. 이러한 장치는 제조가 어렵고 비용이 많이 들어서 3-컬러 애플리케이션에는 실용적이지 않았다. 명칭이 "Color Responsive Imaging Device Employing Wavelength Dependent Semiconductor Optical Absorption"인 U.S. 특허 No.4,613,895에는 그러한 장치의 예가 개시되어 있다. 이 카테고리는 또한 이미저(imager) 집적 회로의 상단에 도포된 박막 광감지 재료의 층을 이용하는 장치를 포함한다. 이 기술의 예는 "Color Sensor"라는 명칭의 U.S.특허 No.4,667,289와 "Visible/Infrared Imaging Device with Stacked Cell Structure"라는 명칭의 U.S. 특허 No.4,651,001에 개시되어 있다. 이러한 구조 또한 제조가 어렵고 비용이 많이 들어서 실용적이지 않았다.
이미징 기술에서는 또한 상이한 광센서 위치에서 상이한 파장 대역을 선택하도록 컬러 필터 모자이크(mosaic)을 이용하는 컬러 이미징 집적 회로가 알려져 있다. "Color Imaging Array"라는 명칭의 U.S.특허 No.3,971,065는 이 기술의 예를 개시한다. "Enabling Technologies for Family of Digital Cameras", 156/SPIE Vol.2654,1996에서 Parulski 등에 의해 논의된 바와 같이, 디지털 카메라에 공통적으로 이용되는 하나의 화소 모자이크 패턴은 베이어 컬러 필터 어레이(Bayer color filter array, CFA) 패턴이다.
도 1에 도시된 바와 같이, 베이어 CFA는 체커보드(checkerboard)에 배열된 50% 녹색 화소를 갖는다. 적색과 청색 화소의 교번하는 라인은 패턴의 나머지를채우는데 이용된다. 도 2에 도시된 바와 같이, 베이어 CFA 패턴은 녹색에 대해서 다이아몬드 형상의 나이퀴스트 도메인(Nyquist domain)이 되고, 적색 및 청색에 대해서는 더 작은, 직사각형 형상의 나이퀴스트 도메인이 된다. 인간의 눈은 색차(chrominance)에서보다는 휘도(luminance)에서 높은 공간 주파수에 더 민감하고, 휘도는 주로 녹색광으로 구성된다. 따라서, 베이어 CFA는 단색 이미저로서 수평 및 수직 공간 주파수에 대해 동일한 나이퀴스트 주파수를 제공하므로, 디지털 이미저의 감지되는 선명도를 개선한다.
이러한 모자이크 방법은 센서들이 그들의 간격에 비해 작아서, 센서들이 화상 신호를 국부적으로 샘플링하게 되는 점, 그리고 여러 컬러에 대한 센서들이 서로 다른 위치에 있게 되어, 샘플링된 화상 신호들이 컬러 사이에 정렬하지 않는다는 사실에 기인하는 격심한 컬러 에일리어싱 문제와 관련되는 것으로 당해 기술 분야에서 알려져 있다. 나이퀴스트 도메인의 외부에 있는 화상 주파수 성분은 컬러들 사이에 감쇠나 상관성이 거의 없는 샘플링된 화상내로 에일리어싱된다.
CCD 컬러 이미징 어레이에 대한 상술된 논의에서 지적한 바와 같이, 어레이를 제조하는데 채용되는 반도체 공정은 구현하기가 어렵고 또한 비용이 많이 든다. 그러나, 적은 비용과 더 쉽게 구현될 수 있는 CMOS 기술이 알려져 있다.
도 3을 참조하면, 많은 현대의 CMOS 집적 회로 제조 공정은 "트윈-웰(twin-well)" 또는 "트윈-터브(twin-tub)" 구조를 이용하는데, 여기에서 약 1017atom/cm3의 도핑 밀도인 P웰 영역(10) 및 N웰 영역(12)은 내부에 N 채널 및 P 채널을 만드는 영역으로서 각각 이용된다. 기판 재료(14)는 통상적으로 더 가볍게 도핑된 P형 실리콘(1015atom/cm3)이며, P웰(10)은 기판(14)으로부터 고립되지 않는다. P웰(10)에 형성된 N 채널 FET(16)는 도펀트 농도>1018atom/cm3의 N+ 노멀 소스/드레인 확산부(18)를 포함하고, 약 1018atom/cm3농도의 N형의 얕고 가볍게 도핑된 확산(LDD) 영역(20)을 포함한다. N웰 영역(12)에 형성된 P채널 FET(22)는 노멀 P+ 소스/드레인 영역(24) 그리고 유사한 도펀트 농도의 얕은 LDD 영역(26)을 이용하여 유사하게 구성된다.
도 4를 참조하면, "트리플 웰"로 알려진 개선된 공정에서, 부가적인 깊은 N 고립 웰(28)은 P 기판(14)으로부터 P웰(10)의 접합 고립을 제공하는데 이용된다. N 고립 웰(28)의 도펀트 밀도(1016atom/cm3)가 P기판(14)과 P웰(10)의 도펀트 밀도들(각각 1015atom/cm3와 1017atom/cm3) 사이에 있다. "Method of Fabricating a Semiconductor Device Having a Triple Well Structure"라는 명칭의 U.S. 특허 No.5,397,734는 트리플 웰 기술의 예를 개시한다.
트리플 웰 공정은 기판을 통해 확산될 수 있는 떠돌이 소수 캐리어로부터 다이나믹 충전 스토리지 노드를 효과적으로 고립시키므로, MOS 메모리(DRAM)를 제조하는데 일반적이면서도 경제적인 공정이 되고 있다.
스토리지 화소 센서 또한 기술 분야에서 알려져 있다. 스토리지 화소에서, 광트랜스듀서에 의해 수신된 광의 강도를 나타내는 데이터는 적절한 제어 회로를이용하여 판독 및 클리어될 수 있는 스토리지 소자에 저장된다.
따라서, 본 발명의 목적은 3 컬러 대역이 동일한 위치에서 각각의 검출기로 감지되며, 감지 영역은 간격에 비해 그다지 작지 않아서, 에일리어싱된 화상 성분이 감쇠되고 컬러 샘플들이 컬러 사이에 정렬되는 컬러 이미징 어레이를 제공하는 것이다.
본 발명의 다른 목적은 표준의 현대 CMOS 메모리 공정을 이용하여 제조될 수 있는 액티브 화소 컬러 이미징 어레이를 제공하는 것이다.
본 발명의 또 다른 목적은 컬러 이미지를 포착하기 위한 다중 스토리지 노드를 구비하는 액티브 화소 센서의 어레이를 제공하는 것이다.
본 발명은 액티브 화소 센서 및 액티브 화소 센서 어레이에 관한 것이다. 특히, 본 발명은 액티브 화소 센서의 어레이에 관한 것으로, 여기서 액티브 화소 센서 각각은 어레이내 각각의 화소 센서가 동일 위치에서 3개의 원색(R-G-B) 각각을 측정하는 것을 보장하는 트리플-접합(tiple-junction) 구조이다. 액티브 화소 어레이는 액티브 화소 센서의 트리플-접합 구조를 채용하여, 상이한 파장의 광에 대한 실리콘에서의 흡수 길이의 차이로 인한 컬러 분리를 달성한다. 액티브 화소 어레이는 노출 시간 종료 후에 그리고 판독 처리 동안 신호를 유지하는 스토리지 노드를 더 채용한다.
도 1은 공지의 베이터 컬러 필터 어레이(CFA) 패턴을 도시하는 도면.
도 2는 도 1의 베이어 CFA로부터의 적색, 녹색 및 청색에 대한 나이퀴스트 도메인을 도시하는 도면.
도 3은 종래의 트윈-웰 CMOS 구조를 도시하는 부분 단면도.
도 4는 종래의 트리플-웰 CMOS 구조를 도시하는 부분 단면도.
도 5는 본 발명에 따른 액티브 화소 센서의 실시예로 이용하기에 적합한 이미저의 블럭도.
도 6은 단일 스토리지 노드를 구비한 공지의 액티브 화소 센서의 N 채널 MOS 구현의 개략도.
도 7은 도 6에 도시된 액티브 화소 센서의 동작을 도시하는 타이밍도.
도 8은 실리콘에서의 광 흡수 길이 대 파장을 도시한 그래프.
도 9는 본 발명의 개념에 따라 트리플-접합 구조를 이용한 3-컬러 화소 센서를 도시하는 부분 단면도.
도 10은 본 발명에 따른 도 8의 트리플-접합 광다이오드 구조에 대한 추정된 감도 커브의 세트를 도시하는 그래프.
도 11, 12, 13, 14, 및 15는 본 발명의 제1 내지 제5 실시예에 따른 다중 스토리지 노드를 구비한 액티브 화소 센서의 개략도.
도16A 및 도 16B는 본 발명에 따라 도 15에 도시된 액티브 화소 센서의 동작에 대한 선택적 타이밍도.
본 발명은 트리플-접합 화소 셀 구조를 이용하는 액티브 화소 MOS 이미징 어레이에서 컬러 분리를 지향하며, 상이한 파장의 광에 대한 실리콘에서의 흡수 길이의 차이를 이용하여 거의 자신들의 간격(spacing) 정도 크기의, 감지 영역으로 동일한 위치에서 상이한 컬러를 측정한다.
본 발명에서, 청색, 녹색 및 적색광을 분리하는 컬러 광센서 구조가 P형 실리콘 바디에서 형성된다. 컬러 광센서 구조는 트리플 스택 광다이오드를 구현하고, P형 실리콘 바디에 형성된 제1 N도핑 영역, 제1 N도핑 영역에 형성된 P도핑 영역 및 P도핑 영역에 형성된 제2 N도핑 영역을 포함하는, 수직 PNPN 장치를 포함한다. 트리플 웰 공정은 컬러 광센서 구조를 제조하도록 본 발명에 따라 채용된다. 트리플 웰 CMOS 공정의 노멀 N웰은, 이미저 셀 어레이의 외부에서 동일 칩상에서이용하는데 유용할 수 있지만, 본 발명의 컬러 광센서 구조에는 채용되지 않는다.
컬러 광센서 구조에서, P형 실리콘 바디와 제1 N도핑 영역 사이에 형성된 pn 접합은 실리콘에서 적색광의 흡수 길이와 거의 동일한 실리콘에서의 깊이에서 적색-감지 광다이오드를 한정하고, 제1 N도핑 영역과 P도핑 영역 사이에 형성된 pn 접합은 실리콘에서 녹색광의 흡수 길이와 거의 동일한 실리콘에서의 깊이에서 녹색-감지 광다이오드를 한정하며, P도핑 영역과 제2 N도핑 영역 사이에 형성된 pn 접합은 청색광의 흡수 길이와 거의 동일한 실리콘에서의 깊이에서 청색-감지 광다이오드를 한정한다. 감지 회로는 적색, 녹색 및 청색 광다이오드에 접속되어 각각의 광다이오드 전류를 통합하여 저장한다.
본 발명은 이미징 어레이에서의 모든 화소가 화소 구조에서의 동일한 위치에서 적색, 녹색 및 청색 응답을 측정하는 것을 보장함으로써 컬러 에일리어싱 산물(artifacts)을 저감한다. 컬러 여과는 적색, 녹색 및 청색광의 실리콘에서의 흡수 길이에서의 차이를 이용함으로써 발생한다.
본 발명은 컬러 에일리어싱의 감소 외의 이점을 제공한다. 예를 들어, 종래 기술에서 공통적인 컴플렉스 폴리머 컬러 필터 어레이 공정 단계를 제거한다. 대신에, 반도체 산업에서 공통적으로 유효한 트리플-웰 공정이 이용된다. 또한, 유효한 광자에 대한 이용의 전체적인 효율성이 증가된다. 종래의 방법에서는, 필터 재료에 의해 통과되지 않은 광자는 필터에서 흡수되어 소비된다. 본 발명의 방법에 따르면, 광자는 흡수 깊이로 분리되지만, 모두 집전되어 이용된다. 이로써 약 3개의 요인에 의해 양적인 면에서 전체적인 개선이 효율적으로 이루어질 수 있다.
본 발명은 종래의 CCD 기술로는 구현이 곤란한 이미저의 훌륭한 예를 제공한다. 더욱이, 본 발명은 각각의 3-컬러 화소에서 많은 지원 트랜지스터가 있다는 점에서, 스케일링된 CMOS 공정의 유용성으로부터 이점이 있다.
본 발명의 다른 측면에 따르면, 본 발명의 트리플-다이오드 센서는 스토리지 화소 센서의 어레이에서 이용하기에 적합한 다중 스토리지 노드를 갖는 액티브 화소 센서에 채용된다.
본 발명에 따른 액티브 화소의 제1 실시예에서, 액티브 화소 센서는 복수의 스토리지 노드를 포함한다. 각각의 스토리지 노드는 화상 중 하나의 컬러의 화소를 저장한다. 하나의 행 선택 라인은 복수의 스토리지 노드를 선택하는데 제공되고, 복수의 열 출력 라인은 복수의 스토리지 노드에 저장된 화상이 판독될 수 있을 때 제공된다. 열 회로는 컬러 스페이스 변환을 위한 매트릭싱과 같은 기능을 수행하기 위해서, 복수의 스토리지 노드상에 저장된 화상들에서 채용될 수 있다.
본 발명에 따른 액티브 화소의 제2 실시예에서, 액티브 화소 센서는 복수의 스토리지 노드, 상기 복수의 스토리지 노드에 접속된 복수의 행 선택 라인 및 복수의 스토리지 노드에 저장된 화상이 판독될 수 있을 때의 단일 열 출력 라인을 포함한다. 하나 이상의 행 디코딩 회로는 행 선택 라인에 접속될 수 있어서 스토리지 노드 내에 저장된 화상 중 하나의 열을 선택한다.
본 발명에 따른 액티브 화소의 제3 및 제4 실시예에서, 전류 모드 출력을 제공하는 것 중 하나인 액티브 화소 센서는 복수의 스토리지 노드, 복수의 스토리지 노드를 선택하기 위한 복수의 화상 선택 신호, 및 열 출력 라인상에 선택된 화상을위치시키기 위한 단일 행 선택 라인을 포함한다. 행 선택 트랜지스터와 함께 화상 선택 신호를 사용함으로써 제3 실시예의 다중 행 선택 신호가 필요없게 된다.
본 발명에 따른 액티브 화소의 제5 실시예에서, 액티브 화소 센서는 다중 스토리지 노드, 다중 행 선택 라인, 및 다중 열 출력 라인을 포함한다.
당업자는 본 발명의 후술하는 설명이 단지 예시적인 것이며 제한하는 방식이 아닌 점을 인식할 것이다. 본 발명의 다른 실시예에 대해서는 당업자는 스스로 쉽게 제안할 수 있을 것이다.
도 5는 본 발명에 따라 이용하기에 적합한 액티브 화소 이미저(30)의 블럭도이다. 이미저(30)에서, 액티브 화소 센서는 화소 센서 어레이(32)에서 행과 열로 배열된다. 아날로그-디지털 컨버터(ADC)(34)로 처리하기 위한 화소 센서 어레이(32)로부터 아날로그 화소 정보를 추출하기 위해서, 행 디코더 회로(36), 열 샘플링 회로(38), 및 카운터(40)가 채용된다. 행 디코더(34)는 행 인에이블 신호(32)와 카운터(40)로부터의 신호에 응답하여 화소 센서 어레이(32)로부터 행을 선택한다. 열 샘플링 회로(38) 또한 카운터(40)로부터 구동되고, 카운터(40)로부터의 신호에 응답하여 ADC로 요구되는 바대로 샘플링된 열을 결합하는 멀티플렉서를 더 포함한다.
통상적인 구현에서, 카운터(40)로부터 더 상위 비트가 행 디코더 회로(34)를 구동하는데 이용되고 더 하위의 비트가 열 샘플링 회로(40)를 구동하는데 이용되어, 행 디코더 회로(34)에 의해 다음 행의 선택 전에, 화소 센서 어레이(32)에서행으로부터 모든 화소 정보의 추출을 허용한다. 이미저(30)에 이용하기에 적합한 행 디코더, 열 샘플링 회로, 및 카운터가 당해 기술 분야에서 통상의 지식을 가진 사람에게 잘 알려져 있으며, 개시를 과도하게 복잡화하하여 본 발명을 불명료하게 하는 것을 피하기 위해서 여기에서 상세하게 설명하지 않을 것이다.
도 6을 참조하면, 단일 매립 스토리지 소자를 가진 공지의 액티브 화소 센서(50)의 개략도가 도시된다. 액티브 화소 센서(50)는 N채널 MOS 트랜지스터로 구현된다. 당해 기술 분야에 통상의 지식을 가진 자는 액티브 화소 센서(50)가 다르게는, 모두 P-채널 MOS 트랜지스터 또는 P-채널 및 N-채널 MOS 트랜지스터의 결합으로 구현될 수 있다는 것을 인식할 것이다. 액티브 화소 센서(50)에서, 광다이오드(52)는 접지된 양극과 N 채널 MOS 리셋 트랜지스터(54)에의 소스에 접속된 음극을 갖는다. N채널 MOS 리셋 트랜지스터(56)의 드레인은 Vref에 접속되고, N채널 MOS 리셋 트랜지스터(54)의 게이트는 도 5에서 참조 번호(44)로 표시된 글로벌 RESET 라인에 접속된다. RESET 라인은 광다이오드(52)의 음극이 Vref로 설정되도록 적어도 Vref를 넘는 임계치의 전압에서 구동되는 것이 바람직하다.
광다이오드(52)의 음극은 또한 N-채널 MOS 전송 트랜지스터(56)의 제1 소스/드레인에 접속된다. N-채널 MOS 전송 트랜지스터(56)의 제2 소스/드레인은 스토리지 소자(58)의 제1 단자 및 N-채널 MOS 판독 트랜지스터(60)의 게이트에 접속된다. 스토리지 소자(58)의 제2 단자는 접지로 도시된 기준 전위에 접속된다. N-채널 MOS 전송 트랜지스터(56)의 게이트는 도 5에서 참조 번호(46)로 나타낸 글로벌 XFR 라인에 접속된다. N-채널 MOS 전송 트랜지스터(56)의 제2 소스/드레인과 스토리지소자(58)의 제1 단자로의 접속 및 N-채널 MOS 트랜지스터(60)의 게이트로의 접속은 스토리지 노드(62)를 형성한다. N-채널 MOS 판독 트랜지스터(60)의 드레인은 Vcc에 접속되고, N-채널 MOS 판독 트랜지스터(60)의 소스는 N-채널 MOS 행 선택 트랜지스터(64)의 드레인에 접속된다. N-채널 MOS 행 선택 트랜지스터(64)의 게이트는 ROW SELECT 라인에 접속되고, 그 중 하나는 도 5에서 참조 번호(48)으로 나타내지고, N-채널 MOS 행 선택 트랜지스터(64)의 소스는 열 출력 라인에 접속된다.
N채널 MOS 전송 트랜지스터(56)는 스토리지 노드(62)와 관련되어 후술될 통합 기간이 끝날 때 광다이오드(52)의 음극에 의해 광전하를 더 집전하는 것으로부터 스토리지 노드(62)를 고립하고, N-채널 MOS 판독 트랜지스터는 스토리지 노드(62)에 축적된 전하를 감지하고, 스토리지 소자(58)는 전하를 저장한다는 것이 인식되어야 한다. 더욱이, 1998. 6. 17에 출원되고 본 발명과 동일한 양수인에게 양도되고, 참조로 통합된, 발명자가 R. B. Merrill과 Richard F. Lyon인 "ACTIVE PIXEL SENSOR WITH BOOTSTRAP AMPLIFICATION"이란 명칭의 함께 진행중인 출원 번호 09/099,116에 개시된 바와 같이, 스토리지 소자(58)는 생략될 수 있고, 전하는 N-채널 MOS 판독 트랜지스터(60)의 게이트에 저장될 수 있고 또는 충전 스토리지의 다른 정전 용량 수단이 채용될 수 있다.
액티브 화소 센서(50)의 동작을 더 잘 이해하기 위해서, 도 7의 타이밍도는 도 6에 도시된 RESET, XFR, 및 ROW SELECT 신호의 타이밍을 도시한다. 액티브 화소(50)는 (66, 68)에서 RESET 및 XFR 신호가 모두 HIGH 레벨로 도시된 바와 같이 N-채널 MOS 리셋 트랜지스터(54)와 N-채널 MOS 전송 트랜지스터(56) 둘 다를 턴 온함으로써 리셋된다. 그런 다음 N-채널 MOS 리셋 트랜지스터(54)는 RESET(66)의 하강 에지(70)에서 턴 오프되어서, 광다이오드(52)로부터의 광전류의 통합이 시작될 수 있다. 광전류 통합 기간은 참조 번호(72)로 표시된다.
N-채널 MOS 전송 트랜지스터(56)는 턴 온되는 한편, 스토리지 소자(58)의 커패시턴스는 통합 동안 광다이오드(52)의 커패시턴스에 부가됨으로써, 전하 용량과 액티브 화소 센서(50)의 범위를 증가시킨다. 또한 스토리지 소자(58)가 형성된 게이트 산화 커패시턴스가 광다이오드(52)의 접합 커패시턴스보다 더 잘 제어되기 때문에 커패시턴스 변동으로 인한 화소 출력에서의 변화를 저감한다.
통합이 완료할 때(외부 노출 전류에 의해 결정될 때), N-채널 MOS 전송 트랜지스터(56)는 XFR의 하강 에지(74)에서 턴오프하여 스토리지 소자(58)상으로 집적 광전하에 대응하는 전압 레벨을 고립한다. 그 후 곧, 광다이오드(52)는 RESET의 상승 에지(76)로 표시된 바와 같이, 스스로 N-채널 MOS 리셋 트랜지스터(54)를 다시 턴 온함으로써 기준 전압을 리셋하는 것이 바람직하다. 이 동작은 광다이오드(52)가 판독 과정 동안 계속해서 통합하고, 바디로 과도한 전하를 오버플로할 수 있어서, 스토리지 소자(58)에 신호의 완전성에 영향을 미칠 수 있는 것을 방지한다.
N-채널 MOS 전송 트랜지스터(56)가 턴 오프된 후에, 판독 단계가 시작할 수 있다. 행에서 액티브 화소 센서의 각각은, 도 7에 도시된 ROW SELECT 신호 펄스가 액티브 화소 센서(50)에서 N-채널 MOS 행 선택 트랜지스터(64)의 게이트에 인가될 때 판독된다. 액티브 화소 센서(50)의 동작에서, 스토리지 노드(62)상에 발견되는전압에 관련된 전압은 N-채널 MOS 판독 트랜지스터(50)에 의해 감지되고, N-채널 MOS 행 선택 트랜지스터(64)가 턴 온될 때 열 출력 라인상에 발생된다. XFR 신호는 모든 행이 판독되었거나 다른 사이클이 개시될 때까지 로우를 유지한다.
도 8은 가시광 스펙트럼에 대해 실리콘에서의 광 흡수 길이를 도시한다. 실리콘 바디에 입사광의 파장이 길어질수록, 광이 흡수되기 전에 실리콘 바디로 더 깊이 투과할 것이라는 점이 알려져 있다. 도시된 바와 같이, 약 400-490㎚의 범위의 파장을 가진 청색광은 약 0.2-0.5microns 깊이의 실리콘 바디에서 주로 흡수될 것이고, 약 490-575㎚의 범위의 파장을 가진 녹색광은 약 0.5-1.5microns 깊이의 실리콘 바디에서 흡수될 것이고, 약 575-700㎚의 범위의 파장을 가진 적색광은 약 1.5-3.0 microns 깊이의 실리콘에서 흡수될 것이다.
도 9에서, 본 발명에 따르면, P형 도전율(약 1015atom/cm3)의 실리콘 바디(80)에 형성된 트리플-접합 컬러 광센서 구조(78)가 도시된다. 컬러 광센서 구조(78)는 P형 실리콘 바디(80)에 형성된 제1 N형 도핑 웰 영역(82)(약 1016atom/cm3), 제1 N형 도핑 영역(82)에 형성된 P형 도전율(약 1015atom/cm3)의 도핑 웰 영역(84), 및 P 도핑 영역(84)에서 매우 얕은 NLDD(N형으로 가볍게 도핑된 드레인) 층으로서 형성된 N형 도전율(약 1018atom/cm3)의 제2 도핑 영역(86)을 포함한다.
3개의 pn 접합은 컬러 광센서 구조(78)에 존재한다. 제1 pn 접합은 P형 실리콘 바디(80)와 제1 N도핑 영역(82) 사이에 약 1.5 내지 3.0 microns의 깊이에 존재한다. 제1 pn 접합은 적색광에 대해 약 2microns의 대략적인 흡수 깊이에 형성되는 것이 바람직하다. 제2 pn 접합은 P 도핑 영역(84)과 제1 N 도핑 영역(82) 사이에 약 0.5 내지 약 1.5microns의 깊이에 존재한다. 제2 pn 접합은 녹색광에 대해 약 0.6microns의 대략적인 흡수 깊이에서 형성되는 것이 바람직하다. 제3 pn 접합은 P도핑 영역(84)과 제2 N도핑 영역(86) 사이에 약 0.2 내지 약 0.5microns의 깊이에서 형성되는 것이 바람직하다. 제3 pn 접합은 청색광에 대해 약 0.2microns의 대략적인 흡수 깊이에서 형성되는 것이 바람직하다. 따라서, 컬러 광센서 구조(78)에서, 제1 pn 접합은 적색-감지 광다이오드를 형성하고, 제2 pn 접합은 녹색-감지 광다이오드를 형성하고, 제3 pn 접합은 청색-감지 광다이오드를 형성한다.
당업자는 상술된 다이오드의 감지 공핍 영역이 접합 깊이의 다소 위나 아래로 연장한다는 것을 인식할 것이다. 당업자는 또한 상술한 트리플-접합 구조가 도 9의 예에서 개시된 것과 반대의 도전 영역 즉, N형 실리콘 기판에서 제1 P도핑 영역, 제1 P영역에서 N도핑 영역, 및 N영역에서 제2 P도핑 영역을 이용하여 구현될 수 있음을 인식할 것이다. 그러나, 그러한 구조는 일반적으로 산업에서 이용되는 것이 아니며, 도 9의 구조는 표준 트리플-웰 MOS 메모리 기술을 이용하기 때문에 바람직하다. 부가하여, 당업자는 부가적인 pn 접합이 부가적으로 선택된 파장에서 광자의 흡수를 제공하도록 부가적인 도핑 영역을 형성함으로써, 컬러 광센서 구조(78)에서의 선택된 깊이에서 형성될 수 있다는 것을 인식할 것이다.
도 9는 본 발명의 광센서 구조가 또한 적색, 녹색 및 청색 광다이오드에 접속되며 각각 세 개의 광다이오드를 통하여 적색, 녹색 및 청색 광전류를 측정하는감지 메커니즘(88)을 포함하는 것을 더 나타낸다. 광전류 센서(88)는 적색-감지 광다이오드를 통해 접속되며 적색 광전류 ir을 측정하는 제1 전류 미터(90)를 포함하는 개념적인 배열로서 도시된다. 제2 전류 미터(92)는 녹색-감지 광다이오드를 통해 접속되어 녹색 광전류 ig를 측정한다. 제3 전류 미터(94)는 청색-감지 광다이오드를 통해 접속되어 청색 광전류 ib를 측정한다. 광다이오드에서 전류의 대부분이 공핍 영역에서 집전되는 것을 가정하면, 당업자는 전류 ib가 주로 가시 스펙트럼의 청색 단부로부터의 입사 광자의 광전류일 것이고, 전류 ig가 주로 녹색 광자로부터의 전류일 것이고, 전류 ir이 주로 적색 광자로부터의 전류일 것이라는 점을 명확히 인식할 것이다.
도 10은 가시 스펙트럼내의 파장의 함수로서, 본 발명의 트리플 스택 광다이오드 배열에 대한 추정된 감도 곡선의 세트를 나타낸다. 커브는 도시된 바와 같이 컬러 필터에 기초한 다른 컬러 분리 방법에서와 같이 급격하게 튠(tune)되기 보다 다소 넓게 튠된다. 그러나, 컬러 이미징 기술에서 잘 알려진 바와 같이, 적당한 매트릭싱으로 커브의 세트로부터의 3 측정을 적색, 녹색 및 청색 강도 값의 더 근접하게 색체계의 정확한 세트로 전환하는 것이 가능하다. 적당한 매트릭스 변형을 예측하는 방법은 공지되어 있으며, 예를 들어 "Digital Imaging Device Optimized for Color Performance."라는 명칭의 U.S. 특허 No.5,668,596에 개시된다.
본 발명에 따르면, 도 5에 도시된 바와 같은 이미저(30)는 화소 어레이(52)에서 각각의 화소와 연관된 다중 스토리지 노드를 구비한다. 이미저(30)에서 컬러 화상을 포착하기 위해서, 화소 각각은 도 9를 참조하여 설명된 트리플-광다이오드컬러 센서 구조(78)를 채용한다. 도 11 내지 도 15에 도시된 스토리지 화소 센서(100-1 내지 100-5)의 본 발명에 따른 각각의 실시예에서, 트리플-광다이오드 컬러 광센서 구조(78)에서의 3개의 다이오드 각각은, 적어도 하나의 분리 스토리지 및 판독 회로에 결합되는 단자를 구비한다. 도 11 내지 15에 도시된 스토리지 화소 센서(100-1 내지 100-5)의 실시예는 N-채널 MOS 트랜지스터로 구현된다. 당업자는 아래의 스토리지 화소 센서가 다르게는 P-채널 MOS 트랜지스터 또는 N-채널 및 P-채널 MOS 트랜지스터의 결합으로 구현될 수 있다는 것을 인식할 것이다. 도 11 내지 15에 도시된 대응하는 소자는 동일한 참조 번호로 식별될 것이다.
도 11 내지 도 14의 액티브 화소 센서(100-1 내지 100-4)의 동작에서, 액티브 화소 센서는 리셋되고, 전하는 도 6의 화소 센서에 대하여 상술된 것과 유사한 방식으로 축적된다. 액티브 화소 센서(100-5)의 동작에 대해, 대안적인 타이밍도가 도 16A 및 16B에 도시된다.
액티브 화소 센서(100-1 내지 100-5)의 실시예 각각에서, 제1 N도핑 영역(82)은 N-채널 MOS 리셋 트랜지스터(102-1)의 소스에 결합되고, P도핑 영역(84)은 N-채널 MOS 리셋 트랜지스터(102-2)의 드레인에 결합되고, 제2 N도핑 영역(86)은 N-채널 MOS 리셋 트랜지스터(102-3)의 소스에 결합된다. N-채널 MOS 리셋 트랜지스터(102-1, 102-3)의 드레인은 기준 전압 Vn에 결합되고, N-채널 MOS 리셋 트랜지스터(102-2)의 소스는 기준 전압 Vp<Vn에 결합된다. N-채널 MOS 리셋 트랜지스터(102-1, 102-3)의 게이트는 RESET-N 제어 라인(104)에 접속되고, N-채널 MOS 리셋 트랜지스터(102-2)의 게이트는 RESET-P 제어 라인(106)에 접속된다.
N-채널 MOS 리셋 트랜지스터(102-1, 102-3)의 드레인에 결합된 전위 Vn은 P형 실리콘 기판에 대하여 실질적으로 파지티브(positive)이고, N-채널 MOS 리셋 트랜지스터(102-2)의 드레인에 결합된 Vp는 Vn 보다 덜 파지티브여서, 모든 3개의 광다이오드는 RESET-N 및 RESET-P 신호가 인가될 때 역 바이어스 상태에서 시작한다. 트리플-다이오드 컬러 광센서 구조(78)에서 광다이오드가 광에 노출됨에 따라, 역 바이어스가 덜 되고, "오버플로우(overflow)"전에 오히려 다소 순 바이어스가 될 수 있다. 감지된 3개의 전압은 다양한 광다이오드의 값과 회로의 스트레이 커패시턴스에 따라, 광전하의 상이한 선형 결합에 대응할 것이다. 이러한 선형 결합은 전압 출력에 대해 결과적인 감도에 영향을 주며, 따라서 색체계의 감지가능 최종 출력을 생성하는 것 이후의 매트릭스 변환에서 보정된다.
더욱이, 액티브 화소 센서(100-1 내지 100-5) 각각은 복수의 스토리지 노드(108-1, 108-2, 및 108-3)를 포함한다. 예를 들어, 스토리지 노드(108-1)은 스토리지 소자(110-1)의 제1 단자, N-채널 MOS 전송 트랜지스터(112-1)의 제1 소스/드레인, 및 N-채널 MOS 판독 트랜지스터(114-1)의 게이트의 공통 접속을 포함한다. 스토리지 노드(108-2)는 스토리지 소자(110-2)의 제1 단자, N-채널 MOS 전송 트랜지스터(112-2)의 제1 소스/드레인, 및 N-채널 MOS 판독 트랜지스터(114-2)의 게이트의 공통 접속을 포함한다. 스토리지 노드(108-3)는 스토리지 소자(110-3)의 제1 단자, N-채널 MOS 전송 트랜지스터(112-3)의 제1 소스/드레인, 및 N-채널 MOS 판독 트랜지스터(114-3)의 게이트의 공통 접속을 포함한다. N-채널 MOS 전송 트랜지스터(112-1, 112-2, 및 112-3)의 게이트는 XFR 라인(116)상의 글로벌 전송신호에 접속된다. 스토리지 소자(110-1, 110-2, 및 110-3) 각각은 접지로 도시된 고정된 전위에 접속된 제2 단자를 구비한다.
도 11에 도시된 바와 같이 본 발명에 따라 액티브 화소 센서의 실시예(100-1)를 참조하면, 스토리지 노드(108-1 내지 108-3)에 나타나는 전압은, ROW SELECT 라인(120)상의 단일 행 선택 신호에 의해 각각 별개의 열 출력 라인(118-1 내지 118-3)상으로 판독된다. 따라서, 각각의 N-채널 MOS 판독 트랜지스터(114-1 내지 114-3)의 드레인은 Vcc에 접속되고, 각각의 N-채널 MOS 판독 트랜지스터(114-1 내지 114-3)의 소스는 N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3)의 드레인에 각각 접속된다. N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3)의 게이트는 ROW SELECT 라인(120)에 각각 접속되고, N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3)의 소스는 열 출력 라인(118-1 내지 118-3)에 각각 접속된다.
액티브 화소 센서(100-1)의 동작에서, 열 출력 라인(118-1 내지 118-3)상의 화상의 판독 동안에, 열 출력 라인(118-1 내지 118-3)에 접속된 열 회로(도시되지 않음)는 각각 스토리지 노드(108-1 내지 108-3)에 제공된 저장된 화상을 나타내는 화소를 선택하는데 이용될 수 있다. 더욱이, 열 회로는 감지된 컬러 신호의 선형 결합을 수행하는 것과 같이, 저장된 화소상에 일정한 기능을 수행하는데 이용될 수 있다.
도 12를 참조하면, 본 발명에 따른 액티브 화소 센서의 실시예(100-2)에서, 스토리지 노드(108-1 내지 108-3)에 나타나는 전압은 별개로 ROW SELECT 1 내지 ROW SELECT 3 신호를 인가함으로써, 동일한 열 출력 라인(118)상으로 별개로 판독된다. 따라서, N-채널 MOS 판독 트랜지스터(114-1 내지 114-3) 각각의 드레인은 Vcc에 접속되고, N-채널 MOS 판독 트랜지스터(114-1 내지 114-3) 각각의 소스는 N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3)의 드레인에 각각 접속된다. N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3)의 게이트는 ROW SELECT 1 내지 ROW SELECT 3 라인(120-1 내지 120-3)의 각각 하나에 각각 접속되고, N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3)의 소스는 단일 열 출력 라인(118)에 접속된다.
도 12의 액티브 화소 센서(100-2)의 동작에서, 스토리지 노드(108-1)에 저장된 화상은 HIGH ROW SELECT1 신호에 응답하여 판독될 것이고, 스토리지 노드(108-2)에 저장된 화상은 HIGH ROW SELECT2 신호에 응답하여 판독될 것이고, 스토리지 노드(108-3)에 저장된 화상은 HIGH ROW SELECT3 신호에 응답하여 판독될 것이다. 도 5에 도시된 이미저(10)는 ROW SELECT1 내지 ROW SELECT3 라인상에 신호를 제공하는 부가적인 디코딩 회로를 더 포함할 것이다.
도 13을 참조하면, 액티브 화소 센서 실시예(100-3)에서, 스토리지 노드(108-1 내지 108-3)에 나타나는 전압은 N-채널 MOS 화상 선택 트랜지스터(124-1 내지 124-3)의 게이트로 각각 인가된 IMAGE SELECT1 내지 IMAGE SELECT3 라인(126-1 내지 126-3)상의 신호와, ROW SELECT 라인(120)상의 신호에 응답하여 단일 열 출력 라인(118)상으로 개별적으로 판독된다. 따라서, N-채널 MOS 판독 트랜지스터(114-1 내지 114-3)의 드레인은 각각 Vcc에 접속되고, N-채널 MOS 판독 트랜지스터(114-1 내지 114-3)의 소스는 N-채널 MOS 화상 선택 트랜지스터(124-1 내지 124-3)의 드레인에 각각 접속된다. N-채널 MOS 화상 선택 트랜지스터(124-1 내지 124-3)의 게이트는 IMAGE SELECT1 내지 IMAGE SELECT3 라인(126-1 내지 126-3)에 접속된다. N-채널 MOS 화상 선택 트랜지스터(124-1 내지 124-3)의 소스는 N-채널 MOS 행 선택 트랜지스터(128)의 드레인에 모두 접속된다. N-채널 MOS 행 선택 트랜지스터(128)의 게이트는 ROW SELECT 라인(120)에 접속되며, N-채널 MOS 행 선택 트랜지스터(128)의 소스는 열 출력 라인(118)에 접속된다.
액티브 화소 센서(100-3)의 동작에서, 스토리지 노드(108-1)에 저장되는 화상은 ROW SELECT 라인(120)에 인가되는 하이 신호와 n IMAGE SELECT1 라인(126-1)에 인가된 하이 신호에 응답하여 판독될 것이다. 스토리지 노드(108-2)에 저장된 화상은 ROW SELECT 라인(120)에 인가되는 하이 신호와 IMAGE SELECT2 라인(126-2)에 인가된 하이 신호에 응답하여 판독될 것이다. 스토리지 노드(108-3)에 저장되는 화상은 ROW SELECT 라인(120)에 인가되는 하이 신호와 IMAGE SELECT3 라인(126-3)에 인가되는 하이 신호에 응답하여 판독될 것이다. 도 5에 도시된 이미저(30)는 글로벌 IMAGE SELECT1 내지 IMAGE SELECT3 라인을 더 포함할 것으로 이해되어야 한다. ROW SELECT 신호와 결합된 글로벌 IMAGE SELECT1 내지 IMAGE SELECT3 신호의 이용은 도 12의 실시예에 필요한 부가적인 행 디코딩에 대한 필요를 없앤다.
도 14를 참조하면, 액티브 화소 센서 실시예(100-4)에서, 스토리지 노드(108-1 내지 108-3)에 나타나는 전압은 IMAGE SELECT1 내지 IMAGE SELECT3 라인(126-1 내지 126-3) 각각에 인가된 신호와 ROW SELECT 라인(120)에 인가된 신호에 응답하여 단일 열 출력 라인(118)상으로 전류 모드에서 판독된다. 따라서 N-채널 MOS 판독 트랜지스터(114-1 내지 114-3)의 드레인은 함께 N-채널 MOS 행 선택트랜지스터(128)의 소스에 접속된다. N-채널 MOS 판독 트랜지스터(112-1 내지 112-3)의 소스는 IMAGE SELECT1 내지 IMAGE SELECT3(126-1 내지 126-3)에 각각 접속된다. N-채널 MOS 행 선택 트랜지스터(128)의 게이트는 ROW SELECT 라인(120)에 접속되고, N-채널 MOS 행 선택 트랜지스터(128)의 드레인은 열 출력 라인(118)에 접속된다.
액티브 화소 센서(110-4)의 동작에서, 열 출력 라인(118)은 N-채널 MOS 행 선택 트랜지스터(128)의 드레인에 접속된다. 열 출력 라인(118)상에 저장된 화상을 나타내는 전류를 발생시키기 위해서, 스토리지 노드(108-1)에 저장된 화상은 IMAGE SELECT1 라인(126-1)에 인가된 로우 신호에 의해 선택되고, 스토리지 노드(108-2)에 저장된 화상은 IMAGE SELECT2 라인(126-2)에 인가된 로우 신호에 의해 선택되고, 스토리지 노드(108-3)에 저장된 화상은 IMAGE SELECT3 라인(126-3)에 인가된 로우 신호에 의해 선택된다. 열 출력 라인(128)상의 전류 모드 출력은 따라서 IMAGE SELECT1 내지 IMAGE SELECT3 라인(126-1 내지 126-3)상의 신호에 의해 제어된다. 열 출력 라인(128) 출력은 선택되지 않은 N-채널 MOS 판독 트랜지스터(114-1 내지 114-3)가 역방향으로 도전을 개시하지 않을 충분히 높은 전압으로 계속해서 바이어싱되어야 한다. 더욱이, IMAGE SELECT1 내지 IMAGE SELECT3 라인(126-1 내지 126-3)에 대한 저압 드라이버는 선택된 행으로부터 모든 열 전류를 싱킹(sinking)할 수 있어야한다는 것이 인식되어야 한다.
도 15를 참조하면, 액티브 화소 센서 실시예(100-5)가 도 11의 실시예와 유사하게 도시되고, 다중 스토리지 노드가 ROW SELECT1 내지 ROW SELECT3과 COLUMNOUTPUT1 내지 COLUMN OUPUT3을 이용하여 매트릭싱될 수 있음을 나타내기 위한 부가적인 스토리지 노드를 포함한다. 대부분의 측면에서 도 15의 실시예는 도 11의 실시예와 동일한 방식으로 기능한다.
도 15에 도시된 액티브 화소 센서(100-5)에서, 스토리지 노드(108-1 내지 108-3)상에 나타나는 전압은 ROW SELECT1 라인(120-1)상의 신호에 의해 열 출력 라인(118-1 내지 118-3)상으로 각각 판독되고, 스토리지 노드(108-4 내지 108-6)상에 나타나는 전압은 ROW SELECT2 라인(120-2)상의 신호에 의해 열 출력 라인(118-1 내지 118-3)상으로 각각 판독된다. 따라서, N-채널 MOS 판독 트랜지스터(114-1 내지 114-6) 각각의 드레인은 Vcc에 접속되고, N-채널 MOS 판독 트랜지스터(114-1 내지 114-6) 각각의 소스는 N-채널 행 선택 트랜지스터(122-1 내지 122-6)의 드레인에 각각 접속된다. N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3)의 게이트는 ROW SELECT1 라인(120-1)에 각각 접속되고, N-채널 MOS 행 선택 트랜지스터(122-4 내지 122-6)의 게이트는 ROW SELECT2 라인(120-2)에 각각 접속된다. N-채널 MOS 행 선택 트랜지스터(122-1, 122-4)의 소스는 제1 열 출력 라인(118-1)에 접속되고, N-채널 MOS 행 선택 트랜지스터(122-2, 122-5)는 제2 열 출력 라인(118-2)에 접속되고, N-채널 MOS 행 선택 트랜지스터(122-3, 122-6)의 소스는 제3 열 출력 라인(118-3)에 접속된다.
액티브 화소 센서(100-5)의 동작에서, 스토리지 노드(108-1 내지 108-6) 중 어느 노드에 저장된 전하는 스토리지 노드(108-1 내지 108-3 또는 108-4 내지 108-6)가 각각 결합되는 N-채널 MOS 행 선택 트랜지스터(122-1 내지 122-3 또는 122-4내지 122-6)의 게이트에 인가된 ROW SELECT1 및 ROW SELECT2 라인 중 어느 하나상에 신호의 인가에 응답하여, 그리고 스토리지 노드가 결합되는 열 출력 라인(118-1 내지 118-3)을 감지함으로써 판독된다.
예를 들어, 스토리지 노드(108-1)에 저장된 화소 정보를 선택하기 위해서, ROW SELECT1 라인(120-1) 상의 신호가 인가될 것이고, 제1 열 출력 라인(118-1)이 감지될 것이다. 다중 스토리지 노드가 채용되는 실시예에서, ROW SELECT1 및 ROW SELECT2 라인(120-1, 120-2)과 제1, 제2 및 제3 열 출력 라인(118-1, 118-2 및 118-3)을 이용하는 스토리지 노드(108-1 내지 108-6)의 매트릭싱은 요구되는 부가적인 행 및 열의 개수를 감소시킨다. 또한 도 1에 도시된 단일 글로벌 XFR 라인 대신에 제1 및 제2 글로벌 전송 라인 XFR1 및 XFR2(참조 번호 116-1 및 116-2로 도시됨)이 채용될 것이며 이동 감지, 다중 노출 시간 등을 허용할 것이라는 점이 이해되어야 한다.
도 16A 및 16B는 RESET-N, RESET-P, XFR1 및 XFR2를 도시하고 액티브 화소 센서(100-5)의 동작을 설명하는 타이밍도이다. 도 16A에서, 라인(120-1)에 하이로 인가된 XFR1 신호로, RESET-N 및 RESET-P 신호(단순화를 위해 단일 RESET 신호로 도시됨)는 하강 에지(130)에서 천이를 이루어서 스토리지 노드(108-1, 108-2, 및 108-3)상에 전하의 축적을 시작한다. 그런 다음 XFR1 신호는 하강 에지(132)에서 천이를 이루고, 스토리지 노드(108-1, 108-2, 및 108-3)상에 전하의 축적을 중지한다. 그런 다음 RESET 신호는 상승 에지 1＼34에서 천이를 이루어 3-다이오드 컬라 광센서 구조(78)에서 광다이오드의 전압을 리셋한다. 그런 다음 라인(116-2)상의XFR2 신호는 상승 에지(136)에서 천이를 이룬다. RESET 신호가 하강 에지(138)에서 천이를 이룰 때, 스토리지 노드(108-4, 108-5 및 108-6)상의 전하의 축적이 시작한다. 그런 다음 라인(116-2)상의 XFR2 신호가 하강 에지(140)에서 천이를 이루어, 스토리지 노드(108-4, 108-5 및 108-6)에 전하의 축적을 중지한다.
도 16B에서, 하이로 모두 인가된 XFR1 및 XFR2로, RESET 신호는 하강 에지(150)에서 천이를 이루어 스토리지 노드(106-1, 106-2, 106-3, 106-4, 106-5 및 106-6)상의 전하의 축적을 시작한다. 그런 다음 XFR1 신호가 하강 에지(152)에서 천이를 이루며, 스토리지 노드(106-1, 106-2 및 106-3)에 전하의 축적을 중지한다. 스토리지 노드(106-4, 106-5 및 106-6)의 전하의 축적은 계속한다. 그런 다음 XFR2 신호가 하강 에지(154)에서 천이를 이루어, 스토리지 노드(106-4, 106-5 및 106-6)에 전하의 축적을 중지한다.
본 발명의 실시예와 응용예가 도시되고 설명되었지만, 당업자에게는 상술된 것보다 더 많은 변형예가 본 발명의 개념에서 벗어나지 않으면서 가능하다는 것이 명백할 것이다. 따라서, 본 발명은 첨부된 청구범위의 본질 이외에는 제한되지 않는다.

Claims (18)

  1. 제1 도전형 반도체 기판상에 배치된 액티브 화소 센서에 있어서,
    복수의 반도체 영역 - 상기 복수의 반도체 영역 중 제1 영역은 기판상에 배치되고, 상기 반도체 영역의 각각의 연속적인 영역은 상기 반도체 영역 중 한 영역을 둘러싸는 다른 영역 내에 전체적으로 둘러싸여지고, 상기 복수의 반도체 영역은 제1 도전형과 상기 제1 도전형의 영역과 대향하는 제2 도전형 사이를 교번하고, 상기 반도체 영역 중 상기 제1 반도체 영역은 상기 제2 도전형이 되는 상기 반도체 영역의 모든 연속적인 영역을 포함하여, 복수의 직렬 접속된 광다이오드가 상기 기판과 상기 반도체 영역 중 최내에 둘러싸인 영역 사이에 형성됨 - ;
    복수의 리셋 스위치 - 상기 복수의 리셋 스위치 각각은 상기 교번하는 반도체 영역의 다른 영역에 결합된 제1 단자를 구비하고, 리셋 전위에 전환가능하게 결합된 제2 단자를 구비함 - ; 및
    복수의 스토리지 노드 - 상기 복수의 스토리지 노드 각각은 상기 복수의 교번하는 반도체 영역의 별개의 영역에 결합됨 -
    을 포함하는 액티브 화소 센서.
  2. 제1항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 액티브 화소 센서.
  3. 제1항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 액티브 화소 센서.
  4. 제1항에 있어서, 상기 복수의 광다이오드는 적색광 감지 광다이오드, 녹색광 감지 광다이오드, 및 청색광 감지 광다이오드를 포함하는 액티브 화소 센서.
  5. 제1항에 있어서, 상기 복수의 직렬 접속된 광다이오드는 상기 반도체 영역의 인접한 영역 사이에 인터페이스를 존재하게 하는 접합으로부터 형성되며, 상기 인터페이스는 상기 기판의 상면에 실질적으로 평행한 부분을 구비하고, 상기 부분은 선정된 파장의 광으로부터 광전하 동작을 나타내도록 선택되는 상기 상면으로부터의 수깊이에 배치되는 액티브 화소 센서.
  6. 제1항에 있어서, 상기 복수의 스토리지 노드에 결합되고 상기 복수의 스토리지 노드상에 저장된 전하와 관련된 출력 신호를 제공하는 판독 수단을 더 포함하는 액티브 화소 센서.
  7. 제1항에 있어서, 복수의 전송 스위치를 더 포함하고, 상기 각각의 전송 스위치는 상기 반도체 영역의 다른 영역과 상기 복수의 스토리지 노드 중 하나 사이에 결합되며, 전송 신호에 응답하는 액티브 화소 센서.
  8. 제1항에 있어서, 복수의 판독 스위치를 더 포함하고, 상기 판독 스위치 각각은 상기 복수의 스토리지 노드 중 다른 하나와 출력 도전체 사이에 결합되고, 판독 신호에 응답하는 액티브 화소 센서.
  9. 제1항에 있어서, 상기 스토리지 노드 각각은 정전 용량 스토리지 소자를 포함하는 액티브 화소 센서.
  10. 제1 도전형의 반도체 기판에 배치된 액티브 화소 센서에 있어서,
    상기 기판에 배치된 상기 제1 도전형의 영역에 대향하는 제2 도전형인 제1 웰;
    상기 제1 웰 내부에 배치된 상기 제1 도전형인 제2 웰;
    상기 제2 웰에 배치된 상기 제2 도전형 영역;
    복수의 리셋 스위치 - 상기 복수의 리셋 스위치 각각은 상기 제1 웰, 상기 제2 웰, 및 상기 제2 도전형의 영역의 다른 하나에 결합된 제1 단자를 구비하고, 리셋 전위에 전환가능하게 결합된 제2 단자를 구비함 - ;
    복수의 스토리지 노드 - 상기 복수의 스토리지 노드 각각은 상기 제1 웰, 상기 제2 웰, 및 상기 제2 도전형의 상기 영역 중 별개의 하나에 결합됨 -
    을 포함하는 액티브 화소 센서.
  11. 제10항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 액티브 화소 센서.
  12. 제10항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 액티브 화소 센서.
  13. 제10항에 있어서, 상기 복수의 광다이오드는 적색광 감지 광다이오드, 녹색광 감지 광다이오드, 및 청색광 감지 광다이오드를 포함하는 액티브 화소 센서.
  14. 제10항에 있어서, 상기 복수의 직렬 접속된 광다이오드는 상기 반도체 영역의 인접 영역들 사이의 인터페이스에서 존재하는 접합으로부터 형성되고, 상기 인터페이스는 상기 기판의 상면에 실질적으로 평행한 부분을 구비하고, 상기 부분은 선정된 파장의 광으로부터 광전하 동작을 나타내도록 선택된 상기 상면으로부터의 수깊이에 배치되는 액티브 화소 센서.
  15. 제10항에 있어서, 상기 복수의 스토리지 노드에 결합되고 상기 복수의 스토리지 노드에 저장된 관련된 전하로부터의 출력 신호를 제공하는 액티브 화소 센서.
  16. 제10항에 있어서, 복수의 전송 스위치를 더 포함하고, 상기 전송 스위치 각각은 상기 반도체 영역 중 다른 하나와 상기 복수의 스토리지 노드 중 하나 사이에 결합되며, 전송 신호에 응답하는 액티브 화소 센서.
  17. 제10항에 있어서, 복수의 판독 스위치를 더 포함하고, 상기 판독 스위치 각각은 상기 복수의 스토리지 노드 중 다른 하나와 출력 도전체 사이에 결합되고, 판독 신호에 응답하는 액티브 화소 센서.
  18. 제10항에 있어서, 상기 스토리지 노드 각각은 정전 용량 스토리지 소자를 포함하는 액티브 화소 센서.
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